JPH09231758A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH09231758A JPH09231758A JP8039648A JP3964896A JPH09231758A JP H09231758 A JPH09231758 A JP H09231758A JP 8039648 A JP8039648 A JP 8039648A JP 3964896 A JP3964896 A JP 3964896A JP H09231758 A JPH09231758 A JP H09231758A
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- signal
- cell array
- memory cell
- equalizing
- equalize
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Abstract
(57)【要約】
【課題】誤動作を防ぎつつプリチャージ時間の短縮を図
り、もってメモリ動作のサイクル時間をさらに短くする
半導体メモリ装置を提供する。 【解決手段】イコライズ制御回路16はプレデコーダ13か
らの信号Ｘ−ＡＤＲと信号ＷＬact を入力する。イコラ
イズ制御回路16はラッチ回路160 が含まれており、上記
２つの信号の状態からイコライズ制御信号ＥＱＳを出力
する。イコライズ制御回路16内のラッチ回路160 は、イ
ンターナルＲＡＳ信号の活性化に伴って活性化される信
号Ｘ−ＡＤＲによりセット（イコライズ信号の非活性
化）され、その状態を保持する。ラッチ回路160 のリセ
ット（イコライズ信号の活性化）は、ワード線アクティ
ブ信号ＷＬact によるワード線の非活性に伴って出力さ
れる信号により達成される。これにより、インターナル
ＲＡＳ信号に直接的には依存しない制御が可能となる。
り、もってメモリ動作のサイクル時間をさらに短くする
半導体メモリ装置を提供する。 【解決手段】イコライズ制御回路16はプレデコーダ13か
らの信号Ｘ−ＡＤＲと信号ＷＬact を入力する。イコラ
イズ制御回路16はラッチ回路160 が含まれており、上記
２つの信号の状態からイコライズ制御信号ＥＱＳを出力
する。イコライズ制御回路16内のラッチ回路160 は、イ
ンターナルＲＡＳ信号の活性化に伴って活性化される信
号Ｘ−ＡＤＲによりセット（イコライズ信号の非活性
化）され、その状態を保持する。ラッチ回路160 のリセ
ット（イコライズ信号の活性化）は、ワード線アクティ
ブ信号ＷＬact によるワード線の非活性に伴って出力さ
れる信号により達成される。これにより、インターナル
ＲＡＳ信号に直接的には依存しない制御が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は特にメモリサイクル
時間の短縮の要求に適応するイコライズ回路を含む半導
体メモリ装置に関する。
時間の短縮の要求に適応するイコライズ回路を含む半導
体メモリ装置に関する。
【０００２】
【従来の技術】ダイナミックメモリ装置の高性能化、特
にそのサイクル時間の短縮の要求は近年激しさを増して
いる。ダイナミックメモリ装置のサイクル時間は図６に
示すように、メモリ装置の、最小限必要なアクティブ時
間＋最小限必要なプリチャージ時間で定義されており、
この両者をいかに短縮することができるかが技術的な目
標となっている。
にそのサイクル時間の短縮の要求は近年激しさを増して
いる。ダイナミックメモリ装置のサイクル時間は図６に
示すように、メモリ装置の、最小限必要なアクティブ時
間＋最小限必要なプリチャージ時間で定義されており、
この両者をいかに短縮することができるかが技術的な目
標となっている。
【０００３】上記サイクル時間のうち、最小限必要なア
クティブ時間をより短くすることは、それが同時にメモ
リ装置のアクセス時間を短くすることでもあるので、従
来から多くの方式が考えられきた。
クティブ時間をより短くすることは、それが同時にメモ
リ装置のアクセス時間を短くすることでもあるので、従
来から多くの方式が考えられきた。
【０００４】一方、サイクル時間のうちの最小限必要な
プリチャージ時間をより短くする努力は、サイクル時間
短縮の目的には前者と同様に重要であるにもかかわら
ず、前者に比べてあまり着目されていないのが現状であ
る。
プリチャージ時間をより短くする努力は、サイクル時間
短縮の目的には前者と同様に重要であるにもかかわら
ず、前者に比べてあまり着目されていないのが現状であ
る。
【０００５】図７はイコライズトランジスタを含む一般
的なＤＲＡＭの要部の回路ブロック図である。一般にダ
イナミックメモリ装置のプリチャージ時間は次のように
設定されている。任意のメモリセルＭＣの情報（デー
タ）をビット線ＢＬに読み出した後、センスアンプＳＡ
のリストア（再書き込み）動作によりこのビット線が書
き込みレベル（一般には“０”“１”の論理レベルを決
めている各々の電圧）になってしまっている状態から、
読み出し待機状態となるメモリセルの転送ゲートを制御
しているワード線の非活性化（ロウデコーダの非活性
化）に伴い、イコライズトランジスタＥＴを動作させ、
ビット線のレベルをある電位ＶＢＬに平衡させるまでの
時間で設定される。イコライズトランジスタＥＴはイコ
ライズ制御回路ＥＣからのイコライズ信号ＥＱＳにより
導通制御される。
的なＤＲＡＭの要部の回路ブロック図である。一般にダ
イナミックメモリ装置のプリチャージ時間は次のように
設定されている。任意のメモリセルＭＣの情報（デー
タ）をビット線ＢＬに読み出した後、センスアンプＳＡ
のリストア（再書き込み）動作によりこのビット線が書
き込みレベル（一般には“０”“１”の論理レベルを決
めている各々の電圧）になってしまっている状態から、
読み出し待機状態となるメモリセルの転送ゲートを制御
しているワード線の非活性化（ロウデコーダの非活性
化）に伴い、イコライズトランジスタＥＴを動作させ、
ビット線のレベルをある電位ＶＢＬに平衡させるまでの
時間で設定される。イコライズトランジスタＥＴはイコ
ライズ制御回路ＥＣからのイコライズ信号ＥＱＳにより
導通制御される。
【０００６】従って、イコライズトランジスタの制御は
上記待機状態にイコライズトランジスタを通してビット
線を平衡させる所定時間を満足させるようなイコライズ
信号で制御されればよい。しかし、実際は上記所定時間
よりも長い時間がプリチャージ時間として与えられてい
る。このような所定時間以上のプリチャージ時間の設定
には理由があり、以下説明する。
上記待機状態にイコライズトランジスタを通してビット
線を平衡させる所定時間を満足させるようなイコライズ
信号で制御されればよい。しかし、実際は上記所定時間
よりも長い時間がプリチャージ時間として与えられてい
る。このような所定時間以上のプリチャージ時間の設定
には理由があり、以下説明する。
【０００７】図８は従来の半導体メモリ装置の概要を示
す回路ブロック図である。ＲＡＳバッファ11は外部から
受ける／ＲＡＳ信号を内部信号（インターナルＲＡＳ信
号）に生成する。アドレスバッファ12はインターナルＲ
ＡＳ信号により外部より取り込んだアドレス信号をプレ
デコーダ13に供給する。プレデコーダ13はアドレス信号
に応じた信号Ｘ−ＡＤＲを生成する。信号Ｘ−ＡＤＲは
各分割メモリセルアレイ14のうちのアクセスされるべき
セルを含むメモリセルアレイを選択する信号である。遅
延回路15はワード線のデコードのタイミングを制御する
ために構成され、インターナルＲＡＳ信号をカラム系の
制御が安定するまで遅延させる。遅延回路15の出力はワ
ード線の活性／非活性を制御するワード線アクティブ信
号ＷＬact となる。
す回路ブロック図である。ＲＡＳバッファ11は外部から
受ける／ＲＡＳ信号を内部信号（インターナルＲＡＳ信
号）に生成する。アドレスバッファ12はインターナルＲ
ＡＳ信号により外部より取り込んだアドレス信号をプレ
デコーダ13に供給する。プレデコーダ13はアドレス信号
に応じた信号Ｘ−ＡＤＲを生成する。信号Ｘ−ＡＤＲは
各分割メモリセルアレイ14のうちのアクセスされるべき
セルを含むメモリセルアレイを選択する信号である。遅
延回路15はワード線のデコードのタイミングを制御する
ために構成され、インターナルＲＡＳ信号をカラム系の
制御が安定するまで遅延させる。遅延回路15の出力はワ
ード線の活性／非活性を制御するワード線アクティブ信
号ＷＬact となる。
【０００８】イコライズ制御回路80は例えば、図７のイ
コライズ制御回路ＥＣに相当する。イコライズ制御回路
80は、インターナルＲＡＳ信号、信号ＷＬact 及び信号
Ｘ−ＡＤＲを入力する。イコライズ制御信号ＥＱＳはイ
コライズ回路17を制御する。イコライズ回路17は、上記
図７に示すように、ビット線をある電位に平衡させるイ
コライズトランジスタを有しており、イコライズ信号Ｅ
ＱＳにより導通制御される。イコライズトランジスタに
よるイコライズ後、各行（ワード線ＷＬ）のうちの選択
行はメモリセルそれぞれの制御ノード（メモリセルＭＣ
のトランジスタのゲート）に対し、所定電圧を印加する
と共に各列（ビット線ＢＬ）のうちの選択列に接続され
たメモリセルの転送ノードが活性化し、メモリセルアレ
イ内外のデータ信号を転送する。
コライズ制御回路ＥＣに相当する。イコライズ制御回路
80は、インターナルＲＡＳ信号、信号ＷＬact 及び信号
Ｘ−ＡＤＲを入力する。イコライズ制御信号ＥＱＳはイ
コライズ回路17を制御する。イコライズ回路17は、上記
図７に示すように、ビット線をある電位に平衡させるイ
コライズトランジスタを有しており、イコライズ信号Ｅ
ＱＳにより導通制御される。イコライズトランジスタに
よるイコライズ後、各行（ワード線ＷＬ）のうちの選択
行はメモリセルそれぞれの制御ノード（メモリセルＭＣ
のトランジスタのゲート）に対し、所定電圧を印加する
と共に各列（ビット線ＢＬ）のうちの選択列に接続され
たメモリセルの転送ノードが活性化し、メモリセルアレ
イ内外のデータ信号を転送する。
【０００９】デコーダ18についてはメモリセルアレイの
ロウ系、カラム系のうち、ロウ系のみのブロックとして
図示した。ワード線アクティブ信号ＷＬact の活性化に
伴い、取り込んだ内部アドレス信号に応じて活性化させ
るべき分割メモリセルアレイ14を選択し、デコード動作
する。
ロウ系、カラム系のうち、ロウ系のみのブロックとして
図示した。ワード線アクティブ信号ＷＬact の活性化に
伴い、取り込んだ内部アドレス信号に応じて活性化させ
るべき分割メモリセルアレイ14を選択し、デコード動作
する。
【００１０】図９は上述のイコライズ制御回路80の従来
構成を示す回路図であり、図１０は図９の回路動作に関
するタイミングチャートである。ここでは、サイクル時
間を、外部の／ＲＡＳ（先頭の／はその信号のローアク
ティブを意味し、図中では上にバーが付く）に応じたメ
モリ内部でのＲＡＳ（インターナルＲＡＳ）に対応させ
ている。
構成を示す回路図であり、図１０は図９の回路動作に関
するタイミングチャートである。ここでは、サイクル時
間を、外部の／ＲＡＳ（先頭の／はその信号のローアク
ティブを意味し、図中では上にバーが付く）に応じたメ
モリ内部でのＲＡＳ（インターナルＲＡＳ）に対応させ
ている。
【００１１】図１０を参照しながら図９のイコライズ制
御回路を説明する。信号Ｘ−ＡＤＲとインターナルＲＡ
Ｓ信号とを２入力とするＮＯＲゲート81、及びＮＯＲゲ
ート81の出力をインバータ82により反転させた信号と信
号Ｘ−ＡＤＲとを２入力とするＡＮＤゲート83で組合わ
せ論理を構成し、ＡＮＤゲート83の出力がインバータ8
4，85を介してイコライズ信号ＥＱＳとなる。
御回路を説明する。信号Ｘ−ＡＤＲとインターナルＲＡ
Ｓ信号とを２入力とするＮＯＲゲート81、及びＮＯＲゲ
ート81の出力をインバータ82により反転させた信号と信
号Ｘ−ＡＤＲとを２入力とするＡＮＤゲート83で組合わ
せ論理を構成し、ＡＮＤゲート83の出力がインバータ8
4，85を介してイコライズ信号ＥＱＳとなる。
【００１２】すなわち、信号Ｘ−ＡＤＲとインターナル
ＲＡＳ信号の両者の状態でイコライズ動作を非活性にし
（87）、インターナルＲＡＳ信号の非活性（ローレベル
信号）と、それを受けて実際にメモリセルを非活性にす
るためにワード線を非活性状態にするワード線アクティ
ブ信号のローレベル信号との両者の状態でイコライズ動
作を活性化する（88）。
ＲＡＳ信号の両者の状態でイコライズ動作を非活性にし
（87）、インターナルＲＡＳ信号の非活性（ローレベル
信号）と、それを受けて実際にメモリセルを非活性にす
るためにワード線を非活性状態にするワード線アクティ
ブ信号のローレベル信号との両者の状態でイコライズ動
作を活性化する（88）。
【００１３】上記構成では、イコライズ動作を活性化さ
せるには、ワード線が非活性になる信号、すなわち、ワ
ード線アクティブ信号の非活性（ローレベル）と、前記
インターナルＲＡＳ信号の非活性（ローレベル）の両者
の状態を満たして初めてイコライズ動作が開始されるこ
とになる。
せるには、ワード線が非活性になる信号、すなわち、ワ
ード線アクティブ信号の非活性（ローレベル）と、前記
インターナルＲＡＳ信号の非活性（ローレベル）の両者
の状態を満たして初めてイコライズ動作が開始されるこ
とになる。
【００１４】このような構成では、例えば、破線のよう
にメモリ装置においてプリチャージ時間が短く設定され
ることになると、本来はワード線が非活性になった時か
ら活性化されるべきイコライズ動作が、前記インターナ
ルＲＡＳ信号がこの時点でもはや活性状態に転じてしま
っているが故に論理がとれず、活性化されないという不
具合が生じる（89）。
にメモリ装置においてプリチャージ時間が短く設定され
ることになると、本来はワード線が非活性になった時か
ら活性化されるべきイコライズ動作が、前記インターナ
ルＲＡＳ信号がこの時点でもはや活性状態に転じてしま
っているが故に論理がとれず、活性化されないという不
具合が生じる（89）。
【００１５】
【発明が解決しようとする課題】このように従来では、
さらなるプリチャージ時間の短縮を図ろうとする場合、
ワード線が活性化するまでにイコライズ信号を活性化し
て十分なイコライズ動作が可能であるにもかかわらず、
組み合わせ論理回路を構成してイコライズ信号を作って
いることから十分なイコライズ信号の活性化が得られな
い恐れがあり、改善の余地がある。
さらなるプリチャージ時間の短縮を図ろうとする場合、
ワード線が活性化するまでにイコライズ信号を活性化し
て十分なイコライズ動作が可能であるにもかかわらず、
組み合わせ論理回路を構成してイコライズ信号を作って
いることから十分なイコライズ信号の活性化が得られな
い恐れがあり、改善の余地がある。
【００１６】この発明は上記のような事情を考慮してな
されたものであり、その目的は、信頼性を維持しつつさ
らなるプリチャージ時間の短縮を図ることができ、メモ
リ動作のサイクル時間をさらに短くする半導体メモリ装
置を提供することにある。
されたものであり、その目的は、信頼性を維持しつつさ
らなるプリチャージ時間の短縮を図ることができ、メモ
リ動作のサイクル時間をさらに短くする半導体メモリ装
置を提供することにある。
【００１７】
【課題を解決するための手段】この発明の半導体記憶装
置は、メモリセルアレイ内外のデータ信号を転送するた
めの複数のデータ線について前記メモリセルアレイ活性
化前にイコライズ信号に応じてこれらデータ線の電位レ
ベルを平衡させるためのイコライズ回路と、前記イコラ
イズ信号を制御するためのラッチ手段が含まれるイコラ
イズ信号制御回路とを具備したことを特徴とする。
置は、メモリセルアレイ内外のデータ信号を転送するた
めの複数のデータ線について前記メモリセルアレイ活性
化前にイコライズ信号に応じてこれらデータ線の電位レ
ベルを平衡させるためのイコライズ回路と、前記イコラ
イズ信号を制御するためのラッチ手段が含まれるイコラ
イズ信号制御回路とを具備したことを特徴とする。
【００１８】この発明では、イコライズ信号制御回路が
ラッチ手段を持つことにより、イコライズ信号の状態
を、メモリセルアレイへのアドレス信号入力に応じて非
活性状態にラッチし、メモリセルアレイ活性化に伴う例
えばワード線の非活性に応じて活性状態にリセットする
ように制御する。
ラッチ手段を持つことにより、イコライズ信号の状態
を、メモリセルアレイへのアドレス信号入力に応じて非
活性状態にラッチし、メモリセルアレイ活性化に伴う例
えばワード線の非活性に応じて活性状態にリセットする
ように制御する。
【００１９】
【発明の実施の形態】図１はこの発明に係る半導体メモ
リ装置の概要を示す回路ブロック図である。ＲＡＳバッ
ファ11は外部から受ける／ＲＡＳ信号を内部信号（イン
ターナルＲＡＳ信号）に生成する。アドレスバッファ12
はインターナルＲＡＳ信号により外部より取り込んだア
ドレス信号をプレデコーダ13に供給する。プレデコーダ
13により、アドレス信号に応じた信号Ｘ−ＡＤＲが生成
される。Ｘ−ＡＤＲは外部から入力されたアドレス信号
をデコードすることによって作られる、各分割メモリセ
ルアレイ14のうちのアクセスされるべきセルを含むメモ
リセルアレイを選択する信号である。
リ装置の概要を示す回路ブロック図である。ＲＡＳバッ
ファ11は外部から受ける／ＲＡＳ信号を内部信号（イン
ターナルＲＡＳ信号）に生成する。アドレスバッファ12
はインターナルＲＡＳ信号により外部より取り込んだア
ドレス信号をプレデコーダ13に供給する。プレデコーダ
13により、アドレス信号に応じた信号Ｘ−ＡＤＲが生成
される。Ｘ−ＡＤＲは外部から入力されたアドレス信号
をデコードすることによって作られる、各分割メモリセ
ルアレイ14のうちのアクセスされるべきセルを含むメモ
リセルアレイを選択する信号である。
【００２０】遅延回路15はワード線のデコードのタイミ
ングを制御するために構成され、インターナルＲＡＳ信
号をカラム系の制御が安定するまで遅延させる。すなわ
ち、例えば、前記図７に示されるビット線がイコライズ
系の回路等と繋がり活性化していた状態から閉じた状態
になるまでの時間を確保するものである。遅延回路15の
出力はワード線の活性／非活性を制御するワード線アク
ティブ信号ＷＬact となる。
ングを制御するために構成され、インターナルＲＡＳ信
号をカラム系の制御が安定するまで遅延させる。すなわ
ち、例えば、前記図７に示されるビット線がイコライズ
系の回路等と繋がり活性化していた状態から閉じた状態
になるまでの時間を確保するものである。遅延回路15の
出力はワード線の活性／非活性を制御するワード線アク
ティブ信号ＷＬact となる。
【００２１】現在のダイナミックメモリ装置は消費電流
低減の要求からメモリセルアレイを分割動作する構成が
一般的となっている。よって、分割したメモリセルアレ
イ毎に、例えばイコライズ制御回路を各メモリセルアレ
イ単位で持つ必要がある。
低減の要求からメモリセルアレイを分割動作する構成が
一般的となっている。よって、分割したメモリセルアレ
イ毎に、例えばイコライズ制御回路を各メモリセルアレ
イ単位で持つ必要がある。
【００２２】イコライズ制御回路16はプレデコーダ13か
らの信号Ｘ−ＡＤＲと信号ＷＬactを入力する。イコラ
イズ制御回路16はラッチ回路160 が含まれており、上記
２つの信号の状態からイコライズ制御信号ＥＱＳを出力
する。イコライズ制御信号ＥＱＳはイコライズ回路17を
制御する。
らの信号Ｘ−ＡＤＲと信号ＷＬactを入力する。イコラ
イズ制御回路16はラッチ回路160 が含まれており、上記
２つの信号の状態からイコライズ制御信号ＥＱＳを出力
する。イコライズ制御信号ＥＱＳはイコライズ回路17を
制御する。
【００２３】デコーダ18についてはメモリセルアレイの
ロウ系、カラム系のうち、ロウ系のみのブロックとして
図示した。ワード線アクティブ信号ＷＬact の活性化に
伴い、取り込んだ内部アドレス信号に応じて活性化させ
るべき分割メモリセルアレイ14を選択し、デコード動作
する。
ロウ系、カラム系のうち、ロウ系のみのブロックとして
図示した。ワード線アクティブ信号ＷＬact の活性化に
伴い、取り込んだ内部アドレス信号に応じて活性化させ
るべき分割メモリセルアレイ14を選択し、デコード動作
する。
【００２４】イコライズ回路17は前記図７に示したよう
な、ビット線をある電位に平衡させるイコライズトラン
ジスタを有しており、イコライズ信号ＥＱＳにより導通
制御される。イコライズトランジスタによるイコライズ
後、各行（ワード線ＷＬ）のうちの選択行はメモリセル
それぞれの制御ノード（メモリセルＭＣのトランジスタ
のゲート）に対し、所定電圧を印加すると共に各列（ビ
ット線ＢＬ）のうちの選択列に接続されたメモリセルの
転送ノードが活性化し、メモリセルアレイ内外のデータ
信号を転送する。
な、ビット線をある電位に平衡させるイコライズトラン
ジスタを有しており、イコライズ信号ＥＱＳにより導通
制御される。イコライズトランジスタによるイコライズ
後、各行（ワード線ＷＬ）のうちの選択行はメモリセル
それぞれの制御ノード（メモリセルＭＣのトランジスタ
のゲート）に対し、所定電圧を印加すると共に各列（ビ
ット線ＢＬ）のうちの選択列に接続されたメモリセルの
転送ノードが活性化し、メモリセルアレイ内外のデータ
信号を転送する。
【００２５】イコライズ制御回路16内のラッチ回路160
は、インターナルＲＡＳ信号の活性化に伴って活性化さ
れる信号Ｘ−ＡＤＲによりセット（イコライズ信号の非
活性化）され、その状態を保持する。ラッチ回路160 の
リセット（イコライズ信号の活性化）は、ワード線アク
ティブ信号ＷＬact によるワード線の非活性に伴って出
力される信号により達成される。
は、インターナルＲＡＳ信号の活性化に伴って活性化さ
れる信号Ｘ−ＡＤＲによりセット（イコライズ信号の非
活性化）され、その状態を保持する。ラッチ回路160 の
リセット（イコライズ信号の活性化）は、ワード線アク
ティブ信号ＷＬact によるワード線の非活性に伴って出
力される信号により達成される。
【００２６】これにより、ダイナミックメモリ装置のサ
イクル時間を決定する、最小限必要なアクティブ時間＋
最小限必要なプリチャージ時間のうち、プリチャージ時
間を短くする場合、これにより生じる問題、すなわち、
ワード線が非活性になる時間から活性化されるべきイコ
ライズ動作が、前記インターナルＲＡＳ信号がこの時も
はや活性状態に転じてしまっているが故に動作不可能と
なる事態を危惧する必要はない。インターナルＲＡＳ信
号に直接的には依存しない制御ができるのである。
イクル時間を決定する、最小限必要なアクティブ時間＋
最小限必要なプリチャージ時間のうち、プリチャージ時
間を短くする場合、これにより生じる問題、すなわち、
ワード線が非活性になる時間から活性化されるべきイコ
ライズ動作が、前記インターナルＲＡＳ信号がこの時も
はや活性状態に転じてしまっているが故に動作不可能と
なる事態を危惧する必要はない。インターナルＲＡＳ信
号に直接的には依存しない制御ができるのである。
【００２７】図２は図１中のイコライズ制御回路16の第
１の具体的構成例を示す回路図である。イコライズ制御
回路16内のラッチ回路160 は２個のＮＯＲゲート161 ，
162の入出力間を交差接続してなるフリップ・フロップ
で構成される。セット入力は上記信号Ｘ−ＡＤＲであ
り、リセット入力はワード線アクティブ信号ＷＬact を
インバータ163 を介して反転させた信号である。フリッ
プ・フロップの出力は２個のインバータ164 ，165 を介
してイコライズ信号ＥＱＳとなる。
１の具体的構成例を示す回路図である。イコライズ制御
回路16内のラッチ回路160 は２個のＮＯＲゲート161 ，
162の入出力間を交差接続してなるフリップ・フロップ
で構成される。セット入力は上記信号Ｘ−ＡＤＲであ
り、リセット入力はワード線アクティブ信号ＷＬact を
インバータ163 を介して反転させた信号である。フリッ
プ・フロップの出力は２個のインバータ164 ，165 を介
してイコライズ信号ＥＱＳとなる。
【００２８】図３は図２の回路動作に関するタイミング
チャートである。ここでは、サイクル時間を、外部の／
ＲＡＳ（先頭の／はその信号のローアクティブを意味
し、図中では上にバーが付く）に応じたメモリ内部での
ＲＡＳ（インターナルＲＡＳ）に対応させている。
チャートである。ここでは、サイクル時間を、外部の／
ＲＡＳ（先頭の／はその信号のローアクティブを意味
し、図中では上にバーが付く）に応じたメモリ内部での
ＲＡＳ（インターナルＲＡＳ）に対応させている。
【００２９】図３のタイミングチャートによれば、イコ
ライズ動作を活性化させる時刻は、ワード線アクティブ
信号ＷＬact が非活性レベルになることにより規定され
（31）、イコライズ動作を非活性化させる時刻は、アド
レス信号に応じた信号Ｘ−ＡＤＲが活性レベルになるこ
とにより規定される（32）。
ライズ動作を活性化させる時刻は、ワード線アクティブ
信号ＷＬact が非活性レベルになることにより規定され
（31）、イコライズ動作を非活性化させる時刻は、アド
レス信号に応じた信号Ｘ−ＡＤＲが活性レベルになるこ
とにより規定される（32）。
【００３０】このような構成によれば、例えば、メモリ
装置においてプリチャージ時間にまだ余裕があり、破線
のように短く設定されることになっても、イコライズ信
号ＥＱＳの制御は直接的にインターナルＲＡＳ信号に依
存しない。従って、信号ＥＱＳは信号ＷＬact によって
確実に活性化（ハイレベル）され（31）、所定時間経過
後、アドレス信号に応じた信号Ｘ−ＡＤＲによって確実
に非活性化（ローレベル）される（33）。すなわち、上
記所定時間がイコライズに要する時間を満たせば、信頼
性を損なわずにプリチャージ時間の短縮が実現される。
装置においてプリチャージ時間にまだ余裕があり、破線
のように短く設定されることになっても、イコライズ信
号ＥＱＳの制御は直接的にインターナルＲＡＳ信号に依
存しない。従って、信号ＥＱＳは信号ＷＬact によって
確実に活性化（ハイレベル）され（31）、所定時間経過
後、アドレス信号に応じた信号Ｘ−ＡＤＲによって確実
に非活性化（ローレベル）される（33）。すなわち、上
記所定時間がイコライズに要する時間を満たせば、信頼
性を損なわずにプリチャージ時間の短縮が実現される。
【００３１】図４は図１中のイコライズ制御回路16の第
２の具体的構成例を示す回路図である。イコライズ制御
回路16内のラッチ回路160 は、２個のＮＡＮＤゲート17
1 ，172 の入出力間を交差接続してなるフリップ・フロ
ップで構成される。セット入力は信号Ｘ−ＡＤＲをイン
バータ173 を介して反転させた信号であり、リセット入
力はワード線アクティブ信号ＷＬact である。フリップ
・フロップの出力はインバータ174 を介してイコライズ
信号ＥＱＳとなる。このような構成によっても、図２の
構成と同様の効果が得られる。
２の具体的構成例を示す回路図である。イコライズ制御
回路16内のラッチ回路160 は、２個のＮＡＮＤゲート17
1 ，172 の入出力間を交差接続してなるフリップ・フロ
ップで構成される。セット入力は信号Ｘ−ＡＤＲをイン
バータ173 を介して反転させた信号であり、リセット入
力はワード線アクティブ信号ＷＬact である。フリップ
・フロップの出力はインバータ174 を介してイコライズ
信号ＥＱＳとなる。このような構成によっても、図２の
構成と同様の効果が得られる。
【００３２】図５は図１中のイコライズ制御回路16の第
３の具体的構成例を示す回路図である。図２のラッチ回
路構成にレベルシフト回路180 を付加した構成となって
いる。インバータ181 により相補なフリップ・フロップ
の出力がＮチャネルＭＯＳトランジスタ182 ，183 それ
ぞれのゲートに供給される。ＰチャネルＭＯＳトランジ
スタ184 ，185 は、各電流通路がトランジスタ182 ，18
3 の各ドレインとレベルシフト用の電圧ＶEQの間にそれ
ぞれ接続されている。ＰチャネルＭＯＳトランジスタ18
4 のゲートはＮチャネルＭＯＳトランジスタ183 のドレ
インに、ＰチャネルＭＯＳトランジスタ185 のゲートは
ＮチャネルＭＯＳトランジスタ182 のドレインに接続さ
れている。トランジスタ183 ，185 の両ドレインはレベ
ルシフト用の電圧ＶEQが供給されるＣＭＯＳインバータ
186 の入力ノードに接続されている。ＣＭＯＳインバー
タ186 の出力はイコライズ信号ＥＱＳとなる。
３の具体的構成例を示す回路図である。図２のラッチ回
路構成にレベルシフト回路180 を付加した構成となって
いる。インバータ181 により相補なフリップ・フロップ
の出力がＮチャネルＭＯＳトランジスタ182 ，183 それ
ぞれのゲートに供給される。ＰチャネルＭＯＳトランジ
スタ184 ，185 は、各電流通路がトランジスタ182 ，18
3 の各ドレインとレベルシフト用の電圧ＶEQの間にそれ
ぞれ接続されている。ＰチャネルＭＯＳトランジスタ18
4 のゲートはＮチャネルＭＯＳトランジスタ183 のドレ
インに、ＰチャネルＭＯＳトランジスタ185 のゲートは
ＮチャネルＭＯＳトランジスタ182 のドレインに接続さ
れている。トランジスタ183 ，185 の両ドレインはレベ
ルシフト用の電圧ＶEQが供給されるＣＭＯＳインバータ
186 の入力ノードに接続されている。ＣＭＯＳインバー
タ186 の出力はイコライズ信号ＥＱＳとなる。
【００３３】このようなレベルシフト回路180 は外部電
源電圧がメモリセルアレイの動作電源電圧より低い場合
に設けられる。これにより、イコライズ信号もレベルシ
フトしてイコライズ動作に対処する。このような構成に
よっても、図２の構成と同様の効果が得られる。
源電圧がメモリセルアレイの動作電源電圧より低い場合
に設けられる。これにより、イコライズ信号もレベルシ
フトしてイコライズ動作に対処する。このような構成に
よっても、図２の構成と同様の効果が得られる。
【００３４】上記図２、図４、図５のように本願発明の
ラッチ回路を含むイコライズ制御回路の具体的な実施の
形態は多種多様の構成が考えられる。図５におけるイコ
ライズ信号ＥＱＳは図２、図４のイコライズ信号ＥＱＳ
の論理と逆である。このように各信号を反転させた場合
や各信号間の論理レベルの相違によってそれに応じた変
更、また、図５とは異なるレベルシフト回路を付加する
構成も本発明に係るイコライズ制御回路の本質を逸脱す
るものではない。
ラッチ回路を含むイコライズ制御回路の具体的な実施の
形態は多種多様の構成が考えられる。図５におけるイコ
ライズ信号ＥＱＳは図２、図４のイコライズ信号ＥＱＳ
の論理と逆である。このように各信号を反転させた場合
や各信号間の論理レベルの相違によってそれに応じた変
更、また、図５とは異なるレベルシフト回路を付加する
構成も本発明に係るイコライズ制御回路の本質を逸脱す
るものではない。
【００３５】また、イコライズ回路の構成は種々の構成
が考えられる。図７のイコライズトランジスタはシング
ルビット線について示したが、ビット線対を有するので
あれば、ビット線対間を適当な電位にイコライズするよ
うなイコライズトランジスタを含むイコライズ回路が構
成されるのは当然である。
が考えられる。図７のイコライズトランジスタはシング
ルビット線について示したが、ビット線対を有するので
あれば、ビット線対間を適当な電位にイコライズするよ
うなイコライズトランジスタを含むイコライズ回路が構
成されるのは当然である。
【００３６】本願発明を用いることにより、例えば６４
ＭビットＤＲＡＭでは約２〜３ｎｓのサイクル時間の短
縮が期待できる。すなわち、ワード線が非活性になる時
間から活性化されるべきイコライズ動作が、前記インタ
ーナルＲＡＳ信号がこの時もはや活性状態に転じてしま
っているが故に動作不可能となる事態を危惧する必要は
ないので、イコライズ動作自体に余裕があれば、その分
の時間を信頼性を損なわずに短縮できるのである。
ＭビットＤＲＡＭでは約２〜３ｎｓのサイクル時間の短
縮が期待できる。すなわち、ワード線が非活性になる時
間から活性化されるべきイコライズ動作が、前記インタ
ーナルＲＡＳ信号がこの時もはや活性状態に転じてしま
っているが故に動作不可能となる事態を危惧する必要は
ないので、イコライズ動作自体に余裕があれば、その分
の時間を信頼性を損なわずに短縮できるのである。
【００３７】
【発明の効果】以上説明したようにこの発明によれば、
イコライズ信号制御回路に組み合わせ論理回路の構成を
取り去り、ラッチ手段を持たせて、インターナルＲＡＳ
信号に直接的には依存しない制御構成としたことによ
り、信頼性を維持しつつさらなるプリチャージ時間の短
縮を図ることができ、メモリ動作のサイクル時間をさら
に短くする半導体メモリ装置を提供することができる。
イコライズ信号制御回路に組み合わせ論理回路の構成を
取り去り、ラッチ手段を持たせて、インターナルＲＡＳ
信号に直接的には依存しない制御構成としたことによ
り、信頼性を維持しつつさらなるプリチャージ時間の短
縮を図ることができ、メモリ動作のサイクル時間をさら
に短くする半導体メモリ装置を提供することができる。
【図１】この発明に係る半導体メモリ装置の概要を示す
回路ブロック図。
回路ブロック図。
【図２】図１中の要部の第１の具体的構成例を示す回路
図。
図。
【図３】図２の回路動作に関するタイミングチャート。
【図４】図１中の要部の第２の具体的構成例を示す回路
図。
図。
【図５】図１中の要部の第３の具体的構成例を示す回路
図。
図。
【図６】ダイナミックメモリ装置のサイクル時間を示す
波形図。
波形図。
【図７】イコライズトランジスタを含む一般的なＤＲＡ
Ｍの要部の回路ブロック図。
Ｍの要部の回路ブロック図。
【図８】従来の半導体メモリ装置の概要を示す回路ブロ
ック図。
ック図。
【図９】図８中に構成される、イコライズトランジスタ
を制御するイコライズ制御回路の従来構成を示す回路
図。
を制御するイコライズ制御回路の従来構成を示す回路
図。
【図１０】図８の回路動作に関するタイミングチャー
ト。
ト。
11…ＲＡＳバッファ 12…アドレスバッファ 13…プレデコーダ 14…メモリセルアレイ 15…遅延回路 16…イコライズ制御回路 160 …ラッチ回路 17…イコライズ回路 18…デコーダ
Claims (10)
- 【請求項１】 メモリセルアレイ内外のデータ信号を転
送するための複数のデータ線について前記メモリセルア
レイ活性化前にイコライズ信号に応じてこれらデータ線
の電位レベルを平衡させるためのイコライズ回路と、 前記イコライズ信号を制御するためのラッチ手段が含ま
れるイコライズ信号制御回路とを具備したことを特徴と
する半導体メモリ装置。 - 【請求項２】 複数のメモリセルが行列状に配置された
メモリセルアレイと、 各行方向に沿ったメモリセルそれぞれの制御ノードに接
続し、所定電圧を印加することで活性化する複数のワー
ド線と、 各列方向に沿ったメモリセルそれぞれの転送ノードに接
続し、前記メモリセルアレイ内外のデータ信号を転送す
るための複数のビット線と、 所定数の前記ビット線と所定電位ノードとの間を電気的
に接続するためのイコライズトランジスタと、 前記イコライズトランジスタのゲートに与えられるイコ
ライズ信号を制御するためのラッチ手段が含まれるイコ
ライズ信号制御回路とを具備したことを特徴とする半導
体メモリ装置。 - 【請求項３】 前記イコライズ信号制御回路はレベルシ
フト回路を含むことを特徴とする請求項２記載の半導体
メモリ装置。 - 【請求項４】 複数のメモリセルが行列状に配置された
メモリセルアレイと、 各行方向に沿ったメモリセルそれぞれの制御ノードに接
続し、所定電圧を印加することで活性化する複数のワー
ド線と、 各列方向に沿ったメモリセルそれぞれの転送ノードに接
続し、前記メモリセルアレイ内外のデータ信号を転送す
るための複数のビット線と、 前記メモリセルアレイ非活性時に所定数の前記ビット線
と所定電位ノードとの間とを電気的に接続するためのイ
コライズトランジスタと、 前記イコライズトランジスタのゲートに与えるイコライ
ズ信号を、外部信号に従った前記メモリセルアレイへの
アドレス信号に応じて非活性状態にラッチし、前記外部
信号に伴い前記ワード線を非活性とする信号に応じて活
性状態にリセットするようにしたイコライズ信号制御回
路とを具備したことを特徴とする半導体メモリ装置。 - 【請求項５】 前記イコライズ信号制御回路はレベルシ
フト回路を含むことを特徴とする請求項４記載の半導体
メモリ装置。 - 【請求項６】 前記メモリセルアレイはブロック状に分
割され前記アドレス信号に応じて所定ブロックのメモリ
セルアレイのみが活性化されることを特徴とする請求項
２または４記載の半導体メモリ装置。 - 【請求項７】 複数のメモリセルが行列状に配置された
メモリセルアレイと、 各行方向に沿ったメモリセルそれぞれの制御ノードに接
続し、所定電圧を印加することで活性化する複数のワー
ド線と、 各列方向に沿ったメモリセルそれぞれの転送ノードに接
続し、前記メモリセルアレイ内外のデータ信号を転送す
るための複数のビット線と、 前記メモリセルアレイ非活性時に所定数の前記ビット線
と所定電位ノードとの間とを電気的に接続するためのイ
コライズトランジスタと、 前記イコライズトランジスタのゲートに与えるイコライ
ズ信号を、外部信号に従った前記メモリセルアレイへの
アドレス信号に応じて非活性状態にセットし、前記外部
信号に伴い前記ワード線を非活性とする信号に応じて活
性状態にリセットするようにしたフリップフロップを含
んだイコライズ信号制御回路とを具備したことを特徴と
する半導体メモリ装置。 - 【請求項８】 前記イコライズ信号制御回路はレベルシ
フト回路を含むことを特徴とする請求項７記載の半導体
メモリ装置。 - 【請求項９】 前記メモリセルアレイはブロック状に分
割され前記アドレス信号に応じて所定ブロックのメモリ
セルアレイのみが活性化されることを特徴とする請求項
７または８記載の半導体メモリ装置。 - 【請求項１０】 メモリセルアレイ内外の信号を転送す
るための複数のデータ線について前記メモリセルアレイ
活性化前にこれらデータ線の電位レベルを平衡させるた
めのイコライズ手段の制御にフリップフロップ回路を具
備し、 前記フリップフロップ回路における、前記イコライズ手
段の非活性状態へのセットは外部信号に従った前記メモ
リセルアレイへのアドレス信号に応じてなされ、前記イ
コライズ手段の活性状態へのリセットは前記外部信号に
伴い前記ワード線を非活性とする信号に応じてなされる
ことを特徴とした半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03964896A JP3497650B2 (ja) | 1996-02-27 | 1996-02-27 | 半導体メモリ装置 |
| US08/805,614 US5894442A (en) | 1996-02-27 | 1997-02-26 | Semiconductor memory device equipped with an equalizing control circuit having a function of latching an equalizing signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03964896A JP3497650B2 (ja) | 1996-02-27 | 1996-02-27 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09231758A true JPH09231758A (ja) | 1997-09-05 |
| JP3497650B2 JP3497650B2 (ja) | 2004-02-16 |
Family
ID=12558913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03964896A Expired - Fee Related JP3497650B2 (ja) | 1996-02-27 | 1996-02-27 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5894442A (ja) |
| JP (1) | JP3497650B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7006396B2 (en) | 2004-03-25 | 2006-02-28 | Fujitsu Limited | Semiconductor memory device and precharge control method |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088289A (en) | 1999-09-27 | 2000-07-11 | Cypress Semiconductor Corp. | Circuit and method for controlling a wordline and/or stabilizing a memory cell |
| US20040218732A1 (en) * | 2001-01-22 | 2004-11-04 | Royal Thoughts, L.L.C. | Assisted personal communication system and method |
| US6703400B2 (en) | 2001-02-23 | 2004-03-09 | Schering Corporation | Methods for treating multidrug resistance |
| US8072834B2 (en) | 2005-08-25 | 2011-12-06 | Cypress Semiconductor Corporation | Line driver circuit and method with standby mode of operation |
| JP4984759B2 (ja) * | 2006-09-05 | 2012-07-25 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| US7420836B1 (en) * | 2007-02-13 | 2008-09-02 | International Business Machines Corporation | Single-ended memory cell with improved read stability and memory using the cell |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4969125A (en) * | 1989-06-23 | 1990-11-06 | International Business Machines Corporation | Asynchronous segmented precharge architecture |
| US5475642A (en) * | 1992-06-23 | 1995-12-12 | Taylor; David L. | Dynamic random access memory with bit line preamp/driver |
| US5293342A (en) * | 1992-12-17 | 1994-03-08 | Casper Stephen L | Wordline driver circuit having an automatic precharge circuit |
| JPH0785675A (ja) * | 1993-09-17 | 1995-03-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3068426B2 (ja) * | 1994-12-21 | 2000-07-24 | 日本電気株式会社 | 半導体記憶装置 |
-
1996
- 1996-02-27 JP JP03964896A patent/JP3497650B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-26 US US08/805,614 patent/US5894442A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7006396B2 (en) | 2004-03-25 | 2006-02-28 | Fujitsu Limited | Semiconductor memory device and precharge control method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5894442A (en) | 1999-04-13 |
| JP3497650B2 (ja) | 2004-02-16 |
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