KR0184092B1 - 다이나믹형 메모리 - Google Patents

Abstract

본 발명은, DRAM 셀의 게이트산화막에 걸리는 전계밀도를 작게 하여 그 신속성의 저하를 억제하고, 승압 워드선 구동신호의 레벨저하를 억제하여 리크보상회로를 생략하고, 독출 리스토어시간이나 기록사이클시간을 단축할 수 있다.

본 발명은, 메모리셀(MC) 어레이(60)와, 메모리셀로부터 비트선(BL)으로 독출된 전위를 센스증폭하고, 기록데이터의 전위를 비트선에 설정하기 위한 샌스앰프(69), /RAS 신호에 동기하여 워드선(WL)의 선택 및 센스앰프의 활성화 제어를 수행하는 재어회로, /RAS 신호가 활성레벨로 된 다음 비활성레벨로 되돌아 가기까지의 사이에서 선택워드선에 접속되어 있는 메모리셀로부터 그것에 접속되어 있는 비트선으로 독출된 전위가 센스앰프에 의해 센스증폭된 후에 선택워드선을 비활성레벨로 되돌리도롤 제어하는 워드선 제어회로(11)를 구비하여 구성된 것을 특징으로 한다.

Description

다이나믹형 메모리

제1도는 본 발명의 제1 실시예에 따른 DRAM의 블록구성을 개략적으로 나타낸 도면.

제2도는 제1도의 독출동작의 일례를 나타낸 타이밍 파형도.

제3도는 제1도의 DRAM의 독출동작 및 그것에 따른 기록동작의 일례를 나타낸 타이밍 파형도.

제4도는 본 발명의 제2 실시예에 따른 DRAM의 독출동작 및 그것에 따른 기록동작의 일례를 아타낸 타이밍 파형도.

제5도는 제1도중 워드선 제어회로의 1구체예를 나타낸 논리회로도.

제6도는 제1도중 워드선 지연보상회로의 1구체예를 나타낸 논리회로도.

제7도는 종래의 DRAM의 일반적인 블록구성을 개략적으로 나타낸 도면.

제8도는 제7도중 메모리셀 어레이에 있어서의 행열상에 배치되어 있는 메모리셀의 일례를 나타낸 회로도.

제9도는 제7도의 DRAM의 독출시/기록시에 있어서 주요부의 동작파형의 일례를 나타낸 파형도.

* 도면의 주요부분에 대한 부호의 설명

MC : 메모리셀 WL : 워드선

BL : 비트선 11 : 워드선 제어회로

60 : 메모리셀 어레이 61 : RAS 입력회로

62 : 행어드레스 리세트회로 63 : 행어드레스 버퍼회로

64 : 워드선 구동전압원 65 : 워드선 지연보상회로

66 : 워드선 구동전압원 선택회로 67 : 행디코더

68 : 센스앰프 구동회로 69 : 센스앰프·열선택회로

70 : 독출/기록구동 게이트회로 71 : CAS 입력회로

72 : 열어드레스 래치회로 73 : 열어드레스 버퍼회로

74 : 열선택 구동회로 75 : 열디코더

[산업상의 이용분야]

본 발명은 반도체 기억장치에 관한 것으로, 특히 다이나믹형 메모리(DRAM)의 워드선 제어회로에 관한 것이다.

[종래의 기술 및 문제점]

제7도는 종래의 DRAM의 일반적인 블록구성을 개략적으로 나타내고 있다. 이 블록구성은 잘 알려져 있기 때문에 그 설명을 생략한다. 제7도중 메모리셀 어레이(60)에 있어서, 행열상에 배치되어 있는 메모리셀(DRAM 셀 ; MC)은 일반적으로, 제8도에 나타낸 바와 같이 데이터 전송용인 1개의 트랜지스터(Q)와 데이터 유지용인 1개의 캐패시터(C)가 직렬로 접속되어 있는 1트랜지스터·1캐패시터구성이 채용되고 있다. 상기 트랜지스터(Q)는 통상, N채널 절연게이트형 전계효과 트랜지스터(NMOS 트랜지스터)로 구성되어 있고, 그 일단(드레인)이 비트선(BL)에 접속되고, 그 게이트가 워드선(WL)에 접속되어 있다.

선택된 메모리셀(MC)의 독출/기록시에는 트랜지스터(Q)의 게이트에 접속되어 있는 워드선(WL)에 DRAM의 전원전압(VCC)보다도 적어도 상기 트랜지스터(Q)의 임계치분만큼 높은 레벨까지 승압된 워드선 구동신호를 인가하는 것에 의해 캐패시터(C)로부터 독출전하량/캐패시터(C)로의 기록시 전하량을 충분히 유지하도록 구성하고 있다.

다음에, 제7도의 DRAM의 독출/기록동작의 일례에 관하여 제7도에 나타낸 동작파형을 참조하면서 간단히 설명한다. 또한, 도면중 메모리셀의 내부노드로는 상기한 바와 같이 1트랜지스터·1캐패시터구성의 메모리셀에 있어서의 트랜지스터(Q)와 캐패시터(C)의 직렬접속노드이다. 메모리셀(MC)로의 억세스시에 먼저, RAS 입력회로(61)에 외부로부터 입력하는 행어드레스 스트로브신호(/RAS)가 활성레벨(L)로 되면, 행계 회로의 동작을 개시한다. 이 경우, 행디코더(67)은 행어드레스 버퍼회로(63)로부터의 행어드레스신호를 디코드하여 지정된 워드선(WL)을 선택하고, 이 선택된 워드선(선택워드선)에 워드선 구동전압 선택회로(66)의 출력(승압 워드선 구동신호)을 공급하여 선택워드선을 활성화 한다. 또한, 워드선(WL)은 그 기생용량이나 기생저항이 존재하기 때문에 활성레벨(또는, 비활성레벨)로 되는 속도가 느리다.

상기 선택워드선이 활성화 되면, 그것에 접속되어 있는 메모리셀의 데이터가 비트선(BL)으로 독출되고, 동시에 더미워드선에 접속되어 있는 더미셀의 데이터가 상기 비트선(BL)과는 상보적인 비트선으로 독출되고, 상기 비트선쌍간에 발생하는 전위차가 센스앰프(센스용 NMOS 앰프, 리스토오용 PMOS 앰프 ; 69)에 의해 센스증폭(센스동작 및 리스토어동작)된다. 이 경우, 선택워드선의 전압 상승으로부터 메모리셀(MC)의 데이터가 비트선(BL)으로 독출되기 까지의 지연시간에 대응하여 워드선 지연보상회로(65)에 의해 지연보상된 센스앰프 제어신호(SEN)에 기초하여 센스앰프 구동회로(68)로부터 센스앰프 활성화신호(/SAN, SAP)가 센스앰프(69)에 공급된다. 또한, 상기 센스앰프(69)의 출력에 의해 상기 비트선쌍의 각 비트선의 전위가 H레벨, L레벨로 설정되고, 상기 선택워드선에 접속되어 있는 메모리셀로 재기록이 수행된다.

다음에, CAS 입력회로(71)에 외부로부터 입력하는 열어드레스 스트로브 신호(/CAS)가 활성화(L레벨)하면, 열계 회로의 동작이 개시된다. 이 경우, 열디코더(75)는 열어드레스 버퍼회로(73)로부터의 열어드레스 신호를 디코드한 신호에 기초하여 열선택회로를 제어하고, 이로 인해 선택된 열(선택열)에 대응하는 센스앰프의 출력(독출데이터)을 데이터선(DQ ; 도시하지 않았음)으로 독출하도록 제어한다. 이 후, /RAS 신호 및 /CAS 신호를 비활성레벨(H)로 되돌아 가게 하면, 선택워드선에 비활성레벨(L)로 되돌아 가고, 비트선쌍이나 이에 대응하여 접속되어 있는 센스앰프의 입출력노드쌍이 이퀄라이즈된다.

한편, 기록시에는 상기한 바와 같이 선택워드선 및 센스앰프가 각각 활성상태로 되어 있는 때에 기록 인에이블 제어신호(/WE)를 활성레벨(H)로 하고, 데이터선(DQ)을 매개로 선택열에 대응하는 센스앰프로 기록데이터를 기록한 후, /RAS 신호 및 /CAS 신호를 비활성레벨(H)로 되돌아 가게 하고, 선택워드선을 비활성레벨(L)로 되돌아 가게 하는 것에 의해 메모리셀로의 기록을 종료한다.

그러나, 상기한 바와 같은 종래의 억세스방식에 있어서는 /RAS 신호가 활성레벨로 된 다음 비활성레벨로 되돌아 가기까지의 기간에 걸쳐 선택워드선이 활성레벨인 채로 유지되고, 선택워드선이 활성레벨인 채로 유지되는 (즉, 선택행의 메모리셀의 게이트에 승압 워드선 구동신호가 인가되는) 기간이 길어지기 때문에 선택행의 메모리셀의 NMOS 트랜지스터의 게이트산화막에 걸리는 전계밀도가 크게 되어 메모리셀의 신속성이 저하하는 문제가 있다.

또한, 상기한 바와 같이 선택워드선이 활성레벨인 채로 유지되는 긴 기간에 비선택행의 워드선 전송블럭의 트랜지스터의 리크전류나 PN접합의 리크전류 등에 의해 상기 승압 워드선 구동신호의 레벨이 천천히 저하해 버리기 때문에 /RAS 신호의 활성기간을 길게 하는 것이 곤란하다. 만약, /RAS 신호의 활성기간을 길게 하도록 하려면, 리크보상회로(76)를 워드선 구동전압원(64)의 출력측에 접속하지 않으면 안되고, 리크보상회로(76)분만큼 그 패턴면적이나 소비전류가 증대하여 버리는 문제가 있다.

또한, 독출동작시에 /RAS 신호가 활성레벨로부터 비활성레벨로 되돌아간 후에 비트선쌍이나 이에 대응하여 접속되어 있는 센스앰프의 입출력노드쌍을 이퀄라이즈하기 때문에 독출시의 리스토어시간(리스토어용 프리챠지시간)이 길게 되는 문제가 있다.

또한, 기록당작시에 메모리셀로 완전한 H레벨 또는 L레벨의 데이터를 기록을 수행하기 때눈에 /RAS 신호가 활성레벨로부터 비활성레벨로 되돌아 가는 것에 의해 선택워드선이 완전히 비활성레벨로 되돌아 간 후에 비트선쌍이나 이에 대응하여 접속되어 있는 센스앰프의 입출력노드쌍을 이퀄라이즈하기 때문에 기록사이클시간이 길게 되는 문제가 있다.

상기한 바와 같이, 종래의 DRAM은 선택워드선에 활성레벨인 채로 유지되는 시간이 길기 때문에 선택행의 메모리셀의 NMOS 트랜지스터의 게이트산화막에 걸리는 전계밀도가 크게 되고, 메모리셀의 신속성이 저하되는 문제, 승압 워드선 구동신호의 레벨이 저하되어 버리는 것을 방지하기 위해 리크보상회로를 부가하여도 패턴면적이나 소비전류가 증대하여 버리는 문제가 있다.

또한, /RAS 신호가 활성레벨로부터 비활성레벨로 되돌아 간 후에 비트선쌍이나 이에 대응하여 접속되어 있는 센수앰프의 입출력노드쌍을 이퀄라이즈하기 때문에 독출시의 리스토어시간이 길게 되고, 기록사이클시간이 길게 되는 문제가 있었다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 셀 트렌지스터의 게이트산화막에 걸리는 전계밀도를 작게 하여 메모리셀의 신속성의 저하를 억제할 수 있으며, 승압 워드선 구동신호의 레벨저하를 억제하여 리크보상회로를 생략할 수 있으며, 독출시의 리스토어시간이나 기록사이클시간을 단축할 수 있는 다이나믹형 메모리를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명의 다이나믹형 메모리는, 다이나믹형 메모리셀이 행열상에 배열된 메모리셀 어레이와, 상기 메모리셀 어레이의 동일 행의 메모리셀에 접속된 복수의 워드선, 상기 메모리셀 어레이의 동일 열의 메모리셀에 접속된 복수의 비트선, 상기 워드선을 선택구동하기 위한 행디코더, 상기 비트선을 선택하기 위한 열선택회로, 상기 열선택회로를 구동하기 위한 열디코더, 상기 비트선에 상기 메모리셀로부터 독출된 전위를 센스증폭하고, 기록데이터의 전위를 상기 비트선에 설정하기 위한 센스앰프, 외부로부터 입력되는 /RAS 신호에 동기하여 상기 워드선의 선택제어 및 상기 센스앰프의 활성화 제어를 수행하는 제어회로 및, 상기 /RAS 신호가 활성레벨로 된 다음 비활성레벨로 되돌아 가기까지의 사이에서 상기 제어회로에 의해 선택된 워드선에 접속되어 있는 메모리셀로부터 그것에 접속되어 있는 비트선으로 독출된 전위가 상기 센스앰프에 의해 센스증폭된 후에 상기 워드선을 비활성레벨로 되돌리도록 제어하는 워드선 제어회로를 구비하여 구성된 것을 특징으로 한다.

상기 워드선 제어회로는 상기 워드선을 비활성레벨로 되돌아 가게 한 직후에 상기 비트선 및 상기 센스앰프의 입출력노드를 이퀄라이즈하도록 제어하는 것이 바람직하다.

상기 워드선 제어회로는 상기 워드선을 비활성레벨로 되돌아 가게 한 후의 기록동작시에 기록 인에이블신호에 동기하여 상기 워드선을 재차 활성레벨로 설정하도록 제어하는 것이 바람직하다.

상기 워드선 제어회로는 상기 워드선을 재차 활성레벨로 설정한 후, 상기 /RAS 신호가 비활성레벨로 되돌아 가는 것에 의해 상기 워드선을 비활성레벨로 되돌리도록 제어하여도 되고, 상기 워드선을 재차 활성레벨로 설정한 후, 상기 /RAS 신호가 비활성레벨로 되돌아 가는 것을 대기하지 않고, 상기 워드선을 비활성레벨로 되돌리도록 제어하여도 된다.

[작용]

상기와 같이 구성된 본 발명은, /RAS 신호가 활성레벨로 된 다음 비활성레벨로 되돌아 가기까지의 사이에서 독출데이터의 확정 후에 선택워드선을 비활성레벨로 되돌아 가게 하기 때문에 선택워드선이 활성레벨인 채로 유지되는 기간이 짧게 된다.

이로 인해, 선택행의 메모리셀의 게이트에 승압 워드선 구동신호가 인가되는 기간이 짧게 되고, 셀 트랜지스터의 게이트산화막에 걸리는 전계밀도가 작게 되기 때문에 메모리셀의 신속성의 저하를 억제할 수 있게 된다. 또한, 비선택행의 워드선 전송블럭의 트랜지스터 리크전류나 PN접합 리크전류 등에 의해 승압 워드선 구동신호의 레벨이 저하되는 양이 감소하기 때문에 리크보상회로를 생략하고, 그 분만큼 패턴면적이나 소비전류를 삭감할 수 있다.

또한, /RAS 신호가 활성레벨로 된 다음 비활성레벨로 되돌아 가기까지의 사이에는 독출한 데이터의 확정 후에 비트선쌍이나 이에 대응하여 접속되어 있는 센스앰프의 입출력노드쌍을 이퀄라이즈할 수 있게 되어 독출회로의 리스토어시간을 단축할 수 있다.

또한, 기록동작시에 /RAS 신호가 비활성레벨로 되돌아 가는 것을 대기하지 않고, 선택워드선이 완전히 비활성레벨로 되돌아 가는 것을 대기하여 비트선쌍이나 이에 대응하여 접속되어 있는 센스앰프의 입출력노드쌍을 이퀄라이즈할 수 있게 되어 기록사이클시간을 단축할 수 있게 된다. 또한, 독출동작 후에 기록동작을 수행시에는 그 때에 선택워드선을 활성화하면 되고, 비트선쌍의 프리차지시간을 단축할 수 있다.

또한, /RAS 신호의 활성기간을 길게 할 수 있게 되고, /RAS 신호의 비활성기간(대기상태)이 있어서의 프리차지시간을 단축할 수 있다.

[실시예]

이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.

제1도는 본 발명의 제1실시예에 따른 DRAM의 블록구성을 개략적으로 나타내고 있다. 이 블록구성은 제7도를 참조한 종래의 DRAM의 블록구성과 비교하여 리스토어신호(RESTOR)가 입력되는 워드선 제어회로(11)가 부가되고, 상기 워드선 제어회로(11)로부터 출력되는 제어신호(WLRSTR)가 워드선 구동전압원(64) 및 워드선 지연보상회로(65)로 입력되고 있는 점, 리크보상회로(76)가 생략되어 있는 점이 다르다.

제1도에 있어서, 메모리셀 어레이(60)는 제8도에 나타낸 바와 같이, 1트랜지스터·1캐패시터구성의 메모리셀(MC)이 행열상에 배열되어 있다. 그리고, 상기 메모리셀 어레이(60)의 동일 행의 메모리셀(MC)에 워드선(WL)이 접속되고, 동일 열의 메모리셀(MC)에 비트선(BL)이 접속되어 있다.

센스앰프·열선택회로(69)는 상기 메모리셀로부터 그것에 접속되어 있는 비트선으로 독출된 전위를 센스증폭하고, 기록데이터의 전위를 비트선에 설정하기 위한 센스앰프(센스용 NMOS 앰프, 리스토어용 PMOS 앰프로부터 이루어지는)와 상기 비트선을 선택하기 위한 열선택회로를 포함한다.

외부로부터 RAS 신호가 입력되는 RAS 입력회로(61)와, 행어드레스 리세트회로(62), 행어드레스 버퍼회로(63), 워드선 구동전압원(64), 워드선 지연보상회로(65), 워드선 구동전압원 선택회로(66), 행디코더(67) 및, 센스앰프 구동회로(68)는 행계 회로의 일부를 구성하여 두고, 외부로부터 입력하는 /RAS 신호에 동기하여 상기 워드선(WL)의 선택제어 및 상기 센스앰프(69)의 활성화 제어를 수행하는 제어회로를 형성하고 있다.

상기 워드선 지연보상회로(65)는 후술하는 바와 같이 선택된 워드선의 전압상승으로부터 메모리셀의 데이터가 비트선으로 독출되기 때문에 지연시간에 대응하여 지연보상된 센스앰프 제어신호(SENB) 및 제어신호(WUP)를 출력한다.

상기 행어드레스 리세트회로(62)는 상기 워드선 지연보상회로로부터의 제어신호(WDOWN)를 받아 프리챠지신호(PRCH)를 출력한다. 상기 행어드레스 버퍼회로(63)는 행어드레스신호가 입력되고, /RAS 신호가 활성상태의 기간은 이를 유지한다.

상기 행디코더(67)는 상기 행어드레스 버퍼회로(63)로부터 입력하는 행어드레스신호를 디코드하여 상기 워드선을 선택하고, 상기 워드선 구동전압원 선택회로(66)의 출력(승압 워드선 구동신호)을 선택워드선에 공급한다.

상기 센스앰프 구동회로(68)는 상기 워드선 지연보상회로(68)로부터 공급되는 센스앰프 제어신호(SENB)에 기초하여 센스앰프 활성화신호(/SAN, SAP)를 출력하고, 상기 센스앰프(69)를 구동한다.

독출/기록구동 게이트회로(70)는 상기 워드선 지연보상회로(65)로부터 공급되는 제어신호(WUP)에 기초하여 열인에이블 제어신호(CENB)를 출력한다. 외부로부터 /CAS 신호가 입력되는 CAS 입력회로(71)와, 열어드레스 신호입력을 소정 기간 래치하는 열어드레스 래치회로(72), 열어드레스 버퍼회로(73), 열선택 구동회로(74) 및, 열디코더(75)는 열계 회로의 일부를 구성하고 있다.

상기 열선택 구동회로(74)는 상기 독출/기록구동 게이트회로(70)로부터 공급되는 열인에이블 제어신호(CENB)에 기초하여 활성화 제어되고, 열선택 기간을 제어하기 위한 제어신호(CDRV)를 열디코더(75)로 출력한다.

상기 열디코더(75)는 상기 열어드레스 버퍼회로(73)로부터 입력되는 열어드레스 신호를 디코드하고, 열선택회로를 제어한다.

또한, 본 실시예에 있어서 상기 워드선 제어회로(11)는 상기 리스토어신호(RESTOR) 및 상기 RAS 입력회로(61)의 출력신호(RINT)에 RLCH하여 /RAS 신호가 활성레벨로 된 다음 비활성레벨로 되돌아가기까지의 사이에서 선택워드선에 접속되어 있는 메모리셀로부터 그것에 접속되어 있는 비트선에 독출된 전위가 센스앰프에 의해 센스증폭된 후에 상기 선택워드선을 비활성레벨로 되돌리도록 제어하고, 또한 이 후에 기록을 수행하는 경우에는 상기 선택워드선을 재차 활성화하도록 제어하기 때문에 상기 제어신호(WLRSTR)를 출력하도록 논리회로로 구성되어 있다. 이 경우, 상기 제어신호(WLRSTR)에 의해 예컨대, 상기 워드선 구동전압원(64)을 제어한다. 또한, 상기 선택워드선을 일시적으로 비활성상태로 제어하는 때에 센스앰프의 동작상태를 유지하도록 상기 제어신호(WLRSTR)에 의해 예컨대, 워드선 지연보상회로(65)를 제어한다.

다음에, 제1도의 DRAM의 독출동작의 일례에 관하여 제2도에 나타낸 동작 파형도를 참조하여 간단히 설명한다. 또한, 제2도중 메모리셀의 내부노드로는 상기한 바와 같은 1트랜지스터·1캐패시터구성의 메모리셀에 있어서의 트랜지스터(Q)와 캐패시터(C)의 직렬접속 노드이다.

메모리셀(MC)로의 억세스시에 먼저, /RAS 신호가 활성레벨(L)로 되면, 행계 회로의 동작을 개시한다. 이 경우, 행디코더(67)는 행어드레스 버퍼회로(63)로부터의 행어드레스신호를 디코드하여 지정된 워드선(WL)을 선택하고, 이 선택워드선에 워드선 구동전압 선택회로(66)의 출력(승압 워드선 구동신호)을 공급하고, 선택워드선을 활성화한다. 또한, 워드선(WL)은 그 기생용량이나 기생저항이 존재하기 때문에 활성레벨(또는, 비활성레벨)로 되는 속도가 느리다.

상기 선택워드선이 활성화되면, 그것에 접속되어 있는 메모리셀의 데이터가 비트선(BL)으로 독출되고, 동시에 더미 워드선에 접속되어 있는 더미 셀의 데이터가 상기 비트선(BL)과는 상보적인 비트선으로 독출되고, 상기 비트선쌍간에 생기는 전위차가 센스앰프(센스용 NMOS 앰프, 리스토어용 PMOS 앰프 ; 69)에 의해 센스증폭(센스동작 및 리스토어동작)된다.

이 경우, 선택워드선의 전압상승으로부터 메모리셀(MC)의 데이터가 비트선(BL)으로 독출되기까지의 지연시간에 대응하여 워드선 지연보상회로(65)에 의해 지연보상된 센스앰프 제어신호(SEN)에 기초하여 센스앰프 구동회로(68)로부터 센스앰프 활성화 신호(/SAN, SAP)가 센스앰프(69)로 공급된다.

또한, 상기 센스앰프(69)의 출력에 의해 상기 비트선쌍의 각 비트선의 전위가 H레벨, L레벨로 설정되고, 상기 선택워드선에 접속되어 있는 메모리셀로에 재기록(리프레쉬)이 수행된다.

이 독출데이터의 확정후, 상기 리스토어신호(RESTOR)가 활성화하는 것에 의해 선택워드선이 비활성상태로 되고(하강), 또한 상기 비트선쌍이나 이에 대응하여 접속되어 있는 센스앰프의 입출력노드쌍이 이퀄라이즈된다.

다음에, /CAS 신호가 활성화(L레벨)되면, 열계 회로의 동작을 개시한다. 이 경우, 열디코더(75)는 열어드레스 버퍼회로(73)로부터의 열어드레스 신호를 디코드한 신호에 기초하여 열인에블 제어신호(CENB)에 의해 제어된 열선택 기간에 열선택회로를 제어하여 열을 선택하고, 이 선택 열에 대응하는 센스앰프의 출력(독출데이터)을 데이터선(DQ ; 도시하지 않음)으로 독출하도록 제어한다.

이 후, 상기 리스토어신호(RESTOR)가 비활성상태로 되돌아 가는 것에 의해 선택워드선이 활성레벨로 되돌아 가고, 최종적으로 상기 /RAS 신호 및 /CAS 신호가 비활성레벨로 되돌아 가고, 센스앰프가 완전히 비활성상태로 되돌리도록 제어된다.

제3도는 제1도의 DRAM에 있어서의 독출동작 및 그것에 따른 기록동작의 일례를 나타낸 타이밍 파형도이다. 제3도에 있어서, 독출동작 종료까지는 제2도를 참조하여 전술한 동작과 같고, 이 후에 기록을 수행할 때에는 /WE 신호가 활성화 되고, 이 때의 열어드레스에 기초하여 열선택이 수행된다. 이 때, 선택워드선은 비활성상태로 되어 있고, 센스앰프는 활성상태로 되어 있으며, 기록데이터가 센스앰프에 기록된 것에 의해 비트선쌍으로 기록데이터를 확정한다. 이 후, 리스토어신호(RESTOR)가 비활성상태로 되는 것에 의해 선택워드선을 재차 활성화한다. 그리고, 최종적으로 /RAS 신호가 비활성레벨로 되돌아가는 것에 의해 선택워드선이 완전히 비활성상태로 되돌아가는 것에 따라 메모리셀로의 기록을 종료한다.

또한, 제3도에서는 독출동작 후의 기록동작을 1회 수행하는 열에 대응하여 리스토어신호(RESTOR)가 1회만 활성상태로 되는 경우를 나타냈지만, 이에 한정하지 않고 독출동작 후의 기록동작을 복수회 수행하는 경우에는 그것에 대응하여 리스토어신호(RESTOR)가 복수회 활성상태로 되도록 제어하면 된다.

상기한 제1 실시예의 DRAM에 있어서는 /RAS 신호가 활성레벨로 된 다음 비활성레벨로 되돌아 가기까지의 사이에서 독출 종료 후에 선택워드선을 비활성레벨로 되돌아 가게 하기 때문에 선택워드선이 활성레벨인 채로 유지되는 기간이 짧게 된다. 이로 인해, 선택행의 메모리셀의 게이트에 승압 워드선 구동신호가 인가되는 기간이 짧게 되고, 셀 트랜지스터의 게이트산화막에 걸리는 전계밀도가 작게 되기 때문에 메모리셀의 신속성의 저하를 억제할 수 있게 된다. 또한, 비선택행의 워드선 전송블럭 트랜지스터의 리크전류나 PN접합 리크전류 등에 의해 승압 워드선 구동신호의 레벨을 저하하는 양이 감소하기 때문에 리크보상회로를 생략하고, 그 분만큼 패턴면적이나 소비전류를 삭감할 수 있다.

또한, /RAS 신호가 활성레벨로 된 다음 비활성레벨로 되돌아 가기까지의 사이에서 독출 종료 후에 비트선쌍이나 이에 대응하여 접속되어 있는 센스앰프의 입출력노드쌍을 이퀄라이즈할 수 있게 되고, 독출회로의 리스토어시간을 단축하여 다음의 억세스를 대기할 수 있다.

또한, 기록동작에 즈음하여 /RAS 신호가 비활성레벨로 되돌아 가는 것을 대기하지 않고, 선택비트선이 완전이 비활성레벨로 되돌아 가는 것을 대기하여 비트선쌍이나 이에 대응하여 접속되어 있는 센스앰프의 입출력노드쌍을 이퀄라이즈할 수 있고, 기록사이클 시간을 단축할 수 있게 된다. 또한, 독출동작 후에 기록동작을 수행할 때에는 그 때에 선택워드선을 활성화하면 되고, 비트선쌍의 프리챠지 시간을 단축할 수 있다.

또한, /RAS 신호의 활성기간을 길게할 수 있게 되고, /RAS 신호의 비활성기간(억세스 대기상태)에 있어서의 프리챠지 시간을 단축할 수 있다.

또한, 상기 제1 실시예에서는 독출/기록구동 게이트회로(70)로부터 출력되는 열인에이블 제어신호(CENB)에 의해 열선택 구동회로(74)의 활성화 기간을 제어하여 열선택 기간을 제어한 예를 나타냈지만, 이에 한정하지 않고 상기 열인에이블 제어신호(CENB)에 대하여 열선택 구동회로(74)의 활성화 기간을 제어하기 위한 열액션 제어신호(COLACT)를 외부로부터 열선택 구동회로(74)로 공급하도록 해도 된다.

다음에, 본 발명의 제2실시예에 따른 DRAM을 설명한다. 이 제2 실시예의 DRAM은 상기 제1 실시예의 DRAM과 비교하여 (1) /워드선 제어회로(11)가 /RAS 신호의 활성화 기간내에서 워드선을 임의의 회수만 비활성상태로 제어하기도 하고, 활성상태로 제어하기 위한 리스토어신호(RESTOR)를 출력하는 기능을 갖는 점, (2) 열인에이블 제어신호(CENB)에 대해 열선택 구동회로(74)의 활성화 기간을 제어하기 위한 열액션 제어신호(COLACT)를 외부로부터 선택구동회로(74)로 공급하고 있는 점이 다르고, 그 외는 거의 같다.

제4도는 상기 제2 실시예의 DRAM에 있어서의 독출동작 및 그것에 따른 기록동작의 일례를 나타낸 타이밍 파형도이다. 이 제2 실시예의 DRAM에 있어서의 독출동작 및 그것에 따른 기록동작은 제3도를 참조하여 전술한 바와 같은 제1 실시예의 DRAM에 있어서의 독출동작 및 그것에 따른 기록동작과 비교하여 (1) 열액션 제어신호(COLACT)에 기초하여 열선택 기간이 제어되고 있는 점, (2) 독출동작 후에 기록을 수행할 때에 선택워드선이 활성화하고 있는 상태에서 비트선쌍의 데이터를 확정시키고, 이 후에 리스토어신호(RESTOR)에 기초하여 선택워드선이 비활성상태로 되돌아 가는 것에 의해 메모리셀로의 기록이 종료하는 점이고, 그 외는 같다. 제2 실시예의 DRAM에 있어서도 상기 제1 실시예의 DRAM에 있어서와 마찬가지의 효과가 얻어진다.

제5도는 제1도중 워드선 제어회로(11)의 1구체예를 나타낸 논리회로이다. 제5도에 있어서, 51 ∼ 56은 COMS 인버터회로, 57 ∼ 59는 2입력 NAND회로이다. 50은 CMOS 인버터회로의 변형예 회로이고, 게이트 서로가 접속된 PMOS 트랜지스터(TP)와 NMOS 트랜지스터(TN)의 사이에 저항(R)이 접속된 것이다.

제6도는 제1도중 워드선 지연보상회로(65)의 1구체례를 나타낸 논리회로이다. 제6도에 있어서, 31 ∼ 40은 CMOS 트랜지스터회로, 41은 2입력 NAND회로이다. 42 및 43은 각각 CMOS 인버터회로의 변형예 회로이고, PMOS 트랜지스터(TP)와 NMOS 트랜지스터(TN)의 사이에 2개의 저항(R1,R2)이 직렬로 접속된 것이다. 44 및 45는 각각 MOS 트랜지스터를 이용한 캐패시터이다. 46은 플립플롭회로이고, WUP 신호에 의해 세트되고, WDOWN 신호에 의해 세트되며, SEN 신호를 출력한다.

또한, DRAM의 억세스를 고속화하기 위해 페이지모드나 스테이틱 열모드의 다른 캐쉬메모리를 탑재하는 경우가 있다. 이 캐쉬메모리로서, SRAM 셀을 부설하는 기술이 알려져 있지만 DRAM의 열마다 설치되어 있는 센스앰프를 캐쉬메모리로서 이용하는 센스앰프 캐쉬방식을 이용한 DRAM으로도 본 발명을 적용할 수 있다.

센스앰프 캐쉬방식을 이용한 DRAM의 일례는 본원 출원인의 출원에 따른 일본국 특허출원 제 92-131095호에 의해 제안되어 있다. 이 DRAM은 DRAM의 메모리영역을 복수의 서브어레이로 분할하여 각 서브어레이를 서로 독립하여 동작시키고, 비트선 센스앰프를 캐쉬메모리로서 사용하는 것에 의해 캐쉬메모리의 히트율을 상승시키도록 한 것이다.

여기서, 센스앰프 캐쉬방식을 간단히 설명한다. 현재, DRAM이 MPU(마이크로 프로세서)로부터의 억세스를 대기하고 있는 상태를 고려한다. 이 때, 어느 행어드레스의 메모리셀군으로부터의 독출데이터를 센스앰프군에 래치하여 두는 것으로 한다.

만약, 상기한 바와 같이 센스앰프군에 데이터가 래치되어 있는 행어드레스와 같은 행어드레스가 있는 경우(히트시)는 행계 동작분의 억세스타임을 저감할 수 있다.

이에 대해, 센스앰프군에 데이터가 래치되어 있지 않은 행어드레스에 억세스가 있는 경우(미스시)는 센스앰프군의 데이터를 메모리셀에 기록한 후(또는, 간단히 센스앰프군의 이퀄라이즈동작 후)에 새로운 행어드레스의 메모리셀군으로부터 독출데이터를 센스앰프군에 래치하여 독출한다.

또한, 본원 청구범위의 각 구성요건에 병기한 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

상기한 바와 같이 본 발명의 DRAM에 의하면, 셀 트랜지스터의 게이트산화막에 걸리는 전계밀도를 작게 하여 메모리셀의 신속성의 저하를 억제할 수 있고, 승압 워드선 구동신호의 레벨저하를 억제하여 리크보상회로를 생략할 수 있으며, 독출시의 리스토어시간이나 기록사이클시간을 단축할 수 있다.

Claims (6)

1. 다이나믹형 메모리셀이 행열상에 배열된 메모리셀 어레이(60)와, 상기 메모리셀 어레이(60)의 동일 행의 메모리셀에 접속된 복수의 워드선(WL), 상기 메모리셀 어레이(6)의 동일 열의 메모리셀에 접속된 복수의 비트선(BL), 상기 워드선(WL)을 선택구동하기 위한 행디코더(67), 상기 비트선(BL)을 선택하기 위한 열선택회로(69), 상기 열선택회로(69)를 구동하기 위한 열디코더(75), 상기 비트선(BL)에 상기 메모리셀로부터 독출된 전위를 센스증폭하고, 기록데이터의 전위를 상기 비트선(BL)에 설정하기 위한 센스앰프(69), 외부로부터 입력하는 /RAS신호에 동기하여 상기 워드선의 선택제어 및 상기 센스앰프(69)의 활성화 제어를 수행하는 제어회로(61∼68) 및, 상기 /RAS 신호가 활성레벨로 된 다음 비활성레벨로 되돌아 가기까지의 사이에서 상기 제어회로(61∼68)에 의해 선택된 워드선(WL)에 접속되어 있는 메모리셀로부터 그것에 접속되어 있는 비트선(BL)으로 독출된 전위가 상기 센스앰프(69)에 의해 센스증폭된 후에 상기 워드선(WL)을 비활성레벨로 되돌리도록 제어하는 워드선 제어회로(11)를 구비하여 구성된 것을 특징으로 하는 다이나믹형 메모리.

제1항에 있어서, 상기 워드선 제어회로(11)가 상기 워드선(WL)을 비활성레벨로 되돌아 간 직후에 상기 비트선(BL) 및 상기 센스앰프(69)의 입출력노드를 이퀄라이즈하도록 제어하는 것을 특징으로 하는 다이나믹형 메모리.

제1항에 있어서, 상기 워드선 제어회로(11)가 상기 워드선(WL)을 비활성레벨로 되돌아 가게 한 후의 기록동작시에 기록 인에이블신호에 동기하여 상기 워드선(WL)을 재차 활성레벨로 설정하도록 제어하는 것을 특징으로 하는 다이나믹형 메모리.

제2항에 있어서, 상기 워드선 제어회로(11)가 상기 워드선(WL)을 비활성레벨로 되돌아 간 후의 기록동작시에 기록 인에이블신호에 동기하여 상기 워드선을 재차 활성레벨로 설정하도록 제어하는 것을 특징으로 하는 다이나믹형 메모리.

제3항 또는 제4항에 있어서, 상기 워드선 제어회로(11)가 상기 워드선(WL)을 재차 활성레벨로 설정한 후, 상기 /RAS 신호가 비활성레벨로 되돌아 가는 것에 의해 상기 워드선을 비활성레벨로 되돌리도록 제어하는 것을 특징으로 하는 다이나믹형 메모리.

제3항 또는 제4항에 있어서, 상기 워드선 제어회로(11)가 상기 워드선(WL)을 재차 활성레벨로 설정한 후, 상기 /RAS 신호가 비활성레벨로 되돌아가는 것을 대기하지 않고 상기 워드선(WL)을 비활성레벨로 되돌리도록 제어하는 것을 특징으로 하는 다이나믹형 메모리.