JP2008135116A - 半導体記憶装置 - Google Patents

Abstract

【課題】ローデコーダからセンスアンプまでの距離によらず、常に同じタイミングでメモリセルのセンスを行うことができ、動作を高速化する。
【解決手段】行方向に配列されたメモリセルにはワード線が接続され、ワード線にはローデコーダ１３−０〜１３−Ｎが接続されている。列方向に配列されたメモリセルにはビット線ＬＢＬ０、ＢＬＢＬ０〜ＬＢＬＭ、ＢＬＢＬＭが接続され、これらビット線にはセンスアンプ１２−０〜１２−Ｍが接続されている。ローデコーダとメモリセルアレイ間にはダミーセルが列方向に配列され、ダミーセルにはダミービット線が接続されている。ローカルセンス活性化回路１６によりダミービット線からの出力に応じて、センスアンプを活性化するアレイ制御信号が信号配線ＬＳＡを介してセンスアンプに伝送される。前記構成において、ワード線の信号遅延と信号配線ＬＳＡの信号遅延とが同一になるように設定されている。
【選択図】 図１

Description

この発明は、センスアンプによるセンスタイミングを制御するためのレプリカ回路を備えた半導体記憶装置に関するものである。

従来のレプリカ回路を備えた半導体記憶装置の一例について説明する。

レプリカ回路において、ダミーローデコーダに接続されたダミーワード線は行方向に配列されたダミーセルを通過後、折り返されて、ダミービット線により列方向に配列されたダミーセルに接続され、さらにインバータなどを介してローカルセンス活性化回路に接続される。この折り返しは、実際のワード線の半分の距離で行われる（例えば、特許文献１等参照）。

ダミーワード線が実際のワード線の最も遠い最遠部までの長さを反映させていることから、ダミービット線は最遠部のビット線を再現させていることになる。センスを開始するタイミングはレプリカ回路で決定し、センス開始信号（センス活性化信号）を発生させてセルアレイのセンスアンプにセンス開始を伝えている。このため、最遠部のセンスアンプに信号が伝わるまでには、「ダミーワード線遅延＋ダミービット線遅延＋インバータ遅延＋センアンプまでの配線遅延」が必要になる。

従来は、ワード線がポリシリコンで構成されていたり、必要としていたメモリ容量が小さいこともあり、ダミーワード線遅延やダミービット線遅延に比べ、センスアンプまでの配線遅延は無視できる程小さかった。ところが、プロセスの進捗に伴い要求されるメモリ容量も大きくなると共に、ワード線の構成要素がポリシリコンからメタルに変更になり、ダミーワード線遅延は低減したものの、センスアンプまでの配線遅延がワード線遅延と同程度以上になり、無視できないものになってきた。

また、セルアレイにおいてワード線が活性化された後、ローデコーダ側に最も近い最近部のビット線対と、ローデコーダから最も遠い最遠部のビット線対では、最遠部のセンスアンプまでの配線遅延があるため、ビット線対の電位の開きが異なる。例えば、セルアレイが５１２列並んだ場合、最近部のセンスアンプがビット線対の電位差が１００ｍＶでセンスを開始すると仮定すると、最遠部のセンスアンプにおいてもビット線対の電位差が１００ｍＶでセンスを開始したいのだが、センスアンプまでの配線遅延が存在するために、ビット線対の電位差は１３０ｍＶまで開いてしまう。

この動作時におけるビット線対の電位の開きの一例を示したのが図７である。図７に示す通り、ビット線対の電位差△ＬＢＬ＝１００ｍＶでセンス開始信号は活性化されているが、このセンス開始信号の配線遅延のために、最遠部のビット線対は電位差がかなり開いた状態でセンスを開始している。ビット線対の電位差の開きが大きいことはセンスマージンが増えると言うことでは歓迎すべきことであるが、これが動作速度に限界を生じさせてしまう。より高速で動作させるためには、前述した余分なセンスアンプまでの配線遅延を減らす必要がある。
特開２００２−５６６８２号公報

この発明は、ローデコーダからセンスアンプまでの距離によらず、常に同じタイミングでメモリセルのセンスを行うことができ、動作を高速化できる半導体記憶装置を提供することを目的とする。

この発明の一実施態様の半導体記憶装置は、メモリセルが行列方向に複数配列されたメモリセルアレイと、前記行方向に配列された複数のメモリセルに接続されたワード線と、前記ワード線に接続されたローデコーダと、前記列方向に配列された複数のメモリセルに接続されたビット線と、前記ビット線に接続されたセンスアンプと、前記ローデコーダと前記メモリセルアレイとの間に配置され、ダミーセルが列方向に複数配列されたダミーセルアレイと、前記列方向に配列された複数のダミーセルに接続されたダミービット線と、前記ダミービット線からの出力に応じて、前記センスアンプを活性化するためのアレイ制御信号を出力するセンスアンプ活性化回路と、前記センスアンプ活性化回路と前記センスアンプとの間に配置され、前記アレイ制御信号が伝送される信号配線とを具備し、前記ワード線の信号遅延と前記アレイ制御信号が伝送される前記信号配線の信号遅延とが同一になるように設定されていることを特徴とする。

この発明によれば、ローデコーダからセンスアンプまでの距離によらず、常に同じタイミングでメモリセルのセンスを行うことができ、動作を高速化できる半導体記憶装置を提供することが可能である。

以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

図１は、この発明の実施形態の半導体記憶装置の構成を示すブロック図である。図１に示すように、セル（１，０）〜セル（Ｎ，Ｍ）で構成されたＮ行（Ｍ＋１）列のセルアレイ１１が配置されている。ビット線対ＬＢＬ０／ＢＬＢＬ０には、セル（１，０）〜セル（Ｎ，０）で示すＮ個のセルが接続されると共に、これらビット線対の端部にはローカルセンスアンプ１２−０が接続されている。同様に、次の行に配置されたビット線対にはＮ個のセルが接続されると共に、ビット線対の端部にはローカルセンスアンプが接続され、さらに、最後の列のビット線対ＬＢＬＭ／ＢＬＢＬＭには、セル（１，Ｍ）〜セル（Ｎ，Ｍ）で示すＮ個のセルが接続されると共に、ビット線対ＬＢＬＭ／ＢＬＢＬＭの端部にはローカルセンスアンプ１２−Ｍが接続されている。ローカルセンスアンプ１２−０〜１２−Ｍは、ビット線対に接続されている、選択されたメモリセルをセンスし、メモリセルに記憶されたデータを読み出す。

ローデコーダ１３−０〜１３−Ｎとセルアレイ１１との間には、レプリカ回路１４が配置される。レプリカ回路１４は、ダミーセル（Ｄ，０）〜ダミーセル（Ｄ，Ｌ）、及びダミーセル（１，０）〜ダミーセル（Ｎ，０）で示すダミーアレイと、ダミーセル（Ｄ，０）〜ダミーセル（Ｄ，Ｌ）が接続されたダミーワード線と、ダミーワード線が接続されたダミーローデコーダ１５と、ダミーセル（１，０）〜ダミーセル（Ｎ，０）が接続されたダミーローカルビット線及びダミーグローバルビット線から構成される。ダミービット線に接続されるダミーセル（１，０）〜ダミーセル（Ｎ，０）の個数は、前記ビット線対に接続されたセル数と同じＮ個である。また、レイアウト上、ダミーセル（１，０）〜ダミーセル（Ｎ，０）とセル（１，０）〜セル（Ｎ，０）は平行して配置されており、ワード線ＷＬ０〜ＷＬＮがダミーセル（１，０）〜ダミーセル（Ｎ，０）を通過するが、ダミーセル（１，０）〜ダミーセル（Ｎ，０）には接続されない構成になっている。

ダミーローデコーダ１５の出力は、ダミーセル（Ｄ，０）〜ダミーセル（Ｄ，Ｌ）を通り、ダミーセル（Ｄ，Ｌ）で折り返してダミーセル（Ｄ，０）に戻り、ダミーローカルビット線に入力される。また、ダミーローカルビット線は、インバータＩＶ１を介してトランジスタＷＮ１のゲートに接続されると共に、さらにインバータＩＶ２，ＩＶ３を介してローカルセンス活性化回路１６の入力部に接続される。このローカルセンス活性化回路１６の出力部は、信号配線ＬＳＡによりローカルセンスアンプ１２−０〜１２−Ｍに接続される。さらに、ローカルセンスアンプ１２−０〜１２−Ｍには、トランジスタＷＮ２がそれぞれ接続されている。

ワード線ＷＬ０〜ＷＬＮの各々は、（Ｍ＋１）個のセルに接続されており、抵抗Ｒ１と容量Ｃ１を有する。例えば、ワード線ＷＬ０は、セル（１，０）〜セル（１，Ｍ）から構成された（Ｍ＋１）個のセルに接続されており、ワード線ＷＬ０の配線層の厚さと配線幅から決まる抵抗Ｒ１と、接続されたセル（１，０）〜セル（１，Ｍ）による容量Ｃ１とを有している。ワード線ＷＬＮは、セル（Ｎ，０）〜セル（Ｎ，Ｍ）から構成された（Ｍ＋１）個のセルに接続されており、ワード線ＷＬＮの配線層の厚さと配線幅から決まる抵抗Ｒ１と、接続されたセル（Ｎ，０）〜セル（Ｎ，Ｍ）による容量Ｃ１とを有している。

ローカルセンス活性化回路１６に接続された信号配線ＬＳＡは、ローカルセンスアンプ１２−０〜１２−Ｍに接続されており、信号配線ＬＳＡの配線層の厚さと配線幅から決まる抵抗Ｒ２と、接続されたローカルセンスアンプ１２−０〜１２−Ｍによる容量Ｃ２とを有している。

レプリカ回路１４は、ローデコーダ１３−０〜１３−Ｎに対して最も近い最近部のローカルビット線（図１のＬＢＬ０）の状態を再現させている。例えば、ビット線ＬＢＬ０とビット線ＢＬＢＬ０の電位差（△ＬＢＬ０）が１００ｍＶの時点で、最近部のセル（例えば、セル（１，０）〜セル（Ｎ，０））に接続されたローカルセンスアンプ１２−０のセンスが開始するように、ローカルセンスアンプ１２−０のセンス開始タイミングを設定する。このセンス開始タイミングは、ダミーセル（Ｄ，０）〜ダミーセル（Ｄ，Ｌ）の個数で調整を行う。ローデコーダ１３−０〜１３−Ｎに対して最も遠い最遠部のセル（例えば、セル（１，Ｍ）〜セル（Ｎ，Ｍ））でも、最近部のセルと同様に、ローカルビット線間の電位差が１００ｍＶの時点でセンスを開始するように、ローカルセンスアンプ１２−Ｍのセンス開始タイミングを設定する。この設定のために、最近部と最遠部間のワード線ＷＬにおける信号伝達速度と、最近部と最遠部間の信号配線ＬＳＡにおけるセンス開始信号の伝達速度とが同じになるように設定を行う。すなわち、ワード線ＷＬ０〜ＷＬＮの各々における抵抗Ｒ１と容量Ｃ１の積が、信号配線ＬＳＡにおける抵抗Ｒ２と容量Ｃ２の積と同じ（Ｒ１×Ｃ１＝Ｒ２×Ｃ２）になるように設定する。

これによって、前述した従来において「ダミーワード線遅延＋ダミービット線遅延＋インバータ遅延＋ローカルセンアンプまでの配線遅延」であった最遠部のローカルセンスアンプ１２−Ｍに信号が伝わるまでの遅延を、「ダミービット線遅延＋インバータ遅延＋ローカルセンスアンプまでの配線遅延」まで短縮することができ、ワード線の遅延分だけ動作速度の高速化が可能になる。

また、前述においては、センス開始信号（センス活性化信号）の配線の抵抗と容量を、ワード線の抵抗と容量に揃える例を説明したが、センス開始信号の他、ビット線プリチャージ信号、ローカルビット線書き込み信号、及びローカルビット線選択信号などを含むアレイ制御信号の各配線の抵抗と容量を、ワード線の抵抗と容量に揃えるようにしてもよい。詳述すると、図１に示すように、制御回路１７は、選択信号（例えば、ローアドレス信号）、及びメイン書き込み信号ＭＷＲＩＴＥを受信し、ビット線プリチャージ信号ＰＲＣＨ、ローカルビット線書き込み信号ＷＲＩＴＥ、及びローカルビット線選択信号ＬＣＯＬをローカルセンスアンプ１２−０〜１２−Ｍに出力する。ビット線プリチャージ信号ＰＲＣＨ、ローカルビット線書き込み信号ＷＲＩＴＥ、及びローカルビット線選択信号ＬＣＯＬの各配線は、例えば抵抗Ｒ２と容量Ｃ２と有している。これら各配線における抵抗Ｒ２と容量Ｃ２の積は、ワード線ＷＬ０〜ＷＬＮの各々における抵抗Ｒ１と容量Ｃ１の積と同じ（Ｒ１×Ｃ１＝Ｒ２×Ｃ２）になるように設定される。前記センス開始信号、ビット線プリチャージ信号、ローカルビット線書き込み信号、及びローカルビット線選択信号を含むアレイ制御信号は、ダミービット線からの出力に応じてローカルセンスアンプへ出力される。

図２は、従来のレプリカ回路を有する半導体記憶装置によるセンスタイミングの設定方法を示す概略図であり、図３はこの発明の実施形態のレプリカ回路を有する半導体記憶装置によるセンスタイミングの設定方法を示す概略図である。

セルアレイ１１には、ローデコーダ１３とセンスアンプブロック１２が配置されている。従来では、例えば図２に示すように、レプリカ回路におけるワード線の遅延ｄｘとビット線の遅延ｄｙを合わせた遅延（ｄｘ＋ｄｙ）を用いて、最遠部のセルにおけるセンス開始タイミングが合うように、センスアンプの活性化タイミングを生成していた。しかし、セルアレイ１１の記憶容量が大きくなってくると、例えばメガビット以上の記憶容量を持つようになると、センスアンプを活性化するためのセンス開始信号が伝播する信号配線ＬＳＡにおける遅延ｄｓが、センスタイミングに余分なマージンとなってしまう。

そこで、センス開始信号の遅延ｄｓとワード線の遅延ｄｘとが同じになるように設定し、図３に示すように、センスアンプブロック１２によるセンス開始タイミングを遅延（ビット線遅延ｄｙ＋信号配線ＬＳＡの遅延ｄｓ）で決めるようにする。これにより、各センスアンプにおいて、ワード線遅延に同期した最適なタイミングでのセンスが可能となる。

次に、センス開始信号の遅延ｄｓとワード線の遅延ｄｘとが同じになるように、ローデコーダに接続されたワード線の容量と抵抗の積（ＣＲ）と、ローカルセンス活性化回路１６に接続された信号配線ＬＳＡの容量と抵抗の積（ＣＲ）とを同じにする例を説明する。

図４はローデコーダ１３に接続されたワード線ＷＬが持つ抵抗及び容量を示し、図５はローカルセンス活性化回路１６に接続された信号配線ＬＳＡが持つ抵抗及び容量を示す。ワード線ＷＬは、図４に示すように、抵抗Ｒ（ＷＬ）を持ち、セル１１−０〜１１−Ｍによる容量ΣＣ（cell）を有する。一方、信号配線ＬＳＡは、図５に示すように、抵抗Ｒ（ＬＳＡ）を持ち、ローカルセンスアンプ１２−０〜１２−Ｍによる容量ΣＣ（ＬＳＡ）を有する。したがって、［抵抗Ｒ（ＷＬ）×容量ΣＣ（cell）］＝［抵抗Ｒ（ＬＳＡ）×容量ΣＣ（ＬＳＡ）］が成り立つように、これら抵抗及び容量の値を設定する。

例えば、抵抗Ｒ（ＷＬ）＝抵抗Ｒ（ＬＳＡ）となるように、ワード線ＷＬと信号配線ＬＳＡの配線層の厚さ及び配線幅を同じにする。さらに、ワード線ＷＬの容量ΣＣ（cell）が信号配線ＬＳＡの容量ΣＣ（ＬＳＡ）と同じになるように、ローカルセンスアンプ内のバッファ回路の寸法の大小、例えばインバータの寸法の大小を調整する。

また、ワード線ＷＬの抵抗Ｒ（ＷＬ）と信号配線ＬＳＡの抵抗Ｒ（ＬＳＡ）を同じに設定せず、ワード線ＷＬの容量ΣＣ（cell）と信号配線ＬＳＡの容量ΣＣ（ＬＳＡ）のみを調整することにより、ワード線ＷＬの［抵抗Ｒ（ＷＬ）×容量ΣＣ（cell）］と、信号配線ＬＳＡの［抵抗Ｒ（ＬＳＡ）×容量ΣＣ（ＬＳＡ）］とが同じになるようにしてもよい。以上により、各センスアンプにおいて、ワード線遅延に同期した最適なタイミングでのセンスが可能となる。

信号配線ＬＳＡ（センス開始信号）の遅延ｄｓとワード線の遅延ｄｘとを同じにするための手法を簡単にまとめると次のようになる。

（１）センス開始信号が伝播する信号配線ＬＳＡに接続された総容量と、ワード線ＷＬに接続された総容量が等しい場合は、信号配線ＬＳＡとワード線ＷＬの抵抗が同じになるように、信号配線ＬＳＡとワード線ＷＬの配線層の厚さ及び配線幅を同じにする。

（２）信号配線ＬＳＡに接続された総容量が、ワード線ＷＬに接続された総容量より大きい場合は、信号配線ＬＳＡの配線幅をワード線ＷＬの配線幅以上にすると共に、信号配線ＬＳＡのゲート容量を揃えるために、各センスアンプのゲートと信号配線ＬＳＡとの間に、バッファ回路を挿入する。

（３）信号配線ＬＳＡに接続された総容量が、ワード線ＷＬに接続された総容量より小さい場合は、信号配線ＬＳＡの配線幅をワード線ＷＬの配線幅以下にすると共に、信号配線ＬＳＡにダミー容量を付加する。

図６はこの発明の実施形態の半導体記憶装置における最遠部のビット線の電圧波形であり、図７は従来の最遠部のビット線の電圧波形である。図６に示すように、ビット線対の電圧の開きが１００ｍＶの時に、センスアンプはセンスを開始している。図７と比較すると、１ｎｓの高速化を実現できていることがわかり、この分だけ高速化を実現できる。また、本発明の実施形態は、ビット線階層化構造を持つ装置に適用した場合でも同様の効果をもたらすことができる。

本発明の実施形態では、ローデコーダ側のビット線の開きを模したレプリカ回路でセンス開始タイミングを決定し、ローデコーダの近傍から最遠部に至るセンス開始タイミングの配線遅延を、メモリアレイのワード線遅延と同じにすることにより、ローデコーダからメモリセルまでの距離によらず、常に同じタイミングでセンスを行うことが可能となる。また、余分な遅延を削減することで、サイクルタイムの短縮が可能となり高速化を実現することができる。

また、センスアンプの活性化信号を、ローデコーダ側のビット線を模したレプリカ回路でタイミング設定を行うと共に、ローデコーダ側の近傍と最遠部におけるビット線の開きが常に同一条件でセンスできるように、ワード線信号伝達速度とセンス開始信号の伝達速度が同じになるように、センス開始信号の遅延設定を行う。

以上説明したようにこの発明の実施形態によれば、ローデコーダからセンスアンプ（またはメモリセル）までの距離によらず、常に同じタイミングでセンスアンプによりメモリセルのセンスを行うことができ、動作を高速化できる半導体記憶装置を提供することが可能である。

なお、前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。

この発明の実施形態の半導体記憶装置の構成を示すブロック図である。 従来のレプリカ回路を有する半導体記憶装置によるセンスタイミングの設定方法を示す概略図である。 この発明の実施形態のレプリカ回路を有する半導体記憶装置によるセンスタイミングの設定方法を示す概略図である。 この発明の実施形態の半導体記憶装置におけるローデコーダに接続されたワード線が持つ抵抗及び容量を示す概略図である。 この発明の実施形態の半導体記憶装置におけるローカルセンス活性化回路に接続された信号配線が持つ抵抗及び容量を示す概略図である。 この発明の実施形態の半導体記憶装置における最遠部のビット線の電圧波形図である。 従来の半導体記憶装置における最遠部のビット線の電圧波形である。

符号の説明

１１…セルアレイ、１２−０〜１２−Ｍ…ローカルセンスアンプ、１３−０〜１３−Ｎ…ローデコーダ、１４…レプリカ回路、１５…ダミーローデコーダ、１６…ローカルセンス活性化回路、Ｃ１，Ｃ２…容量、ＩＶ１，ＩＶ２，ＩＶ３…インバータ、ＬＢＬ０／ＢＬＢＬ０，ＬＢＬＭ／ＢＬＢＬＭ…ビット線対、ＬＳＡ…信号配線、Ｒ１，Ｒ２…抵抗、ＷＮ１，ＷＬ０〜ＷＬＮ…ワード線、ＷＮ１，ＷＮ２…トランジスタ。

Claims (5)

1. メモリセルが行列方向に複数配列されたメモリセルアレイと、
   前記行方向に配列された複数のメモリセルに接続されたワード線と、
   前記ワード線に接続されたローデコーダと、
   前記列方向に配列された複数のメモリセルに接続されたビット線と、
   前記ビット線に接続されたセンスアンプと、
   前記ローデコーダと前記メモリセルアレイとの間に配置され、ダミーセルが列方向に複数配列されたダミーセルアレイと、
   前記列方向に配列された複数のダミーセルに接続されたダミービット線と、
   前記ダミービット線からの出力に応じて、前記センスアンプを活性化するためのアレイ制御信号を出力するセンスアンプ活性化回路と、
   前記センスアンプ活性化回路と前記センスアンプとの間に配置され、前記アレイ制御信号が伝送される信号配線と、
   を具備し、前記ワード線の信号遅延と前記アレイ制御信号が伝送される前記信号配線の信号遅延とが同一になるように設定されていることを特徴とする半導体記憶装置。
2. 前記ワード線の抵抗と容量との積が、前記信号配線の抵抗と容量との積と同一であることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記センスアンプは前記信号配線に接続されたバッファ回路を有し、
   前記ワード線の抵抗と容量との積が前記信号配線の抵抗と容量との積と同一になるように、前記バッファ回路の寸法が設定されていることを特徴とする請求項１に記載の半導体記憶装置。
4. 前記ワード線と前記信号配線は、配線層の厚さ及び配線幅が同一であることを特徴とする請求項２に記載の半導体記憶装置。
5. 前記ワード線の容量と前記信号配線の容量とが同一であることを特徴とする請求項４に記載の半導体記憶装置。

Images