KR100545705B1 - 능동적 지연회로를 갖는 반도체 소자 및 그를 위한 방법 - Google Patents

능동적 지연회로를 갖는 반도체 소자 및 그를 위한 방법 Download PDF

Info

Publication number
KR100545705B1
KR100545705B1 KR1020030086251A KR20030086251A KR100545705B1 KR 100545705 B1 KR100545705 B1 KR 100545705B1 KR 1020030086251 A KR1020030086251 A KR 1020030086251A KR 20030086251 A KR20030086251 A KR 20030086251A KR 100545705 B1 KR100545705 B1 KR 100545705B1
Authority
KR
South Korea
Prior art keywords
delay
signal
detection
pulse
pulse signal
Prior art date
Application number
KR1020030086251A
Other languages
English (en)
Other versions
KR20050052716A (ko
Inventor
최준기
강창석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030086251A priority Critical patent/KR100545705B1/ko
Priority to US10/879,339 priority patent/US7002857B2/en
Publication of KR20050052716A publication Critical patent/KR20050052716A/ko
Application granted granted Critical
Publication of KR100545705B1 publication Critical patent/KR100545705B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/227—Timing of memory operations based on dummy memory elements or replica circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 PVT 변동에 따른 지연 변화를 조절할 수 있는 능동적 지연회로를 갖는 반도체 소자 및 이를 위한 방법을 제공하기 위한 것으로, 이를 위한 본 발명은 워드라인 구동신호를 소정시간 지연시켜 비트라인 감지증폭기 구동신호로 출력하는 지연회로를 갖는 반도체 소자에 있어서, 상기 지연회로는 직렬 연결된 복수개의 지연소자로 분할 구성되고, 내부클럭을 사용하여 상기 워드라인 구동신호가 활성화된 시점부터 서로 다른 지연값을 갖는 복수의 지연펄스신호를 생성하는 지연펄스신호 생성수단; 상기 비트라인 감지증폭기 구동신호의 활성화 시점을 검출하여 검출펄스신호를 생성하는 검출수단; 및 상기 검출펄스신호와 상기 복수의 지연펄스신호를 비교하여 상기 복수의 지연소자를 제어하기 위한 지연량 조절수단을 포함하는 반도체 소자를 제공한다.
tRCD, 지연, 동작 주파수, Bin Portion, 자동

Description

능동적 지연회로를 갖는 반도체 소자 및 그를 위한 방법{SEMICONDUCTOR DEVICE HAVING AN AUTOMATIC CONTROLLED DELAY CIRCUIT AND METHOD THEREFOR}
도 1은 종래기술에 따른 감지증폭기 구동신호 생성장치의 블록도.
도 2는 도 1의 회로의 동작 파형도.
도 3은 본 발명에 따른 능동적 지연회로를 갖는 반도체 소자.
도 4는 도 3의 검출부의 내부 회로도.
도 5는 도 3의 지연펄스신호 생성부의 내부 회로도.
도 6은 도 5의 기준펄스신호 생성부의 내부 회로도.
도 7은 도 3의 지연량 조절부의 내부 회로도.
도 8은 도 3의 지연소자의 내부 회로도.
도 9는 도 8의 단위 지연소자의 내부 회로도.
도 10은 도 3의 회로의 동작 파형도.
도 11은 도 3의 회로의 시뮬레이션 결과도.
* 도면의 주요부분에 대한 설명
200 : 검출부
300 : 지연펄스신호 생성부
400 : 지연량 조절부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 능동적 지연회로를 갖는 반도체 소자에 관한 것이다.
일반적으로 DRAM에서, 액티브 커맨드를 인가하고 이어 읽기커맨드 또는 쓰기커맨드를 인가하기 까지 걸리는 시간을 tRCD(RAS to CAS Delay)라고 한다. 이는 반도체 소자의 물리적 특성에 의한 고정적 값이기 때문에 이 자체를 조정할 수 없으므로, 한 웨이퍼 상에서 동작 주파수에 따른 칩의 비율을 나타내는 빈포션(Bin Portion) 및 동작 주파수를 결정하는데 중요한 인자가 된다.
한편, tRCD를 내부적으로 살펴보면, 액티브 커맨드에 의해 메모리셀의 데이터가 감지 가능한 레벨(full VDD 레벨의 60%)로 비트라인 쌍에 증폭되기 까지 걸리는 시간이다. 이중 액티브 커맨드가 인가되고 이후 비트라인 감지증폭기 구동신호가 활성화되기 까지의 시간이 가장 긴데, 이는 비트라인 쌍에 인가된 메모리 셀 데이터의 논리레벨이 비트라인 감지증폭기에 의해 감지 가능한 레벨이 되기 까지 필요한 시간 때문이다. 따라서, 비트라인 감지증폭기 구동신호를 얼마나 빨리 활성화 시킬수 있는가 여부에 따라 tRCD가 결정되며, 이에 의해 칩의 동작 주파수는 물론 빈 포션도 영향을 받는다.
액티브 커맨드에 의해 활성화된 워드라인 구동신호를 입력으로 하여 소정시간 이후에 비트라인 감지증폭기 구동신호를 활성화시키는 지연회로에 관해 살펴보도록 한다.
도 1은 종래기술에 따른 감지증폭기 구동신호 생성장치의 블록도이다.
도 1을 참조하면, 감지증폭기 구동신호 생성장치는 워드라인 구동신호(wl_act)를 소정시간을 지연시켜 비트라인 감지증폭기 구동신호(sa_act)를 출력하기 위한 지연소자(10)로 구현된다.
도 2는 도 1의 회로의 동작 파형도 및 신호의 입력에 따른 비트라인과 워드라인의 전압 변화를 나타낸 도면이다.
먼저, 액티브 커맨드(ACT)에 의해서 워드라인 구동신호(wl_act)가 활성화되면, 이에 응답하여 워드라인(WL)이 활성화된다. 워드라인(WL)의 활성화에 의해 메모리셀의 데이터가 비트라인 쌍(BL, /BL)에 미세전압으로 유입되고, 소정지연(α-Delay) 이후 비트라인 감지증폭기 구동신호(sa_act)가 활성화되어 비트라인 쌍(BL, /BL)에 실린 전압이 감지 및 증폭된다. 이후 프리차지 커맨드(PCG)가 입력되면, 워드라인 구동신호(wl_act)가 비활성화되어 워드라인(WL)이 비활성화되고 비트라인 쌍(BL, /BL)이 프리차지 된다.
한편, 이러한 종래기술을 이용하는 경우 PVT 변동(Process, Voltage, Temperature Variation)에 따라 비트라인 감지증폭기 구동신호(sa_act)의 활성화 시점이 늦어지는데, 이는 커패시터, 저항 및 인터버 등으로 구현된 지연소자(도 1 의 10)가 갖는 소정지연(α-Delay)이 PVT에 따라 변하기 때문이다.
상기 비트라인 감지증폭기 구동신호와 같이, 소정시간 이후 활성화되는 신호의 시점이 전체 동작에 있어 중요한 부분을 차지하는 경우에는 상기 신호의 활성화 시점에 의해 반도체 소자의 동작 주파수 및 빈 포션이 영향을 받게된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, PVT 변동에 따른 지연 변화를 감지하여 조절할 수 있는 능동적 지연회로를 갖는 반도체 소자 및 이를 위한 방법을 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따르면, 워드라인 구동신호를 소정시간 지연시켜 비트라인 감지증폭기 구동신호로 출력하는 지연회로를 갖는 반도체 소자에 있어서, 상기 지연회로는 직렬 연결된 복수개의 지연소자로 분할 구성되고, 내부클럭을 사용하여 상기 워드라인 구동신호가 활성화된 시점부터 서로 다른 지연값을 갖는 복수의 지연펄스신호를 생성하는 지연펄스신호 생성수단; 상기 비트라인 감지증폭기 구동신호의 활성화 시점을 검출하여 검출펄스신호를 생성하는 검출수단; 및 상기 검출펄스신호와 상기 복수의 지연펄스신호를 비교하여 상기 복수의 지연소자를 제어하기 위한 지연량 조절수단을 포함한다.
전술한 반도체 소자는 파워업신호의 활성화 이후 워드라인 구동신호가 활성 화되면, 지연회로를 통과하여 소정시간의 지연을 갖고 활성화된 비트라인 감지증폭기 구동신호와 내부클럭에 의해 생성된 지연펄스신호를 비교하여 지연회로를 통과하는 지연값이 원하는 지연시간으로 부터 어느 정도 변화하였는지 그 변화값을 감지한다. 이어, 감지된 지연량에 따라 지연회로의 각 단위지연소자를 제어하여 비트라인 감지증폭기 구동신호의 활성화 시점을 조절하여 출력한다.
결국, 지연회로가 PVT 변동에 의해 원하는 설계 지연값을 벗어나는 지연값을 갖는다 하더라도, 본 발명에서는 이 PVT 변동에 의한 지연 변화값을 감지하여 지연회로의 지연값을 조절하기 때문에 원하는 지연값으로 신호를 얻을 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 능동적 지연회로를 갖는 반도체 소자의 회로도이다.
도 3을 참조하면, 반도체 소자는 워드라인 구동신호(wl_act)를 소정시간 지연시키기 위한 지연소자(100)와, 워드라인 구동신호(wl_act)의 활성화 이후 내부클럭에 동기된 기준펄스신호를 생성하고, 기준펄스신호를 지연시킨 복수의 지연펄스신호(dly_p1, dly_p2, dly_p3, dly_p4)를 생성하는 지연펄스신호 생성부(300)와, 비트라인 감지증폭기 구동신호(sa_act)의 활성화 시점을 검출하여 검출펄스신호(sa_actp)를 생성하는 검출부(200)와, 검출펄스신호(sa_actp)와 복수의 지연펄스신호(dly_p1, dly_p2, dly_p3, dly_p4)를 비교하여 지연소자(100)를 제어하기 위한 지연량 조절부(400)를 구비한다.
다음으로 동작을 살펴보면, 먼저 액티브 커맨드(ACT)의 활성화에 응답하여 워드라인 구동신호(wl_act)가 활성화된다. 이어 지연소자(100)는 지연을 갖는 비트라인 감지증폭기 구동신호(sa_act)가 활성화시키며, 검출부(200)는 이를 감지하여 검출펄스신호(sa_actp)를 출력한다. 한편, 지연펄스신호 생성부(300)는 워드라인 구동신호(wl_act)의 활성화 이후 내부클럭(clk)을 기준으로 하여 비트라인 감지증폭기 구동신호(sa_act)의 원하는 활성화 시점을 갖는 기준펄스신호(ref_p) 및 이를 기준으로 연속적 지연을 갖는 지연펄스신호(dly_p1, dly_p2, dly_p3, dly_p4)를 생성한다. 이어 지연량 조절부(400)가 검출펄스신호(sa_actp) 및 지연펄스신호(dly_p1, dly_p2, dly_p3, dly_p4)를 비교하여 지연소자(100)의 지연량을 조절하여 비트라인 감지증폭기 구동신호(sa_act)의 활성화 시점을 조절한다.
본 발명에 따른 반도체 소자는 비트라인 감지증폭기 구동신호(sa_act)의 원하는 활성화 시점을 워드라인 구동신호(wl_act) 활성화 이후의 내부클럭(clk)을 통해 정함으로써, PVT 변동에 영향을 받지 않는 일정한 지연값을 갖는 기준펄스신호(ref_p)를 생성한다. 그리고 기준펄스신호(ref_p)를 기준으로 하여 일정한 지연을 갖는 지연펄스신호(dly_p1, dly_p2, dly_p3, dly_p4)를 통해 비트라인 감지증폭기 구동신호(sa_act)의 지연을 감지하여, 지연회로(100)의 지연량을 조절한다.
도 4는 도 3의 검출부(200)의 내부 회로도이다.
도 4를 참조하면, 검출부(200)는 비트라인 감지증폭기 구동신호(sa_act)를 반전시키기 위한 인버터(I1)와, 인버터(I1)의 출력신호와 비트라인 감지증폭기 구 동신호(sa_act)를 입력으로 하여 검출펄스신호(sa_actp)를 출력하는 낸드게이트(ND1)로 구현된다.
검출부(200)는 비트라인 감지증폭기 구동신호(sa_act)의 라이징 에지를 감지하여 검출펄스신호(sa_actp)를 활성화한다.
도 5는 도 3의 지연펄스신호 생성부(300)의 내부 회로도이다.
도 5를 참조하면, 지연펄스신호 생성부(300)는 비트라인 감지증폭기 구동신호(sa_act)의 원하는 활성화 시점을 워드라인 구동신호(wl_act)의 활성화 이후 내부클럭(clk)을 통해 감지하여 이를 기준펄스신호(ref_p)로 생성하기 위한 기준펄스신호 생성부(310)와, 기준펄스신호(ref_p)를 기준으로 하여 연속적 지연을 갖는 복수의 지연펄스신호(dly_p1, dly_p2, dly_p3, dly_p4)를 출력하기 위한 복수의 지연부(320, 330, 340, 350)를 구비한다.
참고적으로, 각 지연펄스신호(dly_p1, dly_p2, dly_p3, dly_p4)가 갖는 지연량은 기준펄스신호(ref_p)를 기준으로 각 2㎱의 정수배 지연을 갖는다.
도 6은 도 5의 기준펄스신호 생성부(310)의 내부 회로도이다.
도 6을 참조하면, 기준펄스신호 생성부(310)는 워드라인 구동신호(wl_act)를 인에이블신호(en)로 가져 내부클럭(clk)을 분주하기 위한 분주부(312)와, 분주부(312)의 출력신호를 펄스형태의 기준펄스신호(ref_p)로 출력시키기 위한 펄스생성부(314)를 구비한다.
그리고 펄스생성부(314)는 분주부(312)의 출력신호를 반전시키기 위한 인버터(I3)와, 분주부(312)와 인버터(I3)의 출력신호를 입력으로 하여 기준펄스신호(ref_p)를 출력하기 위한 노어게이트(NR1)로 구현된다.
기준펄스생성부(310)는 워드라인 구동신호(wl_act)의 활성화 이후 내부 클럭(clk)을 분주하고 폴링에지를 감지하여 기준펄스신호(ref_p)를 생성한다. 이는 비트라인 감지증폭기 구동신호(sa_act)의 활성화 시점을 내부클럭(clk)으로 정하기 위한 과정으로, 내부클럭(clk)의 주기 및 원하는 지연값에 따라 기준펄스 생성부(310)의 내부회로 구성이 결정된다. 따라서, 분주부(312)는 내부클럭(clk)의 분주 횟수를 달리할 수 있으며, 펄스생성부(314)는 폴링에지 또는 라이징에지에 응답하여 펄스신호를 생성할 수 있다.
도 7은 도 3의 지연량 조절부(400)의 내부 회로도이다.
도 7을 참조하면, 지연량 조절부(400)는 검출펄스신호(sa-actp)와 복수의 지연펄스신호(dly_p1, dly_p2, dly_p3, dly_p4)를 비교하여 복수의 지연량 감지신호(s1, s2, s3, s4)를 생성하기 위한 복수의 지연량 감지부(410, 420, 430, 440)와, 지연량 감지신호(s1, s2, s3, s4)를 조합하여 지연소자(100)를 구성하는 각 단위지연부(120, 130, 140, 150)를 제어하는 복수의 지연량 조절신호(dly_ctr1, dly_ctr2, dly_ctr3, dly_ctr4)를 생성하기 위한 지연량 조절신호 생성부(450)를 구비한다.
그리고 각 지연량 감지부(410, 420, 430, 440)는 파워업신호(pwrup)의 활성화 이후 검출펄스신호(sa-actp) 및 지연량 감지신호(s1, s2, s3, s4)를 비교하여 지연량 감지신호(s1, s2, s3, s4)를 출력하기 위한 신호 생성부(412, 422, 432, 442)와, 신호 생성부(412, 422, 432, 442)의 출력신호를 래치하여 출력하기 위한 래치부(414, 424, 434, 444)를 구비한다.
각 신호 생성부는 동일한 소자로 구현되므로, 그 하나 만을 예로써 살펴보도록한다.
신호생성부(412)는 검출펄스신호(sa_actp)와 지연감지펄스신호 dly_p1를 게이트 입력으로 갖는 낸드게이트(ND2)와, 낸드게이트(ND2)의 출력신호를 반전시키기 위한 인버터(I4)와, 파워업신호(pwrup)를 게이트 입력으로 갖는 피모스트랜지스터(PM1)와, 인버터(I4)의 출력신호를 게이트 입력으로 갖는 엔모스 트랜지스터(NM1)로 구성되고, 전원전압과 접지전원 사이에 직렬로 연결된 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 연결노드에서 지연량 감지신호(s1)를 출력한다.
지연량 감지부(410, 420, 430, 440)는 각 하나의 지연펄스신호(dly_p1, dly_p2, dly_p3, dly_p4)와 검출펄스신호(sa_actp)를 입력으로 하여, 두 입력이 모두 활성화 되었는지를 감지하여 지연량 감지신호(s1, s2, s3, s4)를 활성화한다. 여기서 각 지연펄스신호(dly_p1, dly_p2, dly_p3, dly_p4)가 기준펄스신호(ref_p)를 기준으로 하여 일정한 지연을 갖고 있으므로, 검출펄스신호(sa_actp)가 특정 지연펄스신호와 같이 활성화 되면 지연펄스신호가 갖는 지연이 비트라인 감지증폭기 구동신호(sa_act)가 갖는 지연량이 된다.
참고적으로, 파워업신호(pwrup)의 활성화 이후 처음 워드라인 구동신호(wl_act)가 활성화될 때 모든 지연량 감지신호(s1, s2, s3, s4)는 비활성화된다.
또한, 지연량 조절신호 생성부(450)는 지연량 감지신호 s4를 반전시켜 지연량 조절신호 dly_ctr4로 출력하기 위한 인버터(I7)와, 지연량 감지신호 s4와 지연량 감지신호 s3를 입력으로 하여 지연량 조절신호 dly_ctr3를 출력하기 위한 노어게이트(NR2)와, 지연량 감지신호 s4, 지연량 감지신호 s3 및 지연량 감지신호 s2를 입력으로 하여 지연량 조절신호 dly_ctr2를 출력하기 위한 노어게이트(NR3)와, 지연량 감지신호 s4, 지연량 감지신호 s3, 상기 지연량 감지신호 s2 및 지연량 감지신호 s1를 입력으로 하여 지연량 조절신호 dly_ctr1를 출력하기 위한 노어게이트(NR4)로 구현된다.
참고적으로, 각 지연량 조절신호(dly_ctr1, dly_ctr2, dly_ctr3, dly_ctr4)는 2ns의 지연을 갖는 하나의 단위지연소자(120, 130, 140, 150)을 각각 제어하므로, 지연량 조절신호 생성부(450)는 지연량 감지신호(s1, s2, s3, s4)가 갖는 지연에 따라 활성화 되는 지연량 조절신호(dly_ctr1, dly_ctr2, dly_ctr3, dly_ctr4)의 수를 달리한다.
도 8은 도 3의 지연소자(100)의 내부 회로도이다.
도 8을 참조하면, 지연소자(100)는 워드라인 구동신호(wl_act)의 활성화 이후 기본 지연을 주어 신호를 출력시키기 위한 베이스 지연소자(110)와, 베이스 지연소자(110)의 출력신호를 지연시켜 비트라인 감지증폭기 구동신호(sa_act)로 출력함에 있어, 복수의 지연량 조절신호(dly_ctr1, dly_ctr2, dly_ctr3, dly_ctr4)에 제어받아 지연을 조절하여 출력하기 위한 복수의 단위지연소자(120, 130, 140, 150)를 구비한다. 설계 시에는 베이스 지연소자(110)와 복수의 단위 지연소자(120, 130, 140, 150)을 거친 모든 지연값이 α-delay값이다. 그리고 단위지연소자(120, 130, 140, 150) 각각은 2ns의 지연값을 갖도록 설계된다. 이는 각 지연펄스신호(dly_p1, dly_p2, dly_p3, dly_p4)가 2ns마다 생성되도록 설계하였기 때문이다.
참고적으로, 단위지연소자(120, 130, 140, 150)는 베이스 지연소자에 비해 상대적으로 PVT 변동에 적은 영향을 받는 소자로 설계된다.
도 9는 도 8의 단위 지연소자(120)의 내부 회로도로서, 이외의 단위지연소자(130, 140, 150)도 동일한 회로적 구현을 갖는다.
도 9를 참조하면, 단위 지연소자(120)는 입력신호(in)에 상기 부가적 지연을 주어 출력시키기 위한 지연부(122)와, 지연부(122)의 출력신호와 지연량 조절신호(en)를 입력으로 갖는 낸드게이트(ND3)와, 입력신호(in)와 낸드게이트(ND3)의 출력신호를 입력으로 갖는 낸드게이트(ND4)로 구현된다.
단위지연소자(120, 130, 140, 150)는 각 지연량 조절신호(dly_ctr1, dly_ctr2, dly_ctr3, dly_ctr4)의 활성화에 응답하여 입력신호를 지연부(122)를 통과함으로써 부가적 지연을 갖도록 하여 출력하거나, 또는 지연량 조절신호(dly_ctr1, dly_ctr2, dly_ctr3, dly_ctr4)의 비활성화에 응답하여 입력신호가 낸드게이트(ND4) 하나의 지연만을 갖도록하여 출력한다.
도 10은 도 3의 회로의 동작 파형도이다.
도 10을 참조하면, 먼저 액티브 커맨드(ACT)가 입력되어 워드라인 구동신호(wl_act)가 활성화 된다. 이에 응답하여 지연소자(100)로 부터 비트라인 감지증폭기 구동신호(sa_act)가 소정시간 α-Delay 이후 활성화되어 출력된다. 이때 α-Delay는 PVT 변동에 의해 최초 설계된 지연시간(7~8ns)이 아닌 그 이상의 값을 갖게된 것이다. 한편, 워드라인 구동신호(wl_act)의 활성화 이후로부터 원하는 시점에 기준펄스신호(ref_p)가 생성되고, 기준펄스신호(ref_p)를 기준으로 하여 각각 2ns의 정수배 지연을 갖는 지연펄스신호(dly_p1, dly_p2, dly_p3, dly_p4)가 생성된다. 지연펄스신호(dly_p1, dly_p2, dly_p3, dly_p4) 및 비트라인 감지증폭기 구동신호(sa_act)는 비교된 지연감지신호(s1, s2, s3, s4)로 활성화되며, 이들 신호에 의해 지연소자(100)의 단위지연소자(120, 130, 140, 150)가 제어되어 비트라인 감지증폭기 구동신호(sa_act)는 이후부터 조절된 지연값 β-Delay을 갖고 출력된다.
즉, 두번째 액티브 커맨드(ACT)가 인가되어 워드라인 구동신호(wl_act)가 활성화되고, 이에 따른 비트라인 감지증폭기 구동신호(sa_act)가 소정시간 β-Delay 이후 활성화되는 것을 확인할 수 있다.
소정시간 α-Delay는 파워업 후 초기 동작에서 지연소자(100) 내의 모든 지연값을 거친 시간이며, 소정시간 β-Delay는 지연량 조절신호(dly_ctr1, dly_ctr2, dly_ctr3, dly_ctr4)의 제어에 따라 앞당겨진 시간이다. 즉, 초기동작 이후의 비트라인 감지증폭기 구동신호(sa_act)는 워드라인 구동신호(wl_act)가 활성화된 후 제어된 β-Delay를 갖고 활성화 된다.
도 11은 도 3의 회로의 시뮬레이션 결과도이다.
이를 도 10과 비교하여 보면, 파워업신호(pwrup)의 활성화 이후 처음 활성화 된 워드라인 구동신호(wl_act)에 의해 활성화된 비트라인 감지증폭기 구동신호(sa_act)는 17ns의 지연(α-Delay)을 갖고 활성화 되었으나, 이후 그 지연량이 조절되어 활성화된 비트라인 감지증폭기 구동신호(sa_act)는 8ns의 지연(β-Delay)을 갖고 활성화 되는 것을 확인할 수 있다.
참고적으로, 지연펄스신호(dly_p1, dly_p2, dly_p3, dly_p4)의 펄스폭은 2ns이다.
전술한 본 발명에 따른 반도체 소자는 워드라인 구동신호의 활성화 이후의 시점 부터 내부클럭을 통해 비트라인 감지증폭기 구동신호의 원하는 활성화 시점을 지정하고, 이를 기준으로 연속적 지연을 갖는 지연펄스신호를 생성하여 지연회로의 지연량을 조절한다. 결국, 비트라인 감지증폭기 구동신호의 지연정도를 감지 및 조절하는 과정을 거쳐, PVT 변동에 따른 지연 변화를 감지하여 지연변화를 보상하도록 한다.
즉, PVT의 변동에 의한 부가적 지연이 없이 원하는 시점에 비트라인 감지증폭기 구동신호가 활성화되도록 함으로써, 반도체 소자의 동작 주파수 및 빈 포션을 향상 시킬 수 있다.
전술한 실시 예에서 지연회로는 워드라인 구동신호의 활성화 이후 소정지연을 갖는 비트라인 감지증폭기 구동신호를 출력하는 회로를 예로써 설명하였으나, 본 발명은 입력신호를 일정시간 지연시켜 출력하는 모든 지연회로에 적용될 수 있다.
이와같이, 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
또한, 지연펄스신호가 갖는 지연량이 2ns, 그에 대한 정수배 지연을 갖는 것으로 가정하였는데, 본 발명은 지연펄스신호가 갖는 지연량에 의해 제한받지 않고 적용된다.
전술한 본 발명에서는 지연회로가 PVT 변동에 의해 원하는 설계 지연값을 벗어나는 지연값을 갖는다 하더라도, 이 PVT 변동에 의한 지연 변화값을 감지하여 지연회로의 지연값을 조절하기 때문에 원하는 지연값을 갖는 신호를 얻을 수 있다.

Claims (18)

  1. 워드라인 구동신호를 소정시간 지연시켜 비트라인 감지증폭기 구동신호로 출력하는 지연회로를 갖는 반도체 소자에 있어서,
    상기 지연회로는 직렬 연결된 복수개의 지연소자로 분할 구성되고;
    내부클럭을 사용하여 상기 워드라인 구동신호가 활성화된 시점부터 서로 다른 지연값을 갖는 복수의 지연펄스신호를 생성하는 지연펄스신호 생성수단;
    상기 비트라인 감지증폭기 구동신호의 활성화 시점을 검출하여 검출펄스신호를 생성하는 검출수단; 및
    상기 검출펄스신호와 상기 복수의 지연펄스신호를 비교하여 상기 복수의 지연소자를 제어하기 위한 지연량 조절수단
    을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 지연펄스신호 생성수단은,
    상기 워드라인 구동신호와 상기 내부클럭에 응답하여, 상기 워드라인 구동신호의 활성화시점 부터 상기 지연회로가 갖는 원하는 지연시간 이후에 상기 내부클럭에 동기된 기준펄스신호를 생성하는 기준펄스신호 생성부와, 상기 기준펄스신호를 기준으로 하여 연속적으로 일정량 증가하는 지연을 갖는 복수의 상기 지연펄스신호를 출력하기 위한 복수의 지연부를 구비하는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 기준펄스신호 생성부는,
    상기 워드라인 구동신호를 인에이블신호로 가져 상기 내부클럭을 분주하기 위한 분주부와, 상기 분주부의 출력신호에 대해 라이징 또는 폴링에지를 감지하여 펄스형태의 상기 기준펄스신호로 출력시키기 위한 펄스생성부를 구비하는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 펄스생성부는 상기 분주부의 출력신호를 반전시키기 위한 인버터와, 상기 분주부와 상기 인버터의 출력신호를 입력으로 하여 상기 기준펄스신호를 출력하기 위한 노어게이트로 구현되는 것을 특징으로 하는 반도체 소자.
  5. 제1항 또는 제2항에 있어서,
    상기 지연량 조절수단은,
    상기 검출펄스신호와 상기 복수의 지연펄스신호를 비교하여 복수의 지연량 감지신호를 생성하기 위한 복수의 지연량 감지부와, 상기 지연량 감지신호를 조합하여 상기 복수의 지연소자가 갖는 지연량을 조절하기 위한 복수의 지연량 조절신호를 생성하기 위한 지연량 조절신호 생성부를 구비하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 지연량 감지부는 파워업신호의 활성화 이후 상기 검출펄스신호 및 상기 복수의 지연펄스신호를 비교하여 상기 지연량 감지신호를 출력하기 위한 신호 생성부와, 상기 신호 생성부의 출력신호를 래치하기 위한 래치부를 구비하는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 신호생성부는,
    상기 검출펄스신호와 제1지연감지펄스신호를 게이트 입력으로 갖는 낸드게이트와, 상기 낸드게이트의 출력신호를 반전시키기 위한 인버터와, 상기 파워업신호를 게이트 입력으로 갖는 피모스트랜지스터와, 상기 인버터의 출력신호를 게이트 입력으로 갖는 엔모스 트랜지스터를 구비하고,
    상기 피모스 트랜지스터와 상기 엔모스 트랜지스터가 전원전압과 접지전원 사이에 직렬로 연결되어 이들의 연결노드에서 상기 지연량 감지신호를 출력하는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 지연량 조절신호 생성부는 제1지연량 감지신호를 반전시켜 제1지연량 조절신호로 출력하기 위한 인버터와, 상기 제1지연량 감지신호와 제2지연량 감지신호를 입력으로 하여 제2지연량 조절신호를 출력하기 위한 제1노어게이트와, 상기 제1지연량 감지신호, 제2지연량 감지신호 및 제3지연량 감지신호를 입력으로 하여 제3지연량 조절신호를 출력하기 위한 제2노어게이트와, 상기 제1지연량 감지신호, 제2지연량 감지신호, 상기 제3지연량 감지신호 및 제4지연량 감지신호를 입력으로 하여 제4지연량 조절신호를 출력하기 위한 제3노어게이트를 구비하는 것을 특징으로 하는 반도체 소자.
  9. 제5항에 있어서,
    상기 검출수단은,
    상기 비트라인 감지증폭기 구동신호를 반전시키기 위한 인버터와, 상기 인버터의 출력신호와 상기 비트라인 감지증폭기 구동신호를 입력으로하여 상기 검출펄 스신호를 출력하는 낸드게이트로 구현되는 것을 특징으로 하는 반도체 소자.
  10. 제1항 또는 제2항에 있어서,
    상기 복수의 지연소자는,
    상기 워드라인 구동신호의 활성화 이후 기본 지연을 주어 신호를 출력시키기 위한 베이스 지연소자;
    상기 베이스 지연소자의 출력신호를 지연시켜 상기 비트라인 감지증폭기 구동신호로 출력함에 있어, 복수의 지연량 조절신호에 제어받아 상기 지연을 조절하여 출력하기 위한 복수의 단위지연소자;
    를 구비하는 것을 특징으로 하는 반도체 소자.
  11. 제10항에 있어서,
    상기 단위지연소자는,
    상기 복수의 지연량 조절신호에 응답하여 입력신호를 인버터 하나의 지연만을 갖고 출력하도록 하거나, 또는 상기 입력신호에 부가적 지연을 주어 출력하는 것을 특징으로 하는 반도체 소자.
  12. 제11항에 있어서,
    상기 단위지연소자는,
    상기 입력신호에 상기 부가적 지연을 주어 출력시키기 위한 지연부와, 상기 지연부의 출력신호와 상기 지연량 조절신호를 입력으로 갖는 제1낸드게이트와, 상기 입력신호와 상기 제1낸드게이트의 출력신호를 입력으로 갖는 제2낸드게이트로 구현되는 것을 특징으로 하는 반도체 소자.
  13. 워드라인 구동신호가 지연회로를 거쳐 비트라인 감지증폭기 구동신호로 출력되는 단계;
    내부클럭을 사용하여 상기 워드라인 구동신호 활성화 시점부터 설계된 상기 지연회로의 지연값을 갖는 기준펄스신호로 생성되고, 상기 기준펄스신호를 지연시킨 복수의 지연펄스신호로 생성되는 단계;
    상기 비트라인 감지증폭기 구동신호의 활성화 시점이 검출되여 검출펄스신호가 생성되는 단계; 및
    상기 검출펄스신호와 상기 복수의 지연펄스신호를 비교하여 상기 지연회로가 갖는 지연량이 조절되는 단계
    를 포함하는 반도체 소자의 구동방법.
  14. 제1신호가 소정시간 이후에 제2신호로서 출력되는 지연회로를 갖는 반도체 소자에 있어서,
    상기 지연회로는 직렬 연결된 복수개의 지연소자로 분할 구성되고;
    내부클럭을 사용하여 상기 워드라인 구동신호가 활성화된 시점부터 서로 다른 지연값을 갖는 복수의 지연펄스신호를 생성하는 지연펄스신호 생성수단;
    상기 제2신호의 활성화 시점을 검출하여 검출펄스신호를 생성하는 검출수단; 및
    상기 검출펄스신호와 상기 복수의 지연펄스신호를 비교하여 상기 복수의 단위지연소자를 제어하기 위한 지연량 조절수단
    을 포함하는 반도체 소자.
  15. 제14항에 있어서,
    상기 지연소자는,
    상기 제1신호의 활성화 이후 기본 지연을 주어 신호를 출력시키기 위한 베이스 지연소자;
    상기 베이스 지연소자의 출력신호를 지연시켜 상기 제2신호로 출력함에 있어, 상기 지연량 조절수단에 제어받아 상기 지연을 조절하여 출력하기 위한 복수의 단위지연소자;
    를 구비하는 것을 특징으로 하는 반도체 소자.
  16. 제14항 또는 제15항에 있어서,
    상기 지연펄스신호 생성수단은,
    상기 제1신호와 상기 내부클럭에 응답하여, 상기 제1신호의 활성화 시점 부터 상기 지연회로가 갖는 원하는 지연시간 이후에 상기 내부클럭에 동기된 기준펄스신호를 생성하는 기준펄스생성부와, 상기 기준펄스신호를 기준으로 하여 연속적으로 일정량 증가하는 지연을 갖는 복수의 상기 지연펄스신호를 출력하기 위한 복수의 지연부를 구비하는 것을 특징으로 하는 반도체 소자.
  17. 제14항 또는 제15항에 있어서,
    상기 지연량 조절수단은,
    상기 검출펄스신호와 상기 복수의 지연펄스신호를 비교하여 복수의 지연량 감지신호를 생성하기 위한 복수의 지연량 감지부와, 상기 지연량 감지신호를 조합하여 상기 복수의 지연소자가 갖는 지연량을 조절하기 위한 지연량 조절신호를 생성하기 위한 지연량 조절신호 생성부를 구비하는 것을 특징으로 하는 반도체 소자.
  18. 제1신호가 지연회로를 거쳐 제2신호로 출력되는 단계;
    내부클럭을 사용하여 상기 제1신호 활성화 시점부터 설계된 상기 지연회로의 지연값을 갖는 기준펄스신호가 생성되고, 상기 기준펄스신호를 지연시킨 복수의 지연펄스신호를 생성되는 단계;
    상기 제2신호의 활성화 시점이 검출되여 검출펄스신호로 생성되는 단계; 및
    상기 검출펄스신호와 상기 복수의 지연펄스신호를 비교하여 상기 제2신호가 갖는 지연량이 조절되는 단계
    를 포함하는 반도체 소자의 구동방법.
KR1020030086251A 2003-12-01 2003-12-01 능동적 지연회로를 갖는 반도체 소자 및 그를 위한 방법 KR100545705B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030086251A KR100545705B1 (ko) 2003-12-01 2003-12-01 능동적 지연회로를 갖는 반도체 소자 및 그를 위한 방법
US10/879,339 US7002857B2 (en) 2003-12-01 2004-06-28 Semiconductor device having automatic controlled delay circuit and method therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030086251A KR100545705B1 (ko) 2003-12-01 2003-12-01 능동적 지연회로를 갖는 반도체 소자 및 그를 위한 방법

Publications (2)

Publication Number Publication Date
KR20050052716A KR20050052716A (ko) 2005-06-07
KR100545705B1 true KR100545705B1 (ko) 2006-01-24

Family

ID=34617399

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030086251A KR100545705B1 (ko) 2003-12-01 2003-12-01 능동적 지연회로를 갖는 반도체 소자 및 그를 위한 방법

Country Status (2)

Country Link
US (1) US7002857B2 (ko)
KR (1) KR100545705B1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100608365B1 (ko) * 2004-05-17 2006-08-08 주식회사 하이닉스반도체 메모리 장치의 내부 제어 신호를 측정하는 방법 및 장치
KR100682208B1 (ko) * 2005-10-31 2007-02-12 주식회사 하이닉스반도체 센스 앰프 인에이블 신호 생성기
US7245555B2 (en) * 2005-12-12 2007-07-17 Atmel Corporation Automatic address transition detection (ATD) control for reduction of sense amplifier power consumption
KR100655084B1 (ko) * 2006-01-17 2006-12-08 삼성전자주식회사 센스앰프 인에이블 회로 및 이를 갖는 반도체 메모리 장치
KR100675009B1 (ko) * 2006-02-01 2007-01-29 삼성전자주식회사 데이터 지연 조절 회로 및 방법
KR100728571B1 (ko) * 2006-02-09 2007-06-15 주식회사 하이닉스반도체 반도체 메모리의 데이터 센싱장치
US7948819B2 (en) * 2006-11-21 2011-05-24 Agere Systems Inc. Integrated circuit having a memory with process-voltage-temperature control
JP2008135116A (ja) * 2006-11-28 2008-06-12 Toshiba Corp 半導体記憶装置
JP2011023076A (ja) * 2009-07-16 2011-02-03 Toshiba Corp 半導体記憶装置及びその制御方法
US8300492B2 (en) * 2010-10-04 2012-10-30 Himax Technologies Limited Memory
US8754691B2 (en) 2012-09-27 2014-06-17 International Business Machines Corporation Memory array pulse width control
CN103871474B (zh) * 2012-12-14 2016-12-28 上海华虹宏力半导体制造有限公司 读操作控制信号发生器及其工作方法
KR101500400B1 (ko) * 2013-12-10 2015-03-09 현대자동차 주식회사 정전 용량 검출 장치

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4190662B2 (ja) * 1999-06-18 2008-12-03 エルピーダメモリ株式会社 半導体装置及びタイミング制御回路

Also Published As

Publication number Publication date
KR20050052716A (ko) 2005-06-07
US7002857B2 (en) 2006-02-21
US20050117413A1 (en) 2005-06-02

Similar Documents

Publication Publication Date Title
US9378799B2 (en) Semiconductor device having a memory and calibration circuit that adjusts output buffer impedance dependent upon auto-refresh commands
JP3888603B2 (ja) クロック生成回路および制御方法並びに半導体記憶装置
KR100303906B1 (ko) 반도체 장치
KR101138028B1 (ko) 클럭 생성 회로, 이를 포함하는 반도체 디바이스, 및 데이터 프로세싱 시스템
US6437619B2 (en) Clock generation circuit, control method of clock generation circuit, clock reproducing circuit, semiconductor memory device, and dynamic random access memory
US9590606B2 (en) Semiconductor device having duty correction circuit
KR100545705B1 (ko) 능동적 지연회로를 갖는 반도체 소자 및 그를 위한 방법
US20040218461A1 (en) Semiconductor device for domain crossing
US6351166B2 (en) Semiconductor device with stable and appropriate data output timing
WO2005064616A1 (en) Synchronization devices having input/output delay model tuning elements
US11335385B2 (en) Apparatuses including temperature-based threshold voltage compensated sense amplifiers and methods for compensating same
US8923082B2 (en) Semiconductor device on which wafer-level burn-in test is performed and manufacturing method thereof
CN113541680A (zh) 延迟锁相环电路及具有该电路的半导体存储器装置
KR100845776B1 (ko) 반도체 메모리 장치의 센스앰프 제어회로 및 방법
WO2018208385A1 (en) Apparatuses and methods for configurable command and data input circuits for semiconductor memories
JP4263818B2 (ja) 半導体集積回路
US6318707B1 (en) Semiconductor integrated circuit device
US6784709B2 (en) Clock generator to control a pules width according to input voltage level in semiconductor memory device
US7773434B2 (en) Delay circuit and semiconductor memory device having the same
KR102100711B1 (ko) 비트라인 센스앰프 제어 회로 및 이를 구비하는 반도체 메모리 장치 및 동작방법
JP2016012204A (ja) 半導体装置
KR102610279B1 (ko) 메모리 장치, 메모리 장치의 동작 방법 및 메모리 장치를 포함하는 테스트 시스템의 동작 방법
KR100605605B1 (ko) 지연고정루프를 갖는 반도체메모리소자
KR100857441B1 (ko) 반도체 집적 회로
KR100652367B1 (ko) Ｄｌｌ을 구비하는 반도체 메모리장치의 출력 핀을 통하여테스트 신호를 입력할 수 있는 클락 발생회로를 구비하는반도체 메모리장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131231

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee