KR100608365B1

KR100608365B1 - 메모리 장치의 내부 제어 신호를 측정하는 방법 및 장치

Info

Publication number: KR100608365B1
Application number: KR1020040034896A
Authority: KR
Inventors: 김지현; 남영준
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-05-17
Filing date: 2004-05-17
Publication date: 2006-08-08
Also published as: US7451360B2; CN1700346A; KR20050110076A; US7702967B2; US20050257121A1; CN100533585C; TWI255977B; US20090024882A1; TW200538904A

Abstract

본 발명은 메모리 장치의 동작 주파수의 변동에 대응하여 감지 증폭기의 동작 구간을 제어할 수 있는 내부 제어 신호 측정 방법 및 장치에 관한 것이다.

본 발명의 제 1 실시예인 메모리 장치의 내부 제어 신호를 측정하는 방법은

(a)버스트 동작 커맨드에 의하여 제 1 펄스 폭을 갖는 제 1 신호를 발생하는 단계;

(b)상기 제 1 신호를 수신하여 제 2 펄스 폭을 갖는 N-1 개의 제 2 신호를 발생하는 단계(N는 버스트 길이);

(c)상기 제 1 신호와 상기 제 2 신호를 수신하고, 상기 메모리 장치의 클락신호의 주파수의 변동에 따라 상기 제 1 신호의 제 1 펄스 폭과 상기 제 2 신호의 펄스 폭을 변경하여 제 3 신호를 출력하는 단계;

(d)메모리 장치의 외부 핀으로 상기 제 3 신호를 출력하여 측정하는 단계;

(e)상기 제 3 신호를 사용하여 상기 비트라인 감지 증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의 동작을 제어하는 신호의 펄스 폭을 조절하는 단계를 포함한다.

Description

메모리 장치의 내부 제어 신호를 측정하는 방법 및 장치{Method for monitering the internal control signal of a memory device and the device therefor}

도 1은 일반적인 메모리 장치의 리드 동작과 라이트 동작을 설명하는 도면이다.

도 2a는 종래의 리드/라이트 스트로브 펄스 발생 회로의 일예이고, 도 2b는 도 2a에 도시된 회로의 신호 파형도이다.

도 2b는 도 2a의 회로도의 파형도이다.

도 3은 리드/라이트 스트로브 펄스 발생 회로의 일실시예를 도시한다.

도 4내지 6은 도 3에 도시된 펄스 폭 조절부의 일예이다.

도 7은 본 발명에 따른 어드레스 버퍼의 일예이다.

도 8은 본 발명에 따른 데이타 출력 버퍼의 일 실시예이다.

도 9은 도 2a에 도시된 종래 회로의 동작 파형도이다.

도 10은 본 발명의 회로에서 사용된 신호들의 파형도이다.

도 11은 클락신호(clk_in)의 주파수에 따라 플래그 신호(flag_1, Flag_2)의 논리 레벨이 변하는 과정을 나타내는 도면이다.

도 12는 도 6에 도시된 C-D 경로가 사용되는 경우, 출력 신호(rdwtstbzp13) 의 파형을 도시하는 도면이다.

도 13은 도 8의 데이타 출력 버퍼에 사용된 신호들의 파형도이다.

도 14은 리드/라이트 스트로브 펄스 발생 회로의 다른 실시예를 도시한다.

도 15와 도 16는 도 14에 도시된 펄스 폭 조절부의 일예이다.

도 17은 본 발명에 따른 어드레스 버퍼의 일예를 나타낸다.

도 18은 본 발명에 따른 데이타 출력 버퍼의 일예를 나타낸다.

도 19은 도 2a에 도시된 종래 회로의 출력 파형도를 도시한다.

도 20은 도 14에 도시된 본 발명의 회로의 파형도를 나타낸다.

도 21은 도 14에 도시된 본 발명의 회로의 다른 파형도이다.

도 22는 도 14에 도시된 본 발명의 회로의 다른 파형도이다.

도 23의 도 18의 데이타 출력 버퍼에 사용된 신호들의 파형도이다.

본 발명은 메모리 장치의 감지 증폭기의 동작을 제어 하는 내부 제어 신호를 측정하는 방법 및 장치에 관한 것으로, 특히 메모리 장치의 동작 주파수의 변동에 대응하여 감지 증폭기의 동작 구간을 제어할 수 있는 내부 제어 신호 측정 방법 및 장치에 관한 것이다.

도시된 바와같이, 라이트 동작시, 입출력 데이타 패드를 통하여 인가된 데이타는 데이타 입력 버퍼와 데이타 입력 레지스터와 데이타 드라이버를 통하여 비트라인 감지 증폭기로 전달된다. 또한, 리드 동작시, 비트라인 감지 증폭기에 의하여 증폭된 셀 데이타는 데이타 감지 증폭기와 파이프 레지스터 및 데이타 출력 버퍼를 통하여 입출력 데이타 패드로 전달된다.

도 1에서, Yi 신호는 비트라인 감지 증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의 동작을 제어하는 컬럼 라인 제어용 펄스 신호이다. 데이타 버스를 제어한는 Yi 신호가 인에이블되어 있는 동안, 라이트 데이타는 라이트 드라이버로부터 비트라인 감지 증폭기로 전달되고, 리드 데이타는 비트라인 감지 증폭기로부터 데이타 감지 증폭기로 전달된다. 따라서, 액티브 동작시(리드 또는 라이트 동작시) 유효 데이타(valid data)를 전달하기 위해서는 Yi 신호의 펄스 폭이 넓을수록 유리하다. 이는 tDPL(tDPL: 라이트 커맨드에 의하여 내부적으로 발생되는 카스 펄스가 발생된 시점부터 프리차지 커맨드에 의하여 내부적으로 발생되는 프리차지 펄스 신호의 발생 시점까지의 시간)이 동일한 조건하에서 데이타의 리스토아(restore)를 더 좋게 하는 것이므로 tDPL 을 개선하는 효과도 있다. 따라서, 허용 범위내에서 가능한 한 Yi 신호의 펄스 폭을 최대로 해 놓고 필요에 따라 펄스 폭을 줄이는 방향으로 사용하는 경우가 많다. 참고로, 메모리 장치의 동작 주파수가 증가하는 경우(즉, 클락의 주기가 감소), 허용되는 Yi 신호의 펄스 폭도 줄어든다.

그런데, 위에서 설명한 Yi 신호는 리드/라이트 스트로브 펄스 발생 회로로부 터 출력되는 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)를 받아 만들어지므로, 이하에서는 리드/라이트 스트로브 펄스 발생 회로에 대하여 설명하기로 한다.

도 2a에서, extyp8 신호와 icasp6 신호는 메모리 장치의 셀 어레이(코아 영역)에 저장된 데이타를 주변회로로 독출하기 위해 또는 주변회로에서 인가되는 데이타를 메모리 셀 어레이로 라이트하기 위하여, 메모리 셀 어레이의 데이타 전송 라인(Data Transmission Line)과 주변 회로의 데이타 전송 라인을 Short 또는 Open 시키는 신호이다. 참고로, 설명의 편의를 위하여, 메모리 셀과 비트라인 감지 증폭기를 포함하는 영역을 코아 영역이라 칭하고, 나머지 영역을 주변 회로라 칭하기로 한다.

구체적으로 설명하면, extyp8 신호는 외부에서 리드 또는 라이트 커맨드(버스트 커맨드)가 인가되면 클락신호에 동기되어 발생되는 펄스 신호이다. 그리고, icasp6 신호는 외부에서 리드 또는 라이트 커맨드가 인가된 클락으로부터 1 주기 뒤진 클락부터 MRS(Mode Register Set)에서 정해준 버스트 길이 만큼을 Self Burst Operation Command 를 생성하여 메모리 장치를 동작 시키는데 사용되는 신호이다.

rdwtstbzp13 신호는 Burst Operation Command(External=extyp8 & Internal=icasp6l)가 활성화 될 때 마다 이 신호들에 동기 되어 활성화 되는 신호로 총 MRS에서 정한 버스트 길이만큼 활성화가 되어지는 신호이다. 즉, rdwtstbzp13 신호는 코아 영역에서 주변회로로 전송된 데이타를 충분히 증폭 시켜 데이타 출력 버퍼로 전송하는 데 사용되는 입출력 감지 증폭기의 활성화 시점을 알리는 신호로서, 데이타의 증폭 및 전송이 이루어진 후에는 주변회로의 데이타 전송 라인을 리세트하는 신호이다.

pwrup은 초기값을 세팅하기 위한 신호로서 하이 레벨로 있다가 로우 레벨로 떨어진 다음 로우 레벨을 계속 유지한다. term_z는 테스트 모드시 사용되는 신호로서 정상 동작시에는 로우 레벨을 유지한다. tm_clkpulsez는 테스트 모드시 사용하는 신호이다. 이들 신호에 대하여는 본 발명의 설명시에 보다 구체적으로 설명될 것이다.

도 2a의 회로 동작은 도 2b의 파형도를 참조하여 설명한다.

도 2b에서 알 수 있듯이, 클락신호(clock)에 동기되어 리드/라이트 커맨드가 인가되면, 펄스 신호(extyp8)가 발생한다. 펄스 신호(extyp8)가 발생하면, 그 다음 클락에 동기되어 순차적으로 복수개의 펄스(icasp6)가 발생한다. 도시된 바와같이, 리드/라이트 스트로브 펄스 신호은 펄스 신호(extyp8, icasp6)의 라이징 에지에 동기되어 발생된다.

그러데, 도 2a의 종래의 회로에서는 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)의 펄스 폭을 결정하는 펄스 폭 조절부(200)가 메모리 장치의 동작 주파수와 무관하게 고정되어 있음을 알 수 있다. 즉, 펄스 폭 조절부(100)내의 딜레이부(20)에서의 지연 시간이 고정되어 있으므로 펄스 폭 조절부(100)로부터 출력되는 신호의 펄스 폭은 일정할 수 밖에 없다.

그러나, 메모리 장치의 동작 주파수가 변동하는 경우에는 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)의 펄스 폭을 조절할 필요가 있다.

종래의 경우에는 메모리 장치의 동작 주파수가 변동하는 경우에는 FIB 작업시 메탈 옵션을 수정하여 딜레이부(20)의 지연 시간을 조절하였다. 그러나, 이는 많은 비용과 시간을 필요로 하는 문제점이 있다.

또한, 종래의 경우에는 패키징 공정 후에는 내부 전압을 측정하기가 용이하지 않다는 문제점이 있었다.

본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 메모리 장치의 동작 주파수의 변동에 따라서 자동적으로 펄스 폭 조절부로부터 출력되는 신호의 펄스 폭을 조절할 수 있는 방법을 제안한다.

또한, 본 발명은 외부 클락 신호의 변화에 대응하여 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)의 펄스 폭을 조절할 수 있는 방법을 제공한다.

본 발명에서는 메모리 장치의 동작 주파수에 따라서 변하는 CL(카스 레이턴시)를 이용하여 펄스 폭 조절부내의 딜레이부의 지연 시간을 조절하는 방법을 제공하고자 한다.

본 발명은 패키징 상태에서 리드/라이트 스트로브 펄스 신호의 펄스 폭을 측정(monitering)할 수 있는 방법을 제공한다

본 발명의 제 2 실시예인 메모리 장치의 내부 제어 신호를 측정하는 방법은

(c)상기 제 1 신호와 상기 제 2 신호를 수신하고, 상기 메모리 장치의 카스 레이턴시에 따라 상기 제 1 신호의 제 1 펄스 폭과 상기 제 2 신호의 펄스 폭을 변경하여 제 3 신호를 출력하는 단계;

(실시예)

이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.

도 3의 회로가 도 2a의 회로와 다른 점은 펄스 폭 조절부(300)가 클락신호(clk_in)의 제어를 받는다는 점이다.

도 3의 회로는 입력 신호 수신부(310)와, 펄스 폭 조절부(300)와, 신호 전달부(320)와, 테스트 모드용 회로부(330)와 출력부(340)를 구비한다.

입력 신호 수신부(310)는 인버터(INV30, INV31)와 낸드 게이트(NAND30)를 포함한다. 입력신호(extyp8)는 인버터(INV30)에 인가되고, 입력신호(icasp6)는 인버터(INV31)에 인가된다. 인버터(INV30, INV31)의 출력신호는 낸드 게이트 (NAND30)에 인가된다.

펄스 폭 조절부(300)는 낸드 게이트(NAND30)의 출력신호와 테스트 모드 신호(tmz_1)와 클락신호(clk_in)와 어드레스 신호(add_0, add_1)를 수신한다. 낸드 게이트(NAND30)의 출력 신호는 노드(A)를 통하여 펄스 폭 조절부(300)에 인가된 다음, 일정 시간 지연 된 후 노드(B)를 통하여 출력된다. 이 때, 클락신호(clk_in)를 사용하여 노드(B)로 출력되는 신호의 펄스 폭을 변화시킬 수 있다. 참고로, tmz_1은 테스트 모드인지 여부를 결정하는 제어 신호로 이 신호가 로우 레벨이 경우 테스트 모드를 유지하며, 정상 동작 모드에서는 하이 레벨을 유지한다. add_0과 add_1은 외부 어드레스 신호로서, 테스트 모드시 사용되는 신호이다. 이들 각 신호의 기능에 대하여는 아래에서 구체적 회로와 함께 설명될 것이다.

신호 전달부(320)는 펄스 폭 조절부로부터 출력되는 신호를 수신하여 버퍼링하는 인버터(INV32, INV33,INV34)를 포함한다.

테스트 모드용 회로부(330)는 트랜지스터(P31, P32, N31)와 래치부(301)를 포함한다. 도시된 바와같이, 테스트 모드용 회로부(330)는 전원전압과 접지사이에 직렬로 연결된 PMOS 트랜지스터(P31) 및 NMOS 트랜지스터(N31)와, 전원전압과 노드(NODE31)사이에 연결된 PMOS 트랜지스터(P32)와, 노드(NODE31)의 신호를 래치하는 래치부(301)를 포함한다. 여기서, termz는 테스트 모드시 사용되는 신호이고, pwrup 신호는 도 2a에서 이미 설명하였다.

출력부(340)는 낸드 게이트(302)와 인버터(INV35, INV36)를 포함한다. 낸드 게이트(302)는 인버터(INV34)의 출력 신호와 termz 신호와, 래치부(301)의 출력 신호를 수신한다. 여기서, termz 신호는 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)를 차단하는 역할을 한다. 낸드 게이트(302)의 출력신호는 직렬 연결된 인버터(INV35, INV36)에 인가된다. 인버터(INV36)의 출력신호는 출력부(340)의 출력신호로서 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)이다.

정상 동작 모드시, 입력신호(extyp8, icasp6)는 일정 시간이 지난 후 리드/ 라이트 스트로브 펄스 신호(rdwtstbzp13)로 출력된다. 이 경우, 펄스 폭 조절부(300)는 동작 주파수의 변동에 따라 변하는 클락신호(clk_in)를 이용하여 노드(A)를 통하여 인가되는 입력신호(extyp8, icasp6)의 펄스 폭을 조절하여 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)의 펄스 폭을 조절할 수 있다.

도 4내지 6은 도 3에 도시된 펄스 폭 조절부(300)의 일예이다. 후술되겠지만, 메모리 장치의 동작 주파수를 검출하기 위하여 클락신호(clk_in)를 펄스 폭 조절부(300)에 인가한다. 또한, 테스트 모드 진입시, 테스트 모드 신호(tmz_1)가 인가된다. 그리고, 테스트 모드 진입시 어드레스 신호(add_0, add_1)를 인가하여 딜레이 튜닝(delay tuning)을 한다. 참고로, 도 3의 노드(A, B)는 도 5에 표시한 노드(A, B)에 각각 대응한다. 그리고, 도 5의 노드(C, D)는 도 6에 표시한 노드(C, D)에 각각 대응한다.

이하, 도 4내지 도 6에 도시된 회로에 대하여 보다 구체적으로 설명하기로 한다.

도 4는 클락신호(clk_in)를 수신하여 메모리 장치의 동작 주파수의 범위를 판단하는 신호(dec_0z, dec_1z, dec_2z)를 출력하는 회로를 도시한다. 즉, 도 4는 클락신호(clk_in)를 수신하여 복수개의 내부 신호(dlic4_ref, dlic4, dlic4d1, dlic4d2, cmp, flag_1, flag_2)를 생성하여 메모리 장치의 동작 주파수를 판단한 후, 최종적으로 메모리 장치의 동작 주파수를 판단하는 동작 주파수 판단 신호(dec_0z, dec_1z, dec_2z)를 출력한다.

도 4에 도시된 바와같이, 클락신호(clk_in)는 분주기(divider: 400)에 입력 된다. 분주기(400)는 클락신호(clk_in)의 주기보다 더 큰 주기를 갖는 분주 신호(dlic4_ref)를 출력한다. 도 8의 파형도에 도시된 바와같이, 분주 신호(dlic4_ref)의 주기는 클락신호(clk_in)의 주기의 4배이다. 이 경우, 분주 신호(dlic4_ref)의 로우 레벨 구간은 클락신호(clk_in)의 주기(tCLK)와 동일하다. 그러나, 경우에 따라서 당업자는 분주 신호(dlic4_ref)의 주기를 조절할 수 있다. 분주 신호(dlic4_ref)는 홀수개의 인버터로 구성된 버퍼 수단(401)에 인가되어 소정시간 지연된 후, 위상이 반전되어 출력된다. 위상이 반전된 분주 신호는 dlic4 로 표시된다. 이들 신호(dlic4_ref, dlic4)의 파형은 도 8에서 알 수 있다.

도 4에서, 분주 신호(dlic4_ref)와 그 반전된 분주 신호(dlic4)는 낸드 게이트(NAND41)에 인가된다. 낸드 게이트(NAND41)의 출력신호는 딜레이부(406)와 노아 게이트(NOR41)에 인가된다. 노아 게이트(NOR41)는 낸드 게이트(NAND41)의 출력신호와 딜레이부(406)의 출력신호를 수신하여 펄스 신호(cmp)를 출력한다. 노아 게이트(NOR41)의 출력신호(cmp)는 도 8에 도시되어 있다. 또한, 반전된 분주 신호(dlic4)는 딜레이부(delay_A, delay_B)에 각각 인가된다. 여기서, 딜레이부(delay_A, delay_B)의 지연 시간은 서로 차이가 난다. 딜레이부(delay_A, delay_B)의 출력신호는 각각 (dlic4d1, dlicd2)로 표시된다.

딜레이부(delay_A)의 출력신호(dlic4d1)와 분주신호(dlic4_ref)는 플립플롭 회로(402)에 인가된다. 플립플롭(402)는 2개의 낸드 게이트로 이루어지며, 입출력단이 상호 교차한다. 2 개의 출력단으로부터 출력되는 플립플롭(402)의 출력신호는 각각 X, Y 로 표시되어 있다.

딜레이부(delay_B)의 출력신호(dlic4d2)와 분주신호(dlic4_ref)는 플립플롭 회로(403)에 인가된다. 플립플롭(402)는 2개의 낸드 게이트로 이루어지며, 입출력단이 상호 교차한다. 2 개의 출력단으로부터 출력되는 플립플롭(403)의 출력신호는 각각 W, Z 로 표시되어 있다.

다음, 낸드 게이트(NAND42)는 노아 게이트(NOR41)의 출력신호(cmp)와 플립플립(402)의 출력신호(X)를 수신한다. 낸드 게이트(NAND43)는 노아 게이트(NOR41)의 출력신호(cmp)와 플립플립(402)의 출력신호(Y)를 수신한다. 낸드 게이트(NAND44)는 노아 게이트(NOR41)의 출력신호(cmp)와 플립플립(403)의 출력신호(W)를 수신한다. 낸드 게이트(NAND45)는 노아 게이트(NOR41)의 출력신호(cmp)와 플립플립(403)의 출력신호(Z)를 수신한다.

낸드 게이트(NAND42)의 출력신호와 낸드 게이트(NAND43)의 출력신호는 플립플롭(402)으로 인가된다. 플립플롭(404)는 2개의 낸드 게이트로 이루어지며, 입출력단이 상호 교차한다. 도 4에서, 플립플롭(404)이 출력신호는 플래그 신호(flag_1)로 표시되어 있다.

낸드 게이트(NAND44)의 출력신호와 낸드 게이트(NAND45)의 출력신호는 플립플롭(405)으로 인가된다. 플립플롭(405)는 2개의 낸드 게이트로 이루어지며, 입출력단이 상호 교차한다. 도 4에서, 플립플롭(405)이 출력신호는 플래그 신호(flag_2)로 표시되어 있다.

참고로, 딜레이부(407)의 지연시간보다 딜레이부(408)의 지연 시간이 더 큰 경우(즉, delay_A 〈 delay_B), 플래그 신호의 논리 레벨은 다음과같다.

tCK〈 delay_A 인 경우, 플래그 신호(flag_1, flag_2)는 모두 로우 레벨이다. 여기서, tCK 는 클락신호(clk_in)의 주기이다.

delay_A〈 tCK〈 delay_B 인 경우, 플래그 신호(flag_1)는 하이 레벨이고 플래그 신호(flag_2)는 로우 레벨이다.

tCK 〉delay_B 인 경우, 플래그 신호(flag_1, flag_2)는 모두 하이 레벨이다.

도 4에서, 플래그 신호(flag_1)와 플래그 신호(flag_2)는 각각 인버터(INV41, INV42)에 인가된다. 인버터(INV41, INV42)의 각 출력신호는 낸드 게이트(NAND46)에 인가된다. 낸드 게이트(NAND46)는 동작 주파수 판단 신호(dec_0z)를 출력한다.

다음, 플래그 신호(flag_2)는 인버터(INV43)에 인가된다. 인버터(INV43)의 출력신호와 플래그 신호(flag_1)는 낸드 게이트(NAND47)에 인가된다. 낸드 게이트(NAND47)는 동작 주파수 판단 신호(dec_1z)를 출력한다.

마지막으로, 플래그 신호(flag_1, flag_2)는 낸드 게이트(NAND48)에 인가된다. 낸드 게이트(NAND48)는 동작 주파수 판단 신호(dec_2z)를 출력한다.

도 5와 6은 도 3에 도시된 펄스 폭 조절부(300)의 일예이다.

도 5는 동작 주파수 판단 신호(dec_2z)를 이용하여 펄스 폭 조절부(300)의 지연 시간을 제어하는 방법을 나타내는 회로이다. 도 6은 도 5의 C-D사이에 위치하는 회로로서, 테스트 모드로 진입하였을 때 어드레스 신호(add_0, add_1)를 사용하여 추가로 딜레이 양을 튜닝(tuning)하기 위한 지연 회로이다. 즉, 도 6의 회로 는 어드레스 신호(add_0, add_1)를 사용하여 추가적인 딜레이 양을 제어한다.

이하, 도 5, 6의 회로에 대하여 구체적으로 설명한다.

도 5는 복수개의 딜레이부(501, 502, 503, 504)와 동작 주파수 판단 신호(dec_0z, dec_1z, dec_2z)에 의하여 제어되는 스위칭 소자(511, 512, 514, 515, 516)를 구비한다. 변조부(517, 518)는 직렬 연결된 낸드게이트와 인버터로 구성된다. 변조부(517, 518)의 일 입력단자는 노드 A 상의 신호를 수신한다.

도 5에서, 총 지연 시간은 A에서 B까지이다. 여기서, 도 5의 A, B는 도 3의 A, B 와 동일하다.

도 5의 A 노드를 통하여 입력되는 신호는 도 3의 입력 신호 수신부(310)의 출력 신호로서, extyp8 신호 또는 icasp6 신호이다.

도 5에서, 동작 주파수 판단 신호(dec_1z, dec_2z)에 의하여 스위칭 소자(511, 514)의 턴온/오프 동작이 제어된다. 동작 주파수 판단 신호(dec_0z)에 의하여 스위칭 소자(512)의 턴온/오프 동작이 제어된다. 동작 주파수 판단 신호(dec_2z)에 의하여 스위칭 소자(515)의 턴온/오프 동작이 제어된다. 테스트 모드 신호(tmz_1)에 의하여 스위칭 소자(516)의 턴온/오프 동작이 제어된다.

동작에 있어서, 동작 주파수 판단 신호(dec_1z, dec_2z)를 수신하는 낸드 게이트(NAND121)의 출력 신호가 하이 레벨인 경우, 스위칭 소자(511, 514)가 턴온된다. 따라서, A 노드를 통하여 입력된 신호는 딜레이부(501)와 변환부(517)와 딜레이부(502, 503)와 변조부(518)와 스위칭 소자(514)를 통과한다. 여기서, 스위칭 소자(515)는 동작 주파수 판단 신호(dec_2z)의 제어를 받는다. 따라서, 동작 주파 수 판단 신호(dec_2z)가 로우 레벨인 경우에는 스위칭 소자(514)를 통과한 신호는 딜레이부(504)를 경유하여 C 노드로 전달되지만, 동작 주파수 판단 신호(dec_2z)가 하이 레벨인 경우에는 스위칭 소자(514)를 통과한 신호는 직접 C 노드로 전달된다.

동작에 있어서, 동작 주파수 판단 신호(dec_0z)에 의하여 스위칭 소자(512)가 턴온되면, A 노드를 통하여 입력된 신호는 딜레이부(501)와 변환부(517)와 스위칭 소자(512)를 통과한다. 동작 주파수 판단 신호(dec_2z)가 로우 레벨인 경우에는 스위칭 소자(512)를 통과한 신호는 딜레이부(504)를 경유하여 C 노드로 전달되지만, 동작 주파수 판단 신호(dec_2z)가 하이 레벨인 경우에는 스위칭 소자(512)를 통과한 신호는 직접 C 노드로 전달된다.

다음, C 노드상의 신호는 스위칭 소자(516)을 통하여 B 노드로 전달된다. 도 3, 5, 6 에서 알 수 있듯이, C 노드상의 신호는 경로 C-B로 전달되거나 경로 C-D-B로 전달된다.

도 5에서, 스위칭 소자(516)는 테스트 모드 신호(tmz_1)에 의하여 턴온/오프 동작이 제어된다. 테스트 모드인 경우, 테스트 모드 신호(tmz_1)는 로우 레벨을 유지한다. 정상 동작 모드인 경우, 테스트 모드 신호(tmz_1)는 하이 레벨을 유지한다.

정상 동작 모드인 경우, C 노드상의 신호는 C-B 경로를 선택한다. 즉, 노드 C 상의 신호는 스위칭 소자(516)와 인버터(INV151)와 낸드 게이트(NAND53)를 통과하여 B 노드로 전달된다. 여기서, 낸드 게이트(NAND53)는 인버터(INV51)의 출력신호와 노드 A 상의 신호를 수신한다.

그러나, 테스트 모드의 경우, C 노드상의 신호는 도 6에 도시된 회로를 경유하여 노드 D로 전달된다. 노드 D로 전달된 신호는 도 5의 스위칭 소자(516) 및 인버터(INV51) 및 낸드 게이트(NAND53)를 통과하여 B 노드로 전달된다.

도 6의 회로는 도 5의 노드(C)와 노드(B)사이에 위치하는 회로의 일예로, 테스트 모드시(도 3의 tmz_1가 로우레벨인 경우), 어드레스 신호를 사용하여 지연량을 추가로 조절하는 회로이다.

도 6은 복수개의 딜레이부(600, 601, 602, 603, 604)와 어드레스 신호에 의하여 제어되는 스위칭 소자(611, 612, 613, 614, 615)와 변환부(617, 618)를 구비한다. 변환부(617, 618)는 직렬 연결된 낸드 게이트와 인버터로 구성된다. 변환부(617, 618)의 일 입력 단자를 통하여 노드 C 의 신호가 입력된다. 도 6에서, 총 지연 시간은 C에서 D까지이다. 여기서, 도 6의 C, D는 도 5의 C, D와 동일하다. 후술되겠지만, 도 6의 낸드 게이트(NAND63)는 일 입력단자를 통하여 노드 C 의 신호를 수신한다.

도 6에서, 인버터를 통과한 어드레스 신호(add_0, add_1)는 어드레스 바 신호(add_0b, add_1b)로 표시된다. 도시된 바와같이, 어드레스 신호의 조합에 의하여 스위칭 소자의 턴온/오프를 제어하는 선택 신호(sel_3z, sel_2z, sel_1z, sel_0z)가 만들어진다.

도 6에서 알 수 있듯이, 어드레스 신호(add_0, add_1)가 (Low, Low)인 경우, 선택 신호(sel_3z)가 로우로 인에이블된다. 어드레스 신호(add_0, add_1)가 (Low, High)인 경우, 선택 신호(sel_2z)가 로우로 인에이블된다. 어드레스 신호(add_0, add_1)가 (High, Low)인 경우, 선택 신호(sel_1z)가 로우로 인에이블된다. 어드레스 신호(add_0, add_1)가 (High, High)인 경우, 선택 신호(sel_0z)가 로우로 인에이블된다.

도 6에서, 선택 신호(sel2z, sel3z)에 의하여 스위칭 소자(611, 614)의 턴온/오프 동작이 제어된다. 선택 신호(sel_1z)에 의하여 스위칭 소자(612)의 턴온/오프 동작이 제어된다. 선택 신호(sel_0z)에 의하여 스위칭 소자(613)의 턴온/오프 동작이 제어된다. 선택 신호(sel_3z)에 의하여 스위칭 소자(615)의 턴온/오프 동작이 제어된다.

동작에 있어서, 선택 신호(sel2z, sel3z)가 (Low, Low)인 경우, 선택 신호(sel2z, sel3z)를 수신하는 낸드 게이트(NAND51)의 출력 신호는 하이 레벨이다. 따라서, 스위칭 소자(611, 614)가 턴온된다. 따라서, C 노드를 통하여 입력된 신호는 딜레이부(600, 601)와 변환부(617)와 딜레이부(602, 603)와 변환부(618)를 통과한다. 여기서, 선택 신호(sel3z)가 로우 레벨인 경우, 딜레이부(603)을 통과한 신호는 딜레이부(604)를 경유한 다음, 낸드 게이트(NAND63)와 인버터(INV61)를 지나 C 노드로 전달된다. 만약, 선택 신호(sel_3z)가 하이 레벨인 경우, 딜레이부(603)을 통과한 신호는 직접 낸드 게이트(NAND53)와 인버터(INV51)를 지나 D 노드로 전달된다. 따라서, 선택 신호(sel2z, sel3z)가 (Low, Low)인 경우, 딜레이부(503)을 통과한 신호는 딜레이부(604)를 경유한 다음, 낸드 게이트(NAND53)와 인버터(INV51)를 지나 D 노드로 전달된다.

동작에 있어서, 선택 신호(sel_1z)가 (Low)인 경우, 스위칭 소자(612)가 턴 온된다. 따라서, C 노드를 통하여 입력된 신호는 딜레이부(600, 601)와 변환부(617)와 딜레이부(602)를 통과한다. 이 경우, 선택 신호(sel3z)는 하이 레벨이므로, 딜레이부(602)을 통과한 신호는 직접 낸드 게이트(NAND63)와 인버터(INV61)를 지나 D 노드로 전달된다. 도시된 바와같이, 낸드 게이트(NAND63)는 스위칭 소자(615)를 통과한 신호와 C 노드상의 신호를 수신한다.

동작에 있어서, 제어 신호(sel_0z)가 (Low)인 경우, 스위칭 소자(613)가 턴온된다. 따라서, C 노드를 통하여 입력된 신호는 딜레이부(600)를 통과한다. 이 경우, 제어 신호(sel_3z)는 하이 레벨이므로, 딜레이부(600)을 통과한 신호는 낸드 게이트(NAND63)와 인버터(INV61)를 지나 D노드로 전달된다. 여기서, 낸드 게이트(NAND63)는 스위칭 소자(615)를 통과한 신호와 C 노드상의 신호를 수신한다.

도 6에서 알 수 있듯이, 테스트 모드의 경우, 외부 어드레스 신호(add_0, add_1)이 조합에 의하여 발생한 선택 신호를 이용하여 노드 C부터 노드 D까지의 지연 시간을 조절할 수 있다. 예컨대, 테스트 모드 신호(tmz_1)가 하이 레벨인 경우, C-D 사이의 지연은 차단된다. 그러나, 테스트 모드 신호(tmz_1)가 로우 레벨인 경우, C-D 간의 경로가 열리며, 어드레스 신호에 따라서 C-D 간의 지연 경로 및 지연 시간을 조절할 수 있다.

도 7은 본 발명에 따른 어드레스 버퍼의 일예이다.

도시된 바와같이, 테스트 모드 신호(tmz_2)가 로우 레벨로 인에이블되는 경우, 외부로부터 인가된 어드레스는 리드/라이트 스트로브 펄스 신호 발생기에 인가된다. 즉, 도 3의 어드레스(add_0, add_1)는 테스트 모드시 도 7의 어드레스 버퍼 로부터 각각 인가된다.

도 7에서, 테스트 모드 신호(tmz_2)가 하이 레벨인 경우(즉, 정상 동작 모드인 경우), 외부로부터 인가된 어드레스는 어드레스 신호를 필요로하는 내부 회로에 정상적으로 인가된다.

도 8은 본 발명에 따른 데이타 출력 버퍼의 일 실시예이다.

도 8의 데이타 출력 버퍼는 제 1 풀업 드라이버(800)와 제 1 풀다운 드라이버(820)와, 제 2 풀업 드라이버(810)와 제 2 풀다운 드라이버(830)와, 풀업 트랜지스터(P81, P82)와, 풀다운 트랜지스터(N81, N82)를 구비한다.

도 8에서, 제 1 풀업 드라이버(800)의 출력단은 풀업 트랜지스터(P81)의 게이트에 인가된다. 제 1 풀다운 드라이버(820)의 출력단은 풀다운 트랜지스터(N81)의 게이트에 인가된다. 제 2 풀업 드라이버(810)의 출력단은 풀업 트랜지스터(P82)의 게이트에 인가된다. 제 2 풀다운 드라이버(830)의 출력단은 풀다운 트랜지스터(N82)의 게이트에 인가된다. 풀업 틀랜지스터(P81)와 풀다운 트랜지스터(N81)는 전원전압(vddq)과 접지(vssq)사이에 직렬로 연결된다. 또한, 풀업 틀랜지스터(P82)와 풀다운 트랜지스터(N82)는 전원전압(vddq)과 접지(vssq)사이에 직렬로 연결된다.

도 8에서 알 수 있듯이, 제 1 풀업 드라이버(800)는 테스트 모드시(즉, 테스트 모드 신호(tmz_2)가 로우 레벨인 경우) 풀업 트랜지스터(P81)의 게이트로 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)를 전달한다. 마찬가지로, 제 1 풀다운 드라이버(820)는 테스트 모드시 풀다운 트랜지스터(N81)의 게이트로 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)를 전달한다. 따라서, 데이타 핀(DQ)을 통하여 패키지 상태에서 리드/라이트 스트로브 펄스 신호를 측정할 수 있다.

다음, 제 2 풀업 드라이버(810)는 정상 동작 모드시(즉, 테스트 모드 신호(tmz_2)가 하이 레벨인 경우) 풀업 트랜지스터(P82)의 게이트로 내부 데이타 신호(up2b_d)를 전달한다. 마찬가지로, 제 2 풀다운 드라이버(830)는 정상 동작 모드시 풀다운 트랜지스터(N82)의 게이트로 내부 데이타 신호(dn2_d)를 전달한다. 따라서, 데이타 핀(DQ)을 통하여 내부 데이타 정보를 읽을 수 있다.

도 8에서, 2 개의 풀업 트랜지스터와 2개의 풀다운 트랜지스터가 제공된 이유는 데이타를 구동하는 풀업, 풀다운 트랜지스터는 사이즈가 커야하고, 리드/라이트 스트로브 펄스 신호를 구동하는 풀업, 풀다운 트랜지스터는 그렇게 큰 사이즈로 구현할 필요가 없기 때문이다. 즉, 테스트 모드의 경우, 사이즈가 작은 풀업 풀다운 트랜지스터를 사용함으로써 전류 소모를 줄이기 위해서이다. 따라서, 본 발명의 경우와 달리, 하나의 풀업 트랜지스터와 하나의 풀다운 트랜지스터를 이용하는 경우도 가능하다.

도 9은 도 2a에 도시된 종래 회로의 동작 파형도이다.

도 9에서 알 수 있듯이, 종래 회로의 경우, tm_clkpulsez 의 논리 레벨에 따라서 출력신호(rdwtstbzp13)의 펄스 폭을 조절할 수 있을 뿐이다.

도 10은 본 발명의 회로에서 사용된 신호들의 파형도로서, 특히 도 4의 회로에서 사용된 신호들의 파형도의 일예로서 클락신호(clk_in)와 분주신호(dlic4_ref)와 반전된 분주신호(dlic4)와 지연신호(dlic4d1, dlic4d2)와 펄스 신호(cmp)와 플 래그 신호(flag_1, flag_2)와 동작 주파수 판단 신호(dec_0z, dec_1z, dec_2z)의 파형도를 도시한다.

도 10에서, 분주신호(dlic4_ref)의 주기는 tCK 의 4 배이다. 그리고, 분주신호(dlic4_ref)의 로우 레벨 구간은 tCK 와 같다. 반전된 분주신호(dlic4)는 분주신호(dlic4_ref)와 위상이 반대이며, 소정 시간 지연되어 출력된다.

반전된 분주신호(dlic4)는 지연시간이 delay_A 인 딜레이부를 통과하여 지연신호(dlic4d1)를 출력한다. 또한, 반전된 분주신호(dlic4)는 지연시간이 delay_B 인 딜레이부를 통과하여 지연신호(dlic4d2)를 출력한다. 이 경우, 반전된 분주신호(dlic4)와 지연신호(dlic4d1, dlic4d2)의 하이 레벨 구간은 tCK 와 같다. 도 8에서 알 수 있듯이, delay_A < delay_B 인 경우를 나타낸다.

이하, 도 4의 회로를 참조하여 도 10의 신호 파형도를 보다 상세히 설명한다.

분주신호(dlic4_ref)와 지연신호(dlic4d1)와 펄스신호(cmp)가 모두 로우 레벨인 상태에서, 도 4의 노드(e, f, g, h)의 초기값은 모두 하이 레벨이다. 이 상태에서, 만약 지연신호(dlic4d1)가 분주신호(dlic4_ref)보다 먼저 하이 레벨로 변하게 되면, 노드(e)는 로우 레벨로 천이한다. 다음, 펄스 신호(cmp)가 하이 레벨로 천이하는 경우, 노드(h)는 로우 레벨로 천이한다. 따라서, 플래그 신호(flag_1)는 하이 레벨이 된다.

이와 반대로, 초기 상태에서 분주신호(dlic4_ref)가 지연신호(dlic4d1)보다 먼저 하이 레벨로 천이하면, 노드(f)가 로우 레벨로 천이한다. 그 다음, 펄스신 호(cmp)가 하이 레벨로 천이하면 노드(g)는 로우 레벨로 천이한다. 따라서, 플래그 신호(flag_1)는 로우 레벨이 된다.

이상 설명한 바와같이, 도 4의 회로에서 중요한 점은 펄스 신호(cmp)가 하이 레벨로 천이하기 전에, 비교하고자 하는 2 개의 신호(dlic4_ref, dlic4d1)중 어느 신호가 먼저 하이 레벨로 천이하는지 여부에 따라 플래그 신호(flag_1)의 논리 레벨이 결정된다는 것이다.

다음, 플래그 신호(flag_2)의 발생 과정은 플래그 신호(flag_2)이 발생 과정과 사실상 동일하므로 추가적인 설명은 생략한다.

다음, delay_A, delay_B 로 표시된 딜레이 양은 클락신호(clk_in)의 주파수 범위를 판단하기 위한 것이다. 예컨대, 도 10에서, 지연 신호(dlic4d1)의 라이징 에지가 분주신호(dlic4_ref)의 라이징 에지보다 앞선다는 것은 delay_A 의 양이 클락신호(clk_in)의 주기보다 작다는 것을 나타낸다. 마찬가지로, 지연 신호(dlic4d2)의 라이징 에지가 분주신호(dlic4_ref)의 라이징 에지보다 뒤진다는 것은 delay_B 의 양이 클락신호(clk_in)의 주기보다 크다는 것을 나타낸다. 따라서, 이 경우에 delay_A < tCK < delay_B 의 관계가 성립한다. 도 10은 이러한 조건을 만족하는 경우의 신호 파형도를 도시한다.

도 11은 클락신호(clk_in)의 주파수에 따라 플래그 신호(flag_1, Flag_2)의 논리 레벨이 변하는 과정을 나타내는 도면이다. 도 11의 경우, delay_A < delay_B 의 조건을 만족한다.

도 11의 A와같이, tCK < delay_A 인 경우, 플래그 신호(flag_1, flag_2)는 모두 로우 레벨이다.

도 11의 B와같이, delay_A < tCK < delay_B 인 경우, 플래그 신호(flag_1)는 하이 레벨이고, 플래그 신호(flag_2)는 로우 레벨이다.

도 11의 C와같이, tCK > delay_B 인 경우, 플래그 신호(flag_1, flag_2)는 모두 하이 레벨이다.

이처럼, 플래그 신호는메모리 장치의 동작 주파수 정보를 포함하고 있음을 알 수 있다. 이들 플레그 신호에 의하여 동작 주파수 판단 신호(dec_0z, dec_1z, dec_2z)의 논리 레벨이 결정된다. 그리고, 동작 주파수 판단 신호(dec_0z, dec_1z, dec_2z)의 논리 레벨에 따라서 도 5에 도시된 회로의 지연 경로가 결정된다.

도 12는 도 6에 도시된 C-D 경로가 사용되는 경우, 출력 신호(rdwtstbzp13)의 파형을 도시하는 도면이다. 전술한 바와같이, 도 6의 회로는 도 5에 도시된 테스트 모드 신호(tmz_1)에 의하여 테스트 모드로 진입한 경우에 사용되는 회로이다. 즉, 테스트 모드시, 주파수 경로가 결정된 회로에 어브레스 신호를 인가하여 지연 양을 추가로 조절할 수 있다.

도 6에서 설명한 바와같이, 어드레스 신호의 조합에 의하여 선택 신호(sel_3z, sel_2z, sel_1z, sel_0z)를 도 12에 도시하였다.

도 12의 A는 동작 주파수 판단 신호(dec_2z, dec_1z)가 하이 레벨, 동작 주파수 판단 신호(dec_0z)는 로우 레벨인 경우, 입력 신호(extyp8)와 그 출력신호(rdwtstbzp13)의 파형을 나타낸다.

도 12의 B는 동작 주파수 판단 신호(dec_0z, dec_2z)가 하이 레벨, 동작 주파수 판단 신호(dec_1z)는 로우 레벨인 경우, 입력 신호(extyp8)와 그 출력신호(rdwtstbzp13)의 파형을 나타낸다.

도 12의 C는 동작 주파수 판단 신호(dec_0z, dec_1z)가 하이 레벨, 동작 주파수 판단 신호(dec_2z)는 로우 레벨인 경우, 입력 신호(extyp8)와 그 출력신호(rdwtstbzp13)의 파형을 나타낸다.

도 12의 A, B, C에서 알 수 있듯이, 어드레스 신호를 조절하여 도 6의 지연 경로를 단축시킬수록 출력신호(rdwtstbzp13)의 펄스 폭이 감소함을 알 수 있다.

도시된 바와같이, 테스트 모드인 경우에는 데이타 핀을 통하여 리드/라이트 스트로브 펄스 신호가 출력되고, 정상 동작 모드인 경우에는 데이타 핀을 통하여 내부 데이타가 출력됨을 알 수 있다.

도 14은 리드/라이트 스트로브 펄스 발생 회로의 일실시예를 도시한다.

도 14의 회로가 도 2의 회로와 다른 점은 펄스 폭 조절부(1400)가 카스 레이턴시와 어드레스 신호의 제어를 받는다는 점이다.

도 14의 회로는 입력 신호 수신부(1410)와, 펄스 폭 조절부(1400)와, 신호 전달부(1420)와, 테스트 모드용 회로부(1430)와 출력부(1440)를 구비한다.

입력 신호 수신부(1410)는 인버터(INV140, INV141)와 낸드 게이트(NAND140)를 포함한다. 입력신호(extyp8)는 인버터(INV140)에 인가되고, 입력신호(icasp6)는 인버터(INV141)에 인가된다. 인버터(INV140, INV141)의 출력신호는 낸드 게이 트 (NAND140)에 인가된다.

펄스 폭 조절부(1400)는 낸드 게이트(NAND140)의 출력신호와 테스트 모드 신호(tmz_1)와 카스 레이턴시(cl2, cl3, cl4, cl5)와 어드레스 신호(add_0, add_1)를 수신한다. 낸드 게이트(NAND140)의 출력 신호는 노드(A)를 통하여 펄스 폭 조절부(1400)에 인가된 다음, 일정 시간 지연 된 후 노드(B)를 통하여 출력된다. 이 때, 카스 레이턴시(cl2, cl3, cl4, cl5)를 사용하여 노드(B)로 출력되는 신호의 펄스 폭을 변화시킬 수 있다. 참고로, tmz_1은 테스트 모드인지 여부를 결정하는 제어 신호로 이 신호가 로우 레벨이 경우 테스트 모드를 유지하며, 정상 동작 모드에서는 하이 레벨을 유지한다. cl2는 카스 레이턴시가 2인 경우, cl3는 카스 레이턴시가 3인 경우, cl4는 카스 레이턴시가 4인 경우, cl5는 카스 레이턴시가 5인 경우를 나타낸다. 일반적으로, 메모리 장치의 동작 주파수가 증가하는 경우 카스 레이턴시가 증가한다. add_0과 add_1은 외부 어드레스 신호로서, 테스트 모드시 사용되는 신호이다. 이들 각 신호의 기능에 대하여는 아래에서 구체적 회로와 함께 설명될 것이다.

신호 전달부(1420)는 펄스 폭 조절부로부터 출력되는 신호를 수신하여 버퍼링하는 인버터(INV142, INV143,INV144)를 포함한다.

테스트 모드용 회로부(1430)는 트랜지스터(P141, P142, N141)와 래치부(1401)를 포함한다. 도시된 바와같이, 테스트 모드용 회로부(1430)는 전원전압과 접지사이에 직렬로 연결된 PMOS 트랜지스터(P141) 및 NMOS 트랜지스터(N141)와, 전원전압과 노드(NODE141)사이에 연결된 PMOS 트랜지스터(P142)와, 노드(NODE141)의 신호를 래치하는 래치부(1401)를 포함한다. 여기서, termz는 테스트 모드시 사용되는 신호이고, pwrup 신호는 도 2에서 이미 설명하였다.

출력부(1440)는 낸드 게이트(1402)와 인버터(INV145, INV146)를 포함한다. 낸드 게이트(1402)는 인버터(INV144)의 출력 신호와 termz 신호와, 래치부(1401)의 출력 신호를 수신한다. 낸드 게이트(1402)의 출력신호는 직렬 연결된 인버터(INV145, INV146)에 인가된다. 인버터(INV146)의 출력신호는 출력부(1440)의 출력신호로서 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)이다.

정상 동작 모드시, 입력신호(extyp8, icasp6)는 일정 시간이 지난 후 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)로 출력된다. 이 경우, 펄스 폭 조절부(1400)는 동작 주파수의 변동에 따라 변하는 카스 레이턴시를 이용하여 노드(A)를 통하여 인가되는 입력신호(extyp8, icasp6)의 펄스 폭을 조절하여 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)의 펄스 폭을 조절할 수 있다.

도 15와 도 16는 도 14에 도시된 펄스 폭 조절부(1400)의 일예이다.

도 15는 펄스 폭 조절부(1400)의 지연 시간을 카스 레이턴스 신호(cl2, cl3, cl3, cl4, cl5)로 제어하는 방법을 나타내는 회로이다. 도 16는 도 15의 C-D사이에 위치하는 회로로서, 테스트 모드로 진입하였을 때 카스 레이턴스 신호에 의하여 결정된 딜레이양을 어드레스 신호(add_0, add_1)를 사용하여 추가로 튜닝(tuning)하기 위한 지연 회로이다. 즉, 도 16의 회로는 어드레스 신호(add_0, add_1)를 사용하여 추가적인 딜레이 양을 제어한다.

이하, 도 15와 도 16의 회로에 대하여 구체적으로 설명한다.

도 15는 복수개의 딜레이부(1500, 1501, 1502, 1503, 1504)와 카스 레이턴시 신호(cl2, cl3, cl4, cl5)에 의하여 제어되는 스위칭 소자(1511, 1512, 1513, 1514, 1515, 1516)를 구비한다. 변조부(1517, 1518)는 직렬 연결된 낸드게이트와 인버터로 구성된다.

도 15에서, 총 지연 시간은 A에서 B까지이다. 여기서, 도 15의 A, B 는 도 14의 A, B 와 동일하다.

도 15에서, 인버터를 통과한 카스 레이턴시 신호(cl2, cl3, cl4, cl5)는 카스 레이턴시 바 신호(cl2z, cl3z, cl4z, cl5z)로 표시된다.

도 15의 A 노드를 통하여 입력되는 신호는 도 14의 입력 신호 수신부(1410)의 출력 신호로서, extyp8 신호 또는 icasp6 신호이다.

도 15에서, 카스 레이턴스 신호(cl2z, cl3z)에 의하여 스위칭 소자(1511, 1514)의 턴온/오프 동작이 제어된다. 카스 레이턴스 신호(cl4z)에 의하여 스위칭 소자(1512)의 턴온/오프 동작이 제어된다. 카스 레이턴스 신호(cl5z)에 의하여 스위칭 소자(1513)의 턴온/오프 동작이 제어된다. 카스 레이턴스 신호(cl2z)에 의하여 스위칭 소자(1515)의 턴온/오프 동작이 제어된다. 테스트 모드 신호(tmz_1)에 의하여 스위칭 소자(1516)의 턴온/오프 동작이 제어된다.

동작에 있어서, 카스 레이턴시가 2 또는 3 인 경우(즉, cl2, cl3가 하이 레벨인 경우), 카스 레이턴시 신호(clz2, clz3)를 수신하는 낸드 게이트(NAND151)의 출력 신호는 하이 레벨이다. 따라서, 스위칭 소자(1511, 1514)가 턴온된다. 따라 서, A 노드를 통하여 입력된 신호는 딜레이부(1500, 1501)와 변환부(1517)와 딜레이부(1502, 1503)와 변조부(1518)를 통과한다. 여기서, 스위칭 소자(1515)는 카스 레이턴시(cl2z)의 제어를 받는다. 따라서, 카스 레이턴시(cl2z)가 로우 레벨인 경우에는 스위칭 소자(1514)를 통과한 신호는 딜레이부(1504)를 경유하여 C 노드로 전달되지만, 카스 레이턴시(cl2z)가 디스에이블 상태인 경우에는 스위칭 소자(1514)를 통과한 신호는 직접 C 노드로 전달된다.

동작에 있어서, 카스 레이턴시가 4 인 경우(즉, cl4가 하이 레벨인 경우), 스위칭 소자(1512)가 턴온된다. 따라서, A 노드를 통하여 입력된 신호는 딜레이부(1500, 1501)와 변환부(1517)와 딜레이부(1502) 통과한다. 여기서, 딜레이부(1502)를 통과한 신호는 카스 레이턴시가 4 이므로, 딜레이부(1504)를 경유할 수 없다. 따라서, 딜레이부(1512)를 통과한 신호는 직접 C 노드로 전달된다.

동작에 있어서, 카스 레이턴시가 5 인 경우(즉, cl5가 하이 레벨인 경우), 스위칭 소자(1513)가 턴온된다. 따라서, A 노드를 통하여 입력된 신호는 딜레이부(1500, 1501)를 통과한 후, 직접 C 노드로 전달된다.

위에서 알 수 있듯이, 카스 레이턴시의 수가 증가할 수록(즉, 메모리 장치의 동작 주파수가 증가할 수록)A 노드에서 C 노드까지의 지연 양은 감소된다.

다음, C 노드상의 신호는 스위칭 소자(1516)을 통하여 B 노드로 전달된다. 스위칭 소자(1516)는 테스트 모드 신호(tmz_1)에 의하여 턴온/오프 동작이 제어된다. 테스트 모드인 경우, 테스트 모드 신호(tmz_1)는 로우 레벨을 유지한다. 정상 동작 모드인 경우, 테스트 모드 신호(tmz_1)는 하이 레벨을 유지한다.

정상 동작 모드인 경우, C 노드상의 신호는 스위칭 소자(1516)와 인버터(INV151)와 낸드 게이트(NAND153)를 통과하여 B 노드로 전달된다.

그러나, 테스트 모드의 경우, C 노드상의 신호는 도 16에 도시된 회로를 경유하여 노드 D 로 출력된 후, 도 15의 스위칭 소자(1516) 및 인버터(INV151) 및 낸드 게이트(NAND153)를 통과하여 B 노드로 전달된다. 도 15의 C 및 D는 도 16의 C 및 D 와 동일하다. 즉, 도 16의 회로는 도 15의 C 노드와 D 노드사이에 위치하는 회로를 나타낸다.

도 16의 회로는 도 15의 노드(C)와 노드(D)사이에 위치하는 회로로, 테스트 모드시 어드레스 신호를 사용하여 지연량을 추가로 설정하는 회로이다.

도 16는 복수개의 딜레이부(1600, 1601, 1602, 1603, 1604)와 어드레스 신호에 의하여 제어되는 스위칭 소자(1611, 1612, 1613, 1614, 1615)와 변환부(1617, 1618)를 구비한다. 도 16에서, 총 지연 시간은 C에서 D까지이다. 여기서, 도 16의 C, D는 도 15의 C, D와 동일하다.

도 16에서, 인버터를 통과한 어드레스 신호(add_0, add_1)는 어드레스 바 신호(add_0b, add_1b)로 표시된다. 도시된 바와같이, 어드레스 신호의 조합에 의하여 스위칭 소자의 턴온/오프를 제어하는 선택 신호(sel_3z, sel_2z, sel_1z, sel_0z)가 만들어진다.

도 16에서 알 수 있듯이, 어드레스 신호(add_0, add_1)가 (Low, Low)인 경우, 선택 신호(sel_3z)가 로우로 인에이블된다. 어드레스 신호(add_0, add_1)가 (Low, High)인 경우, 선택 신호(sel_2z)가 로우로 인에이블된다. 어드레스 신호(add_0, add_1)가 (High, Low)인 경우, 선택 신호(sel_1z)가 로우로 인에이블된다. 어드레스 신호(add_0, add_1)가 (High, High)인 경우, 선택 신호(sel_0z)가 로우로 인에이블된다.

도 16에서, 선택 신호(sel2z, sel3z)에 의하여 스위칭 소자(1611, 1614)의 턴온/오프 동작이 제어된다. 선택 신호(sel_1z)에 의하여 스위칭 소자(1612)의 턴온/오프 동작이 제어된다. 선택 신호(sel_0z)에 의하여 스위칭 소자(1613)의 턴온/오프 동작이 제어된다. 선택 신호(sel_3z)에 의하여 스위칭 소자(1615)의 턴온/오프 동작이 제어된다.

동작에 있어서, 선택 신호(sel2z, sel3z)가 (Low, Low)인 경우, 선택 신호(sel2z, sel3z)를 수신하는 낸드 게이트(NAND161)의 출력 신호는 하이 레벨이다. 따라서, 스위칭 소자(1611, 1614)가 턴온된다. 따라서, C 노드를 통하여 입력된 신호는 딜레이부(1600, 1601)와 변환부(1617)와 딜레이부(1602, 1603)와 변환부(1618)를 통과한다. 여기서, 선택 신호(sel3z)가 로우 레벨인 경우, 딜레이부(1603)을 통과한 신호는 딜레이부(1604)를 경유한 다음, 낸드 게이트(NAND163)와 인버터(INV161)를 지나 D 노드로 전달된다. 만약, 선택 신호(sel_3z)가 하이 레벨인 경우, 딜레이부(1603)을 통과한 신호는 직접 낸드 게이트(NAND163)와 인버터(INV161)를 지나 D 노드로 전달된다. 따라서, 선택 신호(sel2z, sel3z)가 (Low, Low)인 경우, 딜레이부(1603)을 통과한 신호는 딜레이부(1604)를 경유한 다음, 낸드 게이트(NAND163)와 인버터(INV161)를 지나 D 노드로 전달된다.

동작에 있어서, 선택 신호(sel_1z)가 (Low)인 경우, 스위칭 소자(1612)가 턴온된다. 따라서, C 노드를 통하여 입력된 신호는 딜레이부(1600, 1601)와 변환부(1617)와 딜레이부(1602)를 통과한다. 이 경우, 선택 신호(sel3z)는 하이 레벨이므로, 딜레이부(1602)을 통과한 신호는 직접 낸드 게이트(NAND163)와 인버터(INV161)를 지나 D 노드로 전달된다.

동작에 있어서, 선택 신호(sel0z)가 (Low)인 경우, 스위칭 소자(1613)가 턴온된다. 따라서, C 노드를 통하여 입력된 신호는 딜레이부(1600)를 통과한다. 이 경우, 선택 신호(sel3z)는 하이 레벨이므로, 딜레이부(1600)을 통과한 신호는 낸드 게이트(NAND163)와 인버터(INV161)를 지나 D 노드로 전달된다.

도 16에서 알 수 있듯이, 테스트 모드의 경우, 외부 어드레스 신호(add_0, add_1)이 조합에 의하여 발생한 선택 신호를 이용하여 노드 C부터 노드 D까지의 지연 시간을 조절할 수 있다.

도 17은 본 발명에 따른 어드레스 버퍼의 일예를 나타낸다

도 17에서, vref는 기준전압이고, vddq는 전원전압이고, vssq는 접지전압이다,

도시된 바와같이, 테스트 모드시(즉, 테스트신호(tmz_2)가 로우 레벨인 경우) 외부로부터 인가된 어드레스는 도 14의 회로에 인가된다. 즉, 도 14의 어드레스(add_0, add_1)는 도 17의 어드레스 버퍼로부터 출력된 어드레스 신호이다.

정상 동작시(즉, 테스트신호(tmz_2)가 하이 레벨인 경우) 외부로부터 인가된 어드레스는 어드레스 신호를 필요로하는 내부 회로에 인가된다.

도 18에서, "up"과 "dnb"는 데이타 신호를 나타낸다. "upb"는 "up"의 반전신호이고, "dn"은 "dnb"의 반전 신호이다. "upb_d"는 풀업 트랜지스터(P18)의 게이트에 인가되는 신호이고, "dn_d"는 풀다운 트랜지스터(N18)의 게이트에 인가되는 신호이다. DQ는 데이타 패드 또는 데이타 핀을 나타낸다.

도 18에 도시된 바와같이, 데이타 출력 버퍼는 테스트 모드시(즉, 테스트신호(tmz_2)가 로우 레벨인 경우)에는 도 14의 회로의 출력신호인 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)가 풀업 및 풀다운 트랜지스터(P18, N18)의 게이트에 인가된다. 따라서, 테스트 모드시, 데이타 핀(DQ)을 통하여 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)를 메모리 장치의 외부에서 측정할 수 있다.

정상 동작시(즉, 테스트신호(tmz_2)가 하이 레벨인 경우)에는 메모리 장치의 내부 데이타(upb, dn)가 풀업 및 풀다운 트랜지스터(P18, N18)의 게이트에 인가된다. 따라서, 정상 모드시, 테이타 출력 버퍼는 데이타 핀(DQ)을 통하여 메모리 장치의 내부 데이타를 외부로 출력한다.

도 19에서 알 수 있듯이, 종래 회로의 경우, tm_clkpulsez 의 논리 레벨에 따라서 출력신호(rdwtstbzp13)의 펄스 폭을 조절할 수 있을 뿐이다.

도 20은 테스트 모드시, 카스 레이턴시를 고정한 상태에서, 어드레스 신호(add_0, add_1)의 변동에 따른 출력 신호의 펄스 폭 변화를 도시한다.

도시된 바와같이, 어드레스 신호(add_0, add_1)가 (0,0), (0, 1), (1, 0), (1, 1)로 변할 수록 출력신호의(rdwtstbzp13)의 펄스 폭이 감소함을 알 수 있다. 이는 도 15와 16를 참조하면 명확하다.

도 21은 도 14에 도시된 본 발명의 회로의 다른 파형도이다.

도 21은 정상 동작 모드시(즉, 테스트 모드 신호(tmz_1)는 하이 레벨), 카스 레이턴시의 변화에 따라 출력신호의 펄스 폭이 변하는 과정을 도시한다. 도시된 바와같이, 동작 주파수의 증가에 대응하여 카스 레이턴시가 증가하는 경우, 출력신호(rdwtstbzp13)의 펄스 폭이 감소함을 알 수 있다.

도 22는 도 14에 도시된 본 발명의 회로의 다른 파형도이다.

도 22는 테스트 모드시, 어드레스 신호(add_0, add_1)와 카스 레이턴시의 변화에 따른 출력신호(rdwtstbzp13)의 변화 과정을 나타내는 파형도이다.

도시된 바와같이, 카스 레이턴시가 일정한 경우, 어드레스 신호(add_0, add_1)가 (0,0), (0, 1), (1, 0), (1, 1)로 변할 수록 출력신호의(rdwtstbzp13)의 펄스 폭이 감소함을 알 수 있다. 또한, 어드레스 신호를 고정시키고, 카스 레이턴시를 증가시키는 경우에도 출력신호의(rdwtstbzp13)의 펄스 폭이 감소함을 알 수 있다. 따라서, 메모리 장치의 동작 주파수가 증가하는 경우 출력신호의(rdwtstbzp13)에 의하여 제어되는 Yi 신호의 인에이블 구간도 감소시킬 수 있음을 알 수 있다.

이상에서 알 수 있듯이, 본 발명에서는 메모리 장치의 동작 주파수의 변화로 인한 카스 레이턴시의 변동과 메모리 장치의 구동전압이 변동하는 경우에도 그에 대응하여 펄스 폭을 조절할 수 있는 리드/라이트 스트로브 펄스 신호(rdwtstbzp13)를 출력하는 회로를 제공한다.

이상에서 알 수 있는 바와같이, 본 발명은 메모리 장치의 동작 주파수를 감지하여 Yi 펄스 신호의 동작을 스스로 제어하는 방법을 제공한다.

본 발명의 회로 및 방법을 사용하는 경우, Yi 신호의 펄스 폭을 자동적으로 조절할 수 있으므로 동작 주파수가 변할 때마다 딜레이 튜닝을 위한 FIB 작업을 필요로 하지 않는다. 따라서, 종래의 경우보다 비용과 시간이 절약된다.

또한, 테스트 모드시 본 발명의 데이타 출력 버퍼를 사용하함으로써, 메모리 장치의 내부에서 발생된 리드/라이트 스트로브 펄스 신호를 외부에서 측정할 수 있다.

본 발명의 회로와 방법을 사용하는 경우, 동작 주파수의 변화와 외부 환경의 영향으로 인한 동작 전압의 변화에 따른 지연 시간 조절을 위한 FIB 작업에 소요되는 비용과 시간을 줄일 수 있다.

Claims

메모리 장치의 내부 제어 신호를 측정하는 방법으로서,

(a)버스트 동작 커맨드에 의하여 제 1 펄스 폭을 갖는 제 1 신호를 발생하는 단계;

(b)상기 제 1 신호를 수신하여 제 2 펄스 폭을 갖는 N-1 개의 제 2 신호를 발생하는 단계(N는 버스트 길이);

(c)상기 제 1 신호와 상기 제 2 신호를 수신하고, 상기 메모리 장치의 클락신호의 주파수의 변동에 따라 상기 제 1 신호의 제 1 펄스 폭과 상기 제 2 신호의 펄스 폭을 변경하여 제 3 신호를 출력하는 단계;

(d)메모리 장치의 외부 핀으로 상기 제 3 신호를 출력하여 측정하는 단계;

(e)상기 제 3 신호를 사용하여 상기 비트라인 감지 증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의 동작을 제어하는 신호의 펄스 폭을 조절하는 단계를 포함하는 메모리 장치의 내부 제어 신호를 측정하는 방법
제 1 항에 있어서,

상기 (c) 단계에서, 어드레스 신호를 이용하여 상기 제 3 신호의 펄스 폭을 추가로 조절하는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 내부 제어 신호를 측정하는 방법
메모리 장치의 내부 제어 신호를 측정하는 장치로서,

입력 신호와 상기 메모리 장치의 클럭신호를 수신하고, 상기 클럭신호로써 상기 메모리 장치의 동작 주파수를 판단하며, 상기 판단에 따라서 상기 입력 신호의 펄스 폭을 변화시키는 펄스 폭 조절부와,

상기 펄스 폭 조절부로부터 출력되는 신호를 버퍼링하는 신호 전달부와,

상기 신호 전달부로부터 출력된 신호를 수신하여 상기 데이타 버스의 동작을 제어하는 신호를 제어하는 제 1 신호를 출력하는 출력부와,

상기 제 1 신호를 수신하여 상기 메모리 장치의 외부로 전달하기 위한 출력 버퍼를 구비하는 메모리 장치의 내부 제어 신호를 측정하는 장치
삭제
제 3 항에 있어서, 상기 클락신호의 주기가 짧을 수록 상기 제 1 신호의 펄스 폭을 짧은 것을 특징으로 하는 메모리 장치의 내부 제어 신호를 측정하는 장치
제 3 항에 있어서,

상기 펄스 폭 조절부는 상기 클락신호의 주파수를 분주하는 분주기와,

상기 분주기로부터 출력된 분주신호를 수신하는 제 1 딜레이부와 제 2 딜레이부와,

상기 클락신호의 주기와 상기 제 1 및 제 2 딜레이부에서의 시간 지연을 상호 비교하여 상기 입력신호의 펄스 폭을 변경하고, 상기 입력 신호의 지연 경로를 선택하는 제 1 수단을 더 구비하는 것을 특징으로 하는 메모리 장치의 내부 제어 신호를 측정하는 장치
제 6 항에 있어서,

상기 펄스 폭 조절부는

어드레스 신호를 수신하여 상기 입력신호의 펄스 폭을 추가로 변경하고 상기 입력신호의 지연 경로를 추가로 변경하는 제 2 수단을 더 구비하는 것을 특징으로 하는 메모리 장치의 내부 제어 신호를 측정하는 장치
제 7 항에 있어서,

상기 제 1 수단과 제 2 수단은 직렬 연결되며, 상기 제 2 수단은 테스트 모드시 사용되는 것을 특징으로 하는 메모리 장치의 내부 제어 신호를 측정하는 장치
메모리 장치의 내부 제어 신호를 측정하는 방법으로서,

(a)버스트 동작 커맨드에 의하여 제 1 펄스 폭을 갖는 제 1 신호를 발생하는 단계;

(b)상기 제 1 신호를 수신하여 제 2 펄스 폭을 갖는 N-1 개의 제 2 신호를 발생하는 단계(N는 버스트 길이);

(c)상기 제 1 신호와 상기 제 2 신호를 수신하고, 상기 메모리 장치의 카스 레이턴시에 따라 상기 제 1 신호의 제 1 펄스 폭과 상기 제 2 신호의 펄스 폭을 변경하여 제 3 신호를 출력하는 단계;

(d)메모리 장치의 외부 핀으로 상기 제 3 신호를 출력하여 측정하는 단계;

(e)상기 제 3 신호를 사용하여 상기 비트라인 감지 증폭기와 데이타 감지 증폭기를 연결하는 데이타 버스의 동작을 제어하는 신호의 펄스 폭을 조절하는 단계를 포함하는 메모리 장치의 내부 제어 신호를 측정하는 방법
제 9 항에 있어서,

상기 (c) 단계에서, 어드레스 신호를 이용하여 제 3 신호의 펄스 폭을 추가로 조절하는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 내부 제어 신호를 측정하는 방법
제 10 항에 있어서, 상기 카스 레이턴시가 증가할 수록 상기 제 3 신호의 펄스 폭은 감소하는 것을 특징으로 하는 메모리 장치의 내부 제어 신호를 측정하는 방법