JP2002190532A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2002190532A JP2002190532A JP2000386087A JP2000386087A JP2002190532A JP 2002190532 A JP2002190532 A JP 2002190532A JP 2000386087 A JP2000386087 A JP 2000386087A JP 2000386087 A JP2000386087 A JP 2000386087A JP 2002190532 A JP2002190532 A JP 2002190532A
- Authority
- JP
- Japan
- Prior art keywords
- pair
- bit lines
- signal transmission
- transmission line
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Abstract
(57)【要約】
【課題】 メモリセルの信号を読み出すビット線とその
上層に配置された信号伝送線との間に形成される寄生容
量を低減する。 【解決手段】 相補性ビット線（ＢＬ、／ＢＬ）を通じ
て読み出されたメモリセルＭＣのデータを伝達する相補
性第２グローバルビット線（ＧＢＬ、／ＧＢＬ）をメモ
リセルアレイ（ＢＬｏｃｋ）の上部に配置する。また、
相補性ビット線（ＢＬ、／ＢＬ）の一方（ＢＬ）の断面
中心と、他方（／ＢＬ）断面中心と、これら相補性ビッ
ト線（ＢＬ、／ＢＬ）の真上に配置された第２グローバ
ルビット線（ＧＢＬまたは／ＧＢＬ）の断面中心とを頂
点として形成される三角形が、二等辺三角形となるよう
に第２グローバルビット線（ＧＢＬまたは／ＧＢＬ）を
配置する。
上層に配置された信号伝送線との間に形成される寄生容
量を低減する。 【解決手段】 相補性ビット線（ＢＬ、／ＢＬ）を通じ
て読み出されたメモリセルＭＣのデータを伝達する相補
性第２グローバルビット線（ＧＢＬ、／ＧＢＬ）をメモ
リセルアレイ（ＢＬｏｃｋ）の上部に配置する。また、
相補性ビット線（ＢＬ、／ＢＬ）の一方（ＢＬ）の断面
中心と、他方（／ＢＬ）断面中心と、これら相補性ビッ
ト線（ＢＬ、／ＢＬ）の真上に配置された第２グローバ
ルビット線（ＧＢＬまたは／ＧＢＬ）の断面中心とを頂
点として形成される三角形が、二等辺三角形となるよう
に第２グローバルビット線（ＧＢＬまたは／ＧＢＬ）を
配置する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
配線レイアウト技術に関し、特に、メモリセルの信号を
読み出すビット線とその上層に配置された信号伝送線と
の間に形成される寄生容量の低減に適用して有効な技術
に関するものである。
配線レイアウト技術に関し、特に、メモリセルの信号を
読み出すビット線とその上層に配置された信号伝送線と
の間に形成される寄生容量の低減に適用して有効な技術
に関するものである。
【０００２】
【従来の技術】特開平７―５８２１５号公報は、ＤＲＡ
Ｍ(Dynamic Random Access Memory)の配線方法（ビット
線とＹセレクト線の配置方法）を開示している。
Ｍ(Dynamic Random Access Memory)の配線方法（ビット
線とＹセレクト線の配置方法）を開示している。
【０００３】一般にＤＲＡＭは、カラム系アドレスを選
択するＹセレクト線をビット線の上層に配置し、ビット
線と平行に延在させる配線方式を採用している。しか
し、この配線方式では、Ｙセレクト線とビット線との間
の寄生容量が大きくなるため、Ｙセレクト線の電位変化
が寄生容量を介してビット線対（ビット線／ビット補
線）に不平衡に作用し、メモリセルからの記憶情報のセ
ンシングが不安定になる虞れがある。
択するＹセレクト線をビット線の上層に配置し、ビット
線と平行に延在させる配線方式を採用している。しか
し、この配線方式では、Ｙセレクト線とビット線との間
の寄生容量が大きくなるため、Ｙセレクト線の電位変化
が寄生容量を介してビット線対（ビット線／ビット補
線）に不平衡に作用し、メモリセルからの記憶情報のセ
ンシングが不安定になる虞れがある。
【０００４】そこで、上記公報は、Ｙセレクト線をビッ
ト線対との距離が等距離となるように配置し、Ｙセレク
ト線に対するビット線対の寄生容量を略等しくすること
によってビット線への悪影響を低減している。この配線
構造によれば、Ｙセレクト線とその近傍のビット線対と
の間の寄生容量が平衡になるため、メモリセルからの記
憶情報のセンシングを安定確実に行うことができる。ま
た、この配線構造を採用した場合でも、着目したビット
線の隣のビット線に関しては寄生容量の不平衡が否めな
い。そこで、隣のビット線に関しては、ビット線対をＹ
セレクト線の中途部で捻って配線することで、Ｙセレク
ト線に対する寄生容量を略等しくしている。
ト線対との距離が等距離となるように配置し、Ｙセレク
ト線に対するビット線対の寄生容量を略等しくすること
によってビット線への悪影響を低減している。この配線
構造によれば、Ｙセレクト線とその近傍のビット線対と
の間の寄生容量が平衡になるため、メモリセルからの記
憶情報のセンシングを安定確実に行うことができる。ま
た、この配線構造を採用した場合でも、着目したビット
線の隣のビット線に関しては寄生容量の不平衡が否めな
い。そこで、隣のビット線に関しては、ビット線対をＹ
セレクト線の中途部で捻って配線することで、Ｙセレク
ト線に対する寄生容量を略等しくしている。
【０００５】
【発明が解決しようとする課題】本発明者は、ＳＲＡＭ
(Static Random Access Memory)のチップ面積を低減す
る技術について検討した。
(Static Random Access Memory)のチップ面積を低減す
る技術について検討した。
【０００６】ＳＲＡＭは、ビット線を通じてメモリセル
から読み出された信号をセンスアンプ回路で増幅し、信
号伝送線を通じて出力する。一般にこの種の信号伝送線
は、周辺回路の配線チャネル上に配置され、チップ内を
引き回される。
から読み出された信号をセンスアンプ回路で増幅し、信
号伝送線を通じて出力する。一般にこの種の信号伝送線
は、周辺回路の配線チャネル上に配置され、チップ内を
引き回される。
【０００７】しかし、ＳＲＡＭのコスト低減を目的とし
てチップ面積を縮小するためには、メモリセルの微細化
と平行して配線チャネルの面積も縮小することが要求さ
れる。その対策として、配線チャネル上に配置されてい
た信号伝送線をメモリセルアレイ上に配置することが考
えられるが、メモリセルアレイに形成されたビット線上
に信号伝送線を配置した場合、ビット線とこれに平行に
延在する信号線との間に寄生の容量が形成される。
てチップ面積を縮小するためには、メモリセルの微細化
と平行して配線チャネルの面積も縮小することが要求さ
れる。その対策として、配線チャネル上に配置されてい
た信号伝送線をメモリセルアレイ上に配置することが考
えられるが、メモリセルアレイに形成されたビット線上
に信号伝送線を配置した場合、ビット線とこれに平行に
延在する信号線との間に寄生の容量が形成される。
【０００８】ＳＲＡＭの場合、ビット線はメモリセルの
能力によって小振幅が出力されるだけでセンスアンプが
増幅してもビット線は増幅されない。そのため、常に小
振幅のビット線上に信号伝送配線が通ると、この信号伝
送線の信号レベルが変化するタイミングがビット線の動
作時と重なったとき、信号伝送線とビット線との間に形
成された寄生容量がビット線に悪影響を及ぼし、誤動作
を引き起こす可能性がある。
能力によって小振幅が出力されるだけでセンスアンプが
増幅してもビット線は増幅されない。そのため、常に小
振幅のビット線上に信号伝送配線が通ると、この信号伝
送線の信号レベルが変化するタイミングがビット線の動
作時と重なったとき、信号伝送線とビット線との間に形
成された寄生容量がビット線に悪影響を及ぼし、誤動作
を引き起こす可能性がある。
【０００９】本発明の目的は、半導体記憶装置のチップ
面積を縮小する技術を提供することにある。
面積を縮小する技術を提供することにある。
【００１０】本発明の他の目的は、メモリセルの信号を
読み出すビット線とその上層に配置された信号伝送線と
の間に形成される寄生容量を低減する技術を提供するこ
とにある。
読み出すビット線とその上層に配置された信号伝送線と
の間に形成される寄生容量を低減する技術を提供するこ
とにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】本発明の半導体記憶装置の一態様は、信号
伝送線をメモリセルアレイ上に配置する。その際、一対
の相補性ビット線の上層をビット線と平行に延在する信
号伝送線は、その直下のビット線とビット補線に対して
等距離となるようにレイアウトすることにより、信号伝
送線とビット線との間の容量を、信号伝送線とビット補
線との間の容量と略等しくする。
伝送線をメモリセルアレイ上に配置する。その際、一対
の相補性ビット線の上層をビット線と平行に延在する信
号伝送線は、その直下のビット線とビット補線に対して
等距離となるようにレイアウトすることにより、信号伝
送線とビット線との間の容量を、信号伝送線とビット補
線との間の容量と略等しくする。
【００１４】また、本発明の半導体記憶装置の一態様
は、相補性ビット線上の信号伝送線を相補性ビット線の
長さのほぼ中央付近で折り曲げ、他の相補性ビット線上
に配置することにより、信号伝送線の直下に位置する相
補性ビット線以外のビット線も、信号伝送線に対してほ
ぼ平衡な容量を持つようにする。
は、相補性ビット線上の信号伝送線を相補性ビット線の
長さのほぼ中央付近で折り曲げ、他の相補性ビット線上
に配置することにより、信号伝送線の直下に位置する相
補性ビット線以外のビット線も、信号伝送線に対してほ
ぼ平衡な容量を持つようにする。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
【００１６】（実施の形態１）図１は、本発明の一実施
形態であるＳＲＡＭ(Static Random Access Memory)の
ブロック図である。このＳＲＡＭは、例えばワークステ
ーションのキャッシュメモリなどに使用される８メガビ
ット（Ｍｂｉｔ）の記憶容量を有する高速ＳＲＡＭであ
り、複数のメモリセルが形成されたメモリセルアレイ
（ＭＡＲＹ）１０１とその周辺に配置された周辺回路と
によって構成されている。周辺回路は、Ｘデコーダ回路
（ＸＤ）１０２、Ｙセレクト回路（ＹＳＷ）１０３、ラ
イトアンプ回路（ＷＡ）１０４、センスアンプ回路（Ｓ
Ａ）１０５、Ｙデコーダ回路（ＹＤ）１０６、アドレス
入力バッファ回路１０７、データ入力バッファ回路１０
８、データ出力回路１０９、クロック入力バッファ回路
１１０、ライトイネーブル入力バッファ回路１１１、リ
ード／ライト信号生成回路１１２、データバスイコライ
ズ信号生成回路１１３、センスアンプ活性信号とアドレ
ス信号との論理を取るための回路１１４、センスアンプ
活性タイミング調整信号生成回路１１５などによって構
成されている。
形態であるＳＲＡＭ(Static Random Access Memory)の
ブロック図である。このＳＲＡＭは、例えばワークステ
ーションのキャッシュメモリなどに使用される８メガビ
ット（Ｍｂｉｔ）の記憶容量を有する高速ＳＲＡＭであ
り、複数のメモリセルが形成されたメモリセルアレイ
（ＭＡＲＹ）１０１とその周辺に配置された周辺回路と
によって構成されている。周辺回路は、Ｘデコーダ回路
（ＸＤ）１０２、Ｙセレクト回路（ＹＳＷ）１０３、ラ
イトアンプ回路（ＷＡ）１０４、センスアンプ回路（Ｓ
Ａ）１０５、Ｙデコーダ回路（ＹＤ）１０６、アドレス
入力バッファ回路１０７、データ入力バッファ回路１０
８、データ出力回路１０９、クロック入力バッファ回路
１１０、ライトイネーブル入力バッファ回路１１１、リ
ード／ライト信号生成回路１１２、データバスイコライ
ズ信号生成回路１１３、センスアンプ活性信号とアドレ
ス信号との論理を取るための回路１１４、センスアンプ
活性タイミング調整信号生成回路１１５などによって構
成されている。
【００１７】図２は、上記メモリセルアレイ（ＭＡＲ
Ｙ）１０１に形成されたメモリセルＭＣの等価回路図で
ある。メモリセルＭＣは、一対の相補性ビット線（Ｂ
Ｌ、／ＢＬ）とワード線（ＷＬ）との交差部に配置され
た一対の駆動用ＭＩＳＦＥＴ(Metal Insulated Semicon
ductor Field Effect Transistorの略であり、ＭＯＳＦ
ＥＴ(Metal Oxide Semiconductor Field Effect Transi
stor)を含む)（Ｑｄ1、Ｑｄ2）、一対の負荷用ＭＩＳＦ
ＥＴ（Ｑｐ1、Ｑｐ2）および一対の転送用ＭＩＳＦＥＴ
（Ｑｔ1、Ｑｔ2）によって構成されている。駆動用ＭＩ
ＳＦＥＴ（Ｑｄ1、Ｑｄ2）および転送用ＭＩＳＦＥＴ
（Ｑｔ1、Ｑｔ2）はｎチャネル型ＭＩＳＦＥＴで構成さ
れ、負荷用ＭＩＳＦＥＴ（Ｑｐ1、Ｑｐ2）はｐチャネル
型ＭＩＳＦＥＴで構成されている。すなわち、メモリセ
ルは、４個のｎチャネル型ＭＩＳＦＥＴと２個のｐチャ
ネル型ＭＩＳＦＥＴとを使った完全ＣＭＯＳ型で構成さ
れている。完全ＣＭＯＳ型メモリセルは、４個のｎチャ
ネル型ＭＩＳＦＥＴと２個の高抵抗負荷素子とを使った
負荷抵抗型メモリセルに比べて待機時のリーク電流が少
ないため、消費電力が低いという特徴を備えている。
Ｙ）１０１に形成されたメモリセルＭＣの等価回路図で
ある。メモリセルＭＣは、一対の相補性ビット線（Ｂ
Ｌ、／ＢＬ）とワード線（ＷＬ）との交差部に配置され
た一対の駆動用ＭＩＳＦＥＴ(Metal Insulated Semicon
ductor Field Effect Transistorの略であり、ＭＯＳＦ
ＥＴ(Metal Oxide Semiconductor Field Effect Transi
stor)を含む)（Ｑｄ1、Ｑｄ2）、一対の負荷用ＭＩＳＦ
ＥＴ（Ｑｐ1、Ｑｐ2）および一対の転送用ＭＩＳＦＥＴ
（Ｑｔ1、Ｑｔ2）によって構成されている。駆動用ＭＩ
ＳＦＥＴ（Ｑｄ1、Ｑｄ2）および転送用ＭＩＳＦＥＴ
（Ｑｔ1、Ｑｔ2）はｎチャネル型ＭＩＳＦＥＴで構成さ
れ、負荷用ＭＩＳＦＥＴ（Ｑｐ1、Ｑｐ2）はｐチャネル
型ＭＩＳＦＥＴで構成されている。すなわち、メモリセ
ルは、４個のｎチャネル型ＭＩＳＦＥＴと２個のｐチャ
ネル型ＭＩＳＦＥＴとを使った完全ＣＭＯＳ型で構成さ
れている。完全ＣＭＯＳ型メモリセルは、４個のｎチャ
ネル型ＭＩＳＦＥＴと２個の高抵抗負荷素子とを使った
負荷抵抗型メモリセルに比べて待機時のリーク電流が少
ないため、消費電力が低いという特徴を備えている。
【００１８】メモリセルを構成する上記６個のＭＩＳＦ
ＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1および負荷用Ｍ
ＩＳＦＥＴＱｐ1は第１のインバータ（ＩＮＶ1）を構成
し、駆動用ＭＩＳＦＥＴＱｄ2および負荷用ＭＩＳＦＥ
ＴＱｐ2は第２のインバータ（ＩＮＶ2）を構成してい
る。これら一対のインバータ（ＩＮＶ1、ＩＮＶ2）はメ
モリセルＭＣ内で交差結合され、１ビットの情報を記憶
する情報蓄積部としてのフリップフロップ回路を構成し
ている。フリップフロップ回路の一端（２個の負荷用Ｍ
ＩＳＦＥＴＱｐ1、Ｑｐ2のそれぞれのソース、ドレイン
の一方）は、例えば１．５Ｖの内部電源電圧（ＶDDI）
に接続され、他端（２個の駆動用ＭＩＳＦＥＴＱｄ1、
Ｑｄ2のそれぞれのソース、ドレインの一方）は、例え
ば０Ｖの基準電圧（Ｖss）に接続されている。
ＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1および負荷用Ｍ
ＩＳＦＥＴＱｐ1は第１のインバータ（ＩＮＶ1）を構成
し、駆動用ＭＩＳＦＥＴＱｄ2および負荷用ＭＩＳＦＥ
ＴＱｐ2は第２のインバータ（ＩＮＶ2）を構成してい
る。これら一対のインバータ（ＩＮＶ1、ＩＮＶ2）はメ
モリセルＭＣ内で交差結合され、１ビットの情報を記憶
する情報蓄積部としてのフリップフロップ回路を構成し
ている。フリップフロップ回路の一端（２個の負荷用Ｍ
ＩＳＦＥＴＱｐ1、Ｑｐ2のそれぞれのソース、ドレイン
の一方）は、例えば１．５Ｖの内部電源電圧（ＶDDI）
に接続され、他端（２個の駆動用ＭＩＳＦＥＴＱｄ1、
Ｑｄ2のそれぞれのソース、ドレインの一方）は、例え
ば０Ｖの基準電圧（Ｖss）に接続されている。
【００１９】上記フリップフロップ回路の一方の入出力
端子は、転送用ＭＩＳＦＥＴＱｔ1のソース、ドレイン
の一方に接続され、もう一方の入出力端子は、転送用Ｍ
ＩＳＦＥＴＱｔ2のソース、ドレインの一方に接続され
ている。転送用ＭＩＳＦＥＴ（Ｑｔ1、Ｑｔ2）のゲート
電極は、ワード線ＷＬを介して前記Ｘデコーダ回路（Ｘ
Ｄ）１０２に接続されている。また、転送用ＭＩＳＦＥ
ＴＱｔ1のソース、ドレインの他方は、ビット線ＢＬに
接続され、転送用ＭＩＳＦＥＴＱｔ2のソース、ドレイ
ンの他方は、ビット線／ＢＬに接続されている。これら
の相補性ビット線（ＢＬ、／ＢＬ）は、前記Ｙセレクト
回路（ＹＳＷ）１０３を介してライトアンプ回路（Ｗ
Ａ）１０４およびセンスアンプ回路（ＳＡ）１０５に接
続されている。
端子は、転送用ＭＩＳＦＥＴＱｔ1のソース、ドレイン
の一方に接続され、もう一方の入出力端子は、転送用Ｍ
ＩＳＦＥＴＱｔ2のソース、ドレインの一方に接続され
ている。転送用ＭＩＳＦＥＴ（Ｑｔ1、Ｑｔ2）のゲート
電極は、ワード線ＷＬを介して前記Ｘデコーダ回路（Ｘ
Ｄ）１０２に接続されている。また、転送用ＭＩＳＦＥ
ＴＱｔ1のソース、ドレインの他方は、ビット線ＢＬに
接続され、転送用ＭＩＳＦＥＴＱｔ2のソース、ドレイ
ンの他方は、ビット線／ＢＬに接続されている。これら
の相補性ビット線（ＢＬ、／ＢＬ）は、前記Ｙセレクト
回路（ＹＳＷ）１０３を介してライトアンプ回路（Ｗ
Ａ）１０４およびセンスアンプ回路（ＳＡ）１０５に接
続されている。
【００２０】メモリセルＭＣ内で一対のインバータ（Ｉ
ＮＶ1、ＩＮＶ2）を交差結合する配線は、第１層目のメ
タル配線で形成されている。相補性ビット線（ＢＬ、／
ＢＬ）は、第１層目のメタル配線の上部に配置された第
２層目のメタル配線で形成されている。また、フリップ
フロップ回路に内部電源電圧（ＶDDI）および基準電圧
（Ｖss）を供給する配線は、第２層目のメタル配線で形
成されている。ワード線ＷＬは、転送用ＭＩＳＦＥＴ
（Ｑｔ1、Ｑｔ2）のゲート電極と一体に形成されてお
り、例えば多結晶シリコン膜で構成されている。多結晶
シリコン膜で構成されたワード線ＷＬは、配線遅延を低
減するために、第２層目のメタル配線の上部に配置され
た第３層目のメタル配線（メインワード線）に接続さ
れ、このメインワード線を通じてＸデコーダ回路（Ｘ
Ｄ）１０２に接続されている。第１層目〜第３層目のメ
タル配線は、例えばＡｌ合金膜からなる。
ＮＶ1、ＩＮＶ2）を交差結合する配線は、第１層目のメ
タル配線で形成されている。相補性ビット線（ＢＬ、／
ＢＬ）は、第１層目のメタル配線の上部に配置された第
２層目のメタル配線で形成されている。また、フリップ
フロップ回路に内部電源電圧（ＶDDI）および基準電圧
（Ｖss）を供給する配線は、第２層目のメタル配線で形
成されている。ワード線ＷＬは、転送用ＭＩＳＦＥＴ
（Ｑｔ1、Ｑｔ2）のゲート電極と一体に形成されてお
り、例えば多結晶シリコン膜で構成されている。多結晶
シリコン膜で構成されたワード線ＷＬは、配線遅延を低
減するために、第２層目のメタル配線の上部に配置され
た第３層目のメタル配線（メインワード線）に接続さ
れ、このメインワード線を通じてＸデコーダ回路（Ｘ
Ｄ）１０２に接続されている。第１層目〜第３層目のメ
タル配線は、例えばＡｌ合金膜からなる。
【００２１】図３は、上記メモリセルアレイ（ＭＡＲ
Ｙ）１０１のレイアウトを示すシリコンチップ１の平面
図である。図示のように、メモリセルアレイ（ＭＡＲ
Ｙ）１０１は、それぞれが２メガビットの記憶容量を有
する４個のメモリセルアレイ（ＭＡＲＹ−Ａ〜ＭＡＲＹ
−Ｄ）に分割されている。これら４個のメモリセルアレ
イ（ＭＡＲＹ−Ａ〜ＭＡＲＹ−Ｄ）の周囲には、前記図
１に示した周辺回路や、アドレス入力パッドＡＤＲ、デ
ータ入出力パッドＤＱ、クロック入力パッドＣＬＫ、ラ
イトイネーブル入力パッドＷＥなどを含む複数のボンデ
ィングパッドＢＰ（外部接続端子）が配置されている。
Ｙ）１０１のレイアウトを示すシリコンチップ１の平面
図である。図示のように、メモリセルアレイ（ＭＡＲ
Ｙ）１０１は、それぞれが２メガビットの記憶容量を有
する４個のメモリセルアレイ（ＭＡＲＹ−Ａ〜ＭＡＲＹ
−Ｄ）に分割されている。これら４個のメモリセルアレ
イ（ＭＡＲＹ−Ａ〜ＭＡＲＹ−Ｄ）の周囲には、前記図
１に示した周辺回路や、アドレス入力パッドＡＤＲ、デ
ータ入出力パッドＤＱ、クロック入力パッドＣＬＫ、ラ
イトイネーブル入力パッドＷＥなどを含む複数のボンデ
ィングパッドＢＰ（外部接続端子）が配置されている。
【００２２】図４は、上記メモリセルアレイ（ＭＡＲＹ
−Ａ）を拡大したブロック図である。図示のように、メ
モリセルアレイ（ＭＡＲＹ−Ａ）は、それぞれが２５０
キロビット（Ｋｂｉｔ）の記憶容量を有する８個のメモ
リセルアレイ（ＢＬｏｃｋ０〜ＢＬｏｃｋ７）に分割さ
れている。さらに、これら８個のメモリセルアレイ（Ｂ
Ｌｏｃｋ０〜ＢＬｏｃｋ７）のそれぞれは、８個のマッ
ト（ＭＡＴ０〜ＭＡＴ７）に分割されている。図示は省
略するが、他の３個のメモリセルアレイ（ＭＡＲＹ−Ｂ
〜ＭＡＲＹ−Ｄ）のそれぞれも、８個のメモリセルアレ
イ（ＢＬｏｃｋ０〜ＢＬｏｃｋ７）に分割され、さらに
これら８個のメモリセルアレイ（ＢＬｏｃｋ０〜ＢＬｏ
ｃｋ７）のそれぞれが８個のマット（ＭＡＴ０〜ＭＡＴ
７）に分割されている。
−Ａ）を拡大したブロック図である。図示のように、メ
モリセルアレイ（ＭＡＲＹ−Ａ）は、それぞれが２５０
キロビット（Ｋｂｉｔ）の記憶容量を有する８個のメモ
リセルアレイ（ＢＬｏｃｋ０〜ＢＬｏｃｋ７）に分割さ
れている。さらに、これら８個のメモリセルアレイ（Ｂ
Ｌｏｃｋ０〜ＢＬｏｃｋ７）のそれぞれは、８個のマッ
ト（ＭＡＴ０〜ＭＡＴ７）に分割されている。図示は省
略するが、他の３個のメモリセルアレイ（ＭＡＲＹ−Ｂ
〜ＭＡＲＹ−Ｄ）のそれぞれも、８個のメモリセルアレ
イ（ＢＬｏｃｋ０〜ＢＬｏｃｋ７）に分割され、さらに
これら８個のメモリセルアレイ（ＢＬｏｃｋ０〜ＢＬｏ
ｃｋ７）のそれぞれが８個のマット（ＭＡＴ０〜ＭＡＴ
７）に分割されている。
【００２３】図５は、８個のメモリセルアレイ（ＢＬｏ
ｃｋ０〜ＢＬｏｃｋ７）に分割されたメモリセルアレイ
（ＭＡＲＹ−Ａ）のブロック図、図６は、メモリセルア
レイ（ＢＬｏｃｋ０）内の８個のマット（ＭＡＴ０〜Ｍ
ＡＴ７）の一つ（ＭＡＴ０）を示す拡大ブロック図、図
７は、マット（ＭＡＴ０）およびその近傍の周辺回路
（Ｘデコーダ回路（ＸＤ）１０２、Ｙセレクト回路（Ｙ
ＳＷ）１０３、センスアンプ回路（ＳＡ）１０５、デー
タバスバッファ回路１１６）の回路図、図８は、マット
（ＭＡＴ０）に接続されたマット、カラム論理回路１１
７の回路図、図９は、マット、カラム論理回路１１７内
のカラムデコーダ回路１１８の回路図をそれぞれ示して
いる。
ｃｋ０〜ＢＬｏｃｋ７）に分割されたメモリセルアレイ
（ＭＡＲＹ−Ａ）のブロック図、図６は、メモリセルア
レイ（ＢＬｏｃｋ０）内の８個のマット（ＭＡＴ０〜Ｍ
ＡＴ７）の一つ（ＭＡＴ０）を示す拡大ブロック図、図
７は、マット（ＭＡＴ０）およびその近傍の周辺回路
（Ｘデコーダ回路（ＸＤ）１０２、Ｙセレクト回路（Ｙ
ＳＷ）１０３、センスアンプ回路（ＳＡ）１０５、デー
タバスバッファ回路１１６）の回路図、図８は、マット
（ＭＡＴ０）に接続されたマット、カラム論理回路１１
７の回路図、図９は、マット、カラム論理回路１１７内
のカラムデコーダ回路１１８の回路図をそれぞれ示して
いる。
【００２４】図６に示すように、メモリセルアレイ（Ｂ
Ｌｏｃｋ０）内のマット（ＭＡＴ０）は、９個のＩ／Ｏ
ブロックに分割されており、それぞれのＩ／Ｏブロック
は、さらに１６個のカラム（ＣＯＬ）に分割されてい
る。図示は省略するが、他の７個のマット（ＭＡＴ１〜
ＭＡＴ７）のそれぞれも、９個のＩ／Ｏブロックに分割
されており、９個のＩ／Ｏブロックのそれぞれも、さら
に１６個のカラム（ＣＯＬ）に分割されている。
Ｌｏｃｋ０）内のマット（ＭＡＴ０）は、９個のＩ／Ｏ
ブロックに分割されており、それぞれのＩ／Ｏブロック
は、さらに１６個のカラム（ＣＯＬ）に分割されてい
る。図示は省略するが、他の７個のマット（ＭＡＴ１〜
ＭＡＴ７）のそれぞれも、９個のＩ／Ｏブロックに分割
されており、９個のＩ／Ｏブロックのそれぞれも、さら
に１６個のカラム（ＣＯＬ）に分割されている。
【００２５】図７に示すように、１６個のカラム（ＣＯ
Ｌ）のそれぞれには、複数個のメモリセルＭＣが接続さ
れた一対の相補性ビット線（ＢＬ、／ＢＬ）が列方向に
延在しており、この相補性ビット線（ＢＬ、／ＢＬ）の
一端部にＹセレクト回路（ＹＳＷ）１０３が接続されて
いる。
Ｌ）のそれぞれには、複数個のメモリセルＭＣが接続さ
れた一対の相補性ビット線（ＢＬ、／ＢＬ）が列方向に
延在しており、この相補性ビット線（ＢＬ、／ＢＬ）の
一端部にＹセレクト回路（ＹＳＷ）１０３が接続されて
いる。
【００２６】ワード線ＷＬによって選択されたメモリセ
ルＭＣのデータは、上記相補性ビット線（ＢＬ、／Ｂ
Ｌ）およびこれに接続されたＹセレクト回路（ＹＳＷ）
１０３のＹ選択スイッチを介して一対の相補性コモンビ
ット線（ＣＢＬ、／ＣＢＬ）に伝達される。そして、相
補性コモンビット線（ＣＢＬ、／ＣＢＬ）に伝達された
メモリセルＭＣのデータは、センスアンプ回路１０５に
よって増幅された後、一対の相補性第１グローバルビッ
ト線（ＧＢＬ、／ＧＢＬ）を通じてデータバスバッファ
回路１１６に伝達され、さらにデータバスバッファ回路
１１６に接続された一対の相補性第２グローバルビット
線（ＧＢＬ、／ＧＢＬ）を通じて図１に示したデータ出
力回路１０９に出力される。相補性コモンビット線（Ｃ
ＢＬ、／ＣＢＬ）には、マット、カラム論理回路１１７
が接続されており、この回路に供給されるカラム（Ｙ）
選択信号およびＭＡＴ選択信号によってカラムデコーダ
回路１１８が制御され、所定のＭＡＴおよびその内部の
所定のカラム（ＣＯＬ）が選択されるようになってい
る。
ルＭＣのデータは、上記相補性ビット線（ＢＬ、／Ｂ
Ｌ）およびこれに接続されたＹセレクト回路（ＹＳＷ）
１０３のＹ選択スイッチを介して一対の相補性コモンビ
ット線（ＣＢＬ、／ＣＢＬ）に伝達される。そして、相
補性コモンビット線（ＣＢＬ、／ＣＢＬ）に伝達された
メモリセルＭＣのデータは、センスアンプ回路１０５に
よって増幅された後、一対の相補性第１グローバルビッ
ト線（ＧＢＬ、／ＧＢＬ）を通じてデータバスバッファ
回路１１６に伝達され、さらにデータバスバッファ回路
１１６に接続された一対の相補性第２グローバルビット
線（ＧＢＬ、／ＧＢＬ）を通じて図１に示したデータ出
力回路１０９に出力される。相補性コモンビット線（Ｃ
ＢＬ、／ＣＢＬ）には、マット、カラム論理回路１１７
が接続されており、この回路に供給されるカラム（Ｙ）
選択信号およびＭＡＴ選択信号によってカラムデコーダ
回路１１８が制御され、所定のＭＡＴおよびその内部の
所定のカラム（ＣＯＬ）が選択されるようになってい
る。
【００２７】図５に示すように、メモリセルアレイ（Ｂ
Ｌｏｃｋ０）とそれに隣接するメモリセルアレイ（ＢＬ
ｏｃｋ１）との間には、配線チャネルが設けられてい
る。この配線チャネルには、前述したＹセレクト回路
（ＹＳＷ）１０３、相補性コモンビット線（ＣＢＬ、／
ＣＢＬ）、センスアンプ回路１０５、マット、カラム論
理回路１１７、この回路（１１７）にカラム（Ｙ）選択
信号を伝達する配線、相補性第１グローバルビット線
（ＧＢＬ、／ＧＢＬ）などが配置されている。また、図
示の一部を省略してあるが、この配線チャネルには、メ
モリセルアレイ（ＢＬｏｃｋ１）の相補性ビット線（Ｂ
Ｌ、／ＢＬ）に接続されたＹセレクト回路（ＹＳＷ）１
０３、相補性コモンビット線（ＣＢＬ、／ＣＢＬ）、セ
ンスアンプ回路１０５、マット、カラム論理回路１１
７、この回路（１１７）にカラム（Ｙ）選択信号を伝達
する配線なども配置されている。相補性コモンビット線
（ＣＢＬ、／ＣＢＬ）、マット、カラム論理回路１１７
にカラム（Ｙ）選択信号を伝達する配線、相補性第１グ
ローバルビット線（ＧＢＬ、／ＧＢＬ）は、この配線チ
ャネルを行方向に延在する第３層目のメタル配線によっ
て構成されている。
Ｌｏｃｋ０）とそれに隣接するメモリセルアレイ（ＢＬ
ｏｃｋ１）との間には、配線チャネルが設けられてい
る。この配線チャネルには、前述したＹセレクト回路
（ＹＳＷ）１０３、相補性コモンビット線（ＣＢＬ、／
ＣＢＬ）、センスアンプ回路１０５、マット、カラム論
理回路１１７、この回路（１１７）にカラム（Ｙ）選択
信号を伝達する配線、相補性第１グローバルビット線
（ＧＢＬ、／ＧＢＬ）などが配置されている。また、図
示の一部を省略してあるが、この配線チャネルには、メ
モリセルアレイ（ＢＬｏｃｋ１）の相補性ビット線（Ｂ
Ｌ、／ＢＬ）に接続されたＹセレクト回路（ＹＳＷ）１
０３、相補性コモンビット線（ＣＢＬ、／ＣＢＬ）、セ
ンスアンプ回路１０５、マット、カラム論理回路１１
７、この回路（１１７）にカラム（Ｙ）選択信号を伝達
する配線なども配置されている。相補性コモンビット線
（ＣＢＬ、／ＣＢＬ）、マット、カラム論理回路１１７
にカラム（Ｙ）選択信号を伝達する配線、相補性第１グ
ローバルビット線（ＧＢＬ、／ＧＢＬ）は、この配線チ
ャネルを行方向に延在する第３層目のメタル配線によっ
て構成されている。
【００２８】一方、マット、カラム論理回路１１７にＭ
ＡＴ選択信号を供給する配線１１９、およびデータバス
バッファ回路１１６に接続された相補性第２グローバル
ビット線（ＧＢＬ、／ＧＢＬ）などは、メモリセルアレ
イ（ＢＬｏｃｋ１〜ＢＬｏｃｋ７）の上部を横切って列
方向に延在する第４層目のメタル配線によって構成され
ている。
ＡＴ選択信号を供給する配線１１９、およびデータバス
バッファ回路１１６に接続された相補性第２グローバル
ビット線（ＧＢＬ、／ＧＢＬ）などは、メモリセルアレ
イ（ＢＬｏｃｋ１〜ＢＬｏｃｋ７）の上部を横切って列
方向に延在する第４層目のメタル配線によって構成され
ている。
【００２９】同様に、メモリセルアレイ（ＢＬｏｃｋ
２）とそれに隣接するメモリセルアレイ（ＢＬｏｃｋ
３）との間、メモリセルアレイ（ＢＬｏｃｋ４）とそれ
に隣接するメモリセルアレイ（ＢＬｏｃｋ５）との間、
およびメモリセルアレイ（ＢＬｏｃｋ６）とそれに隣接
するメモリセルアレイ（ＢＬｏｃｋ７）との間にも、そ
れぞれ配線チャネルが設けられている。これらの配線チ
ャネルには、前述したメモリセルアレイ（ＢＬｏｃｋ
０）とそれに隣接するメモリセルアレイ（ＢＬｏｃｋ
１）との間の配線チャネル上と同様の回路および第３層
目のメタル配線が配置されている。
２）とそれに隣接するメモリセルアレイ（ＢＬｏｃｋ
３）との間、メモリセルアレイ（ＢＬｏｃｋ４）とそれ
に隣接するメモリセルアレイ（ＢＬｏｃｋ５）との間、
およびメモリセルアレイ（ＢＬｏｃｋ６）とそれに隣接
するメモリセルアレイ（ＢＬｏｃｋ７）との間にも、そ
れぞれ配線チャネルが設けられている。これらの配線チ
ャネルには、前述したメモリセルアレイ（ＢＬｏｃｋ
０）とそれに隣接するメモリセルアレイ（ＢＬｏｃｋ
１）との間の配線チャネル上と同様の回路および第３層
目のメタル配線が配置されている。
【００３０】また、これらの配線チャネルに形成された
マット、カラム論理回路１１７には、この回路（１１
７）にＭＡＴ選択信号を供給する配線１１９が接続され
ており、データバスバッファ回路１１６には、相補性第
２グローバルビット線（ＧＢＬ、／ＧＢＬ）が接続され
ている。マット、カラム論理回路１１７にＭＡＴ選択信
号を供給する配線１１９、およびデータバスバッファ回
路１１６に接続された相補性第２グローバルビット線
（ＧＢＬ、／ＧＢＬ）は、他のメモリセルアレイ（ＢＬ
ｏｃｋ）の上部を横切って列方向に延在する第４層目の
メタル配線によって構成されている。
マット、カラム論理回路１１７には、この回路（１１
７）にＭＡＴ選択信号を供給する配線１１９が接続され
ており、データバスバッファ回路１１６には、相補性第
２グローバルビット線（ＧＢＬ、／ＧＢＬ）が接続され
ている。マット、カラム論理回路１１７にＭＡＴ選択信
号を供給する配線１１９、およびデータバスバッファ回
路１１６に接続された相補性第２グローバルビット線
（ＧＢＬ、／ＧＢＬ）は、他のメモリセルアレイ（ＢＬ
ｏｃｋ）の上部を横切って列方向に延在する第４層目の
メタル配線によって構成されている。
【００３１】このように、本実施形態のＳＲＡＭは、相
補性ビット線（ＢＬ、／ＢＬ）を通じて読み出されたメ
モリセルＭＣのデータを伝達する相補性第１グローバル
ビット線（ＧＢＬ、／ＧＢＬ）および相補性第２グロー
バルビット線（ＧＢＬ、／ＧＢＬ）のうち、列方向に延
在する第４層目のメタル配線によって構成される相補性
第２グローバルビット線（ＧＢＬ、／ＧＢＬ）をメモリ
セルアレイ（ＢＬｏｃｋ）の上部に配置する。
補性ビット線（ＢＬ、／ＢＬ）を通じて読み出されたメ
モリセルＭＣのデータを伝達する相補性第１グローバル
ビット線（ＧＢＬ、／ＧＢＬ）および相補性第２グロー
バルビット線（ＧＢＬ、／ＧＢＬ）のうち、列方向に延
在する第４層目のメタル配線によって構成される相補性
第２グローバルビット線（ＧＢＬ、／ＧＢＬ）をメモリ
セルアレイ（ＢＬｏｃｋ）の上部に配置する。
【００３２】これにより、配線チャネルの面積を縮小す
ることができるので、ＳＲＡＭが形成されるシリコンチ
ップの面積を縮小することができる。また、相補性第２
グローバルビット線（ＧＢＬ、／ＧＢＬ）を配線チャネ
ル上で引き回す場合に比べてその配線長を短くすること
ができるので、信号遅延が低減され、データの読み出し
を高速で行うことができる。
ることができるので、ＳＲＡＭが形成されるシリコンチ
ップの面積を縮小することができる。また、相補性第２
グローバルビット線（ＧＢＬ、／ＧＢＬ）を配線チャネ
ル上で引き回す場合に比べてその配線長を短くすること
ができるので、信号遅延が低減され、データの読み出し
を高速で行うことができる。
【００３３】上記のように、相補性第２グローバルビッ
ト線（ＧＢＬ、／ＧＢＬ）をメモリセルアレイ（ＢＬｏ
ｃｋ）の上部に配置し、列方向に延在した場合は、メモ
リセルアレイ（ＢＬｏｃｋ）内を列方向に延在する相補
性ビット線（ＢＬ、／ＢＬ）と上記相補性第２グローバ
ルビット線（ＧＢＬ、／ＧＢＬ）とが互いに平行して延
在することになるため、相補性ビット線（ＢＬ、／Ｂ
Ｌ）と相補性第２グローバルビット線（ＧＢＬ、／ＧＢ
Ｌ）との間の寄生容量が大きくなる。
ト線（ＧＢＬ、／ＧＢＬ）をメモリセルアレイ（ＢＬｏ
ｃｋ）の上部に配置し、列方向に延在した場合は、メモ
リセルアレイ（ＢＬｏｃｋ）内を列方向に延在する相補
性ビット線（ＢＬ、／ＢＬ）と上記相補性第２グローバ
ルビット線（ＧＢＬ、／ＧＢＬ）とが互いに平行して延
在することになるため、相補性ビット線（ＢＬ、／Ｂ
Ｌ）と相補性第２グローバルビット線（ＧＢＬ、／ＧＢ
Ｌ）との間の寄生容量が大きくなる。
【００３４】その結果、選択された一つのワード線ＷＬ
に接続された複数のメモリセルＭＣから相補性ビット線
（ＢＬ、／ＢＬ）に信号が読み出されているときに、こ
の相補性ビット線（ＢＬ、／ＢＬ）の近傍に位置する相
補性第２グローバルビット線（ＧＢＬ、／ＧＢＬ）の信
号レベルが変化すると、その電位変化が寄生容量を介し
て相補性ビット線（ＢＬ、／ＢＬ）に悪影響を及ぼし、
その振幅を減少させるため、アクセス時間が劣化したり
誤動作を引き起こしたりする虞れがある。
に接続された複数のメモリセルＭＣから相補性ビット線
（ＢＬ、／ＢＬ）に信号が読み出されているときに、こ
の相補性ビット線（ＢＬ、／ＢＬ）の近傍に位置する相
補性第２グローバルビット線（ＧＢＬ、／ＧＢＬ）の信
号レベルが変化すると、その電位変化が寄生容量を介し
て相補性ビット線（ＢＬ、／ＢＬ）に悪影響を及ぼし、
その振幅を減少させるため、アクセス時間が劣化したり
誤動作を引き起こしたりする虞れがある。
【００３５】図１０は、メモリセルアレイ（ＢＬｏｃ
ｋ）が形成された基板に垂直な面から見た相補性ビット
線（ＢＬ、／ＢＬ）とその近傍の相補性第２グローバル
ビット線（ＧＢＬ、／ＧＢＬ）との位置関係を示してい
る。
ｋ）が形成された基板に垂直な面から見た相補性ビット
線（ＢＬ、／ＢＬ）とその近傍の相補性第２グローバル
ビット線（ＧＢＬ、／ＧＢＬ）との位置関係を示してい
る。
【００３６】本実施形態では、上記した相補性ビット線
（ＢＬ、／ＢＬ）と相補性第２グローバルビット線（Ｇ
ＢＬ、／ＧＢＬ）との間に形成される寄生容量に起因す
る読み出し誤動作を防ぐ対策として、第４層目の配線で
ある第２グローバルビット線（ＧＢＬまたは／ＧＢＬ）
とその直下に位置する第２層目の配線である相補性ビッ
ト線（ＢＬ、／ＢＬ）との距離を等しくする。すなわ
ち、基板の主面に垂直な仮想断面において、相補性ビッ
ト線（ＢＬ、／ＢＬ）の一方（ＢＬ）の断面中心と、他
方（／ＢＬ）断面中心と、これら相補性ビット線（Ｂ
Ｌ、／ＢＬ）の真上に配置された第２グローバルビット
線（ＧＢＬまたは／ＧＢＬ）の断面中心とを頂点として
形成される三角形が、二等辺三角形となるように第２グ
ローバルビット線（ＧＢＬまたは／ＧＢＬ）を配置す
る。
（ＢＬ、／ＢＬ）と相補性第２グローバルビット線（Ｇ
ＢＬ、／ＧＢＬ）との間に形成される寄生容量に起因す
る読み出し誤動作を防ぐ対策として、第４層目の配線で
ある第２グローバルビット線（ＧＢＬまたは／ＧＢＬ）
とその直下に位置する第２層目の配線である相補性ビッ
ト線（ＢＬ、／ＢＬ）との距離を等しくする。すなわ
ち、基板の主面に垂直な仮想断面において、相補性ビッ
ト線（ＢＬ、／ＢＬ）の一方（ＢＬ）の断面中心と、他
方（／ＢＬ）断面中心と、これら相補性ビット線（Ｂ
Ｌ、／ＢＬ）の真上に配置された第２グローバルビット
線（ＧＢＬまたは／ＧＢＬ）の断面中心とを頂点として
形成される三角形が、二等辺三角形となるように第２グ
ローバルビット線（ＧＢＬまたは／ＧＢＬ）を配置す
る。
【００３７】このようにすると、相補性ビット線（Ｂ
Ｌ、／ＢＬ）の一方（ＢＬ）と第２グローバルビット線
（ＧＢＬまたは／ＧＢＬ）との間に形成される容量（Ｃ
１）は、相補性ビット線（ＢＬ、／ＢＬ）の他方（／Ｂ
Ｌ）と第２グローバルビット線（ＧＢＬまたは／ＧＢ
Ｌ）との間に形成される容量（Ｃ２）と実質的に同じに
なる（Ｃ１≒Ｃ２）。これにより、第２グローバルビッ
ト線（ＧＢＬまたは／ＧＢＬ）とその直下の相補性ビッ
ト線（ＢＬ、／ＢＬ）との間の寄生容量がほぼ平衡にな
るため、アクセス時間の劣化や誤動作の発生を防止する
ことができる。
Ｌ、／ＢＬ）の一方（ＢＬ）と第２グローバルビット線
（ＧＢＬまたは／ＧＢＬ）との間に形成される容量（Ｃ
１）は、相補性ビット線（ＢＬ、／ＢＬ）の他方（／Ｂ
Ｌ）と第２グローバルビット線（ＧＢＬまたは／ＧＢ
Ｌ）との間に形成される容量（Ｃ２）と実質的に同じに
なる（Ｃ１≒Ｃ２）。これにより、第２グローバルビッ
ト線（ＧＢＬまたは／ＧＢＬ）とその直下の相補性ビッ
ト線（ＢＬ、／ＢＬ）との間の寄生容量がほぼ平衡にな
るため、アクセス時間の劣化や誤動作の発生を防止する
ことができる。
【００３８】また、上記のような対策を施した場合で
も、第２グローバルビット線（ＧＢＬまたは／ＧＢＬ）
の直下に位置する相補性ビット線（ＢＬ、／ＢＬ）以外
のビット線（ＢＬまたは／ＢＬ）は、上記第２グローバ
ルビット線（ＧＢＬまたは／ＧＢＬ）に対し、不平衡な
容量を持つ。この容量は、第２グローバルビット線（Ｇ
ＢＬまたは／ＧＢＬ）とその直下の相補性ビット線（Ｂ
Ｌ、／ＢＬ）との間に形成される容量に比べれば小さい
が、アクセス時間の劣化などを引き起こす原因となる場
合もある。
も、第２グローバルビット線（ＧＢＬまたは／ＧＢＬ）
の直下に位置する相補性ビット線（ＢＬ、／ＢＬ）以外
のビット線（ＢＬまたは／ＢＬ）は、上記第２グローバ
ルビット線（ＧＢＬまたは／ＧＢＬ）に対し、不平衡な
容量を持つ。この容量は、第２グローバルビット線（Ｇ
ＢＬまたは／ＧＢＬ）とその直下の相補性ビット線（Ｂ
Ｌ、／ＢＬ）との間に形成される容量に比べれば小さい
が、アクセス時間の劣化などを引き起こす原因となる場
合もある。
【００３９】その対策としては、図１１に示すように、
相補性ビット線（ＢＬ、／ＢＬ）の長さのほぼ中央付近
で相補性第２グローバルビット線（ＧＢＬ、／ＧＢＬ）
を折り曲げ、他の相補性ビット線（ＢＬ、／ＢＬ）の上
に配置する。このようにすると、第２グローバルビット
線（ＧＢＬまたは／ＧＢＬ）の直下に位置する相補性ビ
ット線（ＢＬ、／ＢＬ）以外のビット線（ＢＬまたは／
ＢＬ）も、上記第２グローバルビット線（ＧＢＬまたは
／ＧＢＬ）に対してほぼ平衡な容量を持つようになるた
め、アクセス時間の劣化や誤動作の発生をより確実に防
止することができる。
相補性ビット線（ＢＬ、／ＢＬ）の長さのほぼ中央付近
で相補性第２グローバルビット線（ＧＢＬ、／ＧＢＬ）
を折り曲げ、他の相補性ビット線（ＢＬ、／ＢＬ）の上
に配置する。このようにすると、第２グローバルビット
線（ＧＢＬまたは／ＧＢＬ）の直下に位置する相補性ビ
ット線（ＢＬ、／ＢＬ）以外のビット線（ＢＬまたは／
ＢＬ）も、上記第２グローバルビット線（ＧＢＬまたは
／ＧＢＬ）に対してほぼ平衡な容量を持つようになるた
め、アクセス時間の劣化や誤動作の発生をより確実に防
止することができる。
【００４０】上記のように、本実施形態では列方向に延
在する第４層目のメタル配線によって構成される相補性
第２グローバルビット線（ＧＢＬ、／ＧＢＬ）をメモリ
セルアレイ（ＢＬｏｃｋ）の上部に配置するが、列方向
に延在する第４層目のメタル配線は、相補性第２グロー
バルビット線（ＧＢＬ、／ＧＢＬ）の他、マット、カラ
ム論理回路１１７にＭＡＴ選択信号を供給する配線１１
９や、メモリセルＭＣにデータを書き込むためのグロー
バルビット線なども含まれる。従って、図１２および図
１３に示すように、これらの配線も相補性ビット線（Ｂ
Ｌ、／ＢＬ）の中央に配置することにより、相補性ビッ
ト線（ＢＬ、／ＢＬ）との間の寄生容量をほぼ平衡にす
ることができる。
在する第４層目のメタル配線によって構成される相補性
第２グローバルビット線（ＧＢＬ、／ＧＢＬ）をメモリ
セルアレイ（ＢＬｏｃｋ）の上部に配置するが、列方向
に延在する第４層目のメタル配線は、相補性第２グロー
バルビット線（ＧＢＬ、／ＧＢＬ）の他、マット、カラ
ム論理回路１１７にＭＡＴ選択信号を供給する配線１１
９や、メモリセルＭＣにデータを書き込むためのグロー
バルビット線なども含まれる。従って、図１２および図
１３に示すように、これらの配線も相補性ビット線（Ｂ
Ｌ、／ＢＬ）の中央に配置することにより、相補性ビッ
ト線（ＢＬ、／ＢＬ）との間の寄生容量をほぼ平衡にす
ることができる。
【００４１】（実施の形態２）図１４は、本実施形態の
配線レイアウトを示すメモリセルアレイのブロック図で
ある。
配線レイアウトを示すメモリセルアレイのブロック図で
ある。
【００４２】本実施形態では、相補性ビット線（ＢＬ、
／ＢＬ）を通じて読み出されたメモリセルＭＣのデータ
を増幅するセンスアンプ回路（ＳＡ）１０５に相補性第
２グローバルビット線（ＧＢＬ、／ＧＢＬ）を直接接続
する。
／ＢＬ）を通じて読み出されたメモリセルＭＣのデータ
を増幅するセンスアンプ回路（ＳＡ）１０５に相補性第
２グローバルビット線（ＧＢＬ、／ＧＢＬ）を直接接続
する。
【００４３】この方式は、各マット（ＭＡＴ）のＩ／Ｏ
ブロック毎に相補性第２グローバルビット線（ＧＢＬ、
／ＧＢＬ）が接続されるので、相補性第２グローバルビ
ット線（ＧＢＬ、／ＧＢＬ）の数は増えるが、行方向に
延在する相補性第１グローバルビット線（ＧＢＬ、／Ｇ
ＢＬ）が不要となり、その分、配線チャネルの面積を縮
小することができるので、チップ面積をさらに縮小する
ことができ、また、アクセス時間もさらに短縮すること
ができる。
ブロック毎に相補性第２グローバルビット線（ＧＢＬ、
／ＧＢＬ）が接続されるので、相補性第２グローバルビ
ット線（ＧＢＬ、／ＧＢＬ）の数は増えるが、行方向に
延在する相補性第１グローバルビット線（ＧＢＬ、／Ｇ
ＢＬ）が不要となり、その分、配線チャネルの面積を縮
小することができるので、チップ面積をさらに縮小する
ことができ、また、アクセス時間もさらに短縮すること
ができる。
【００４４】（実施の形態３）図１５は、本実施形態の
配線レイアウトを示すメモリセルアレイのブロック図で
ある。
配線レイアウトを示すメモリセルアレイのブロック図で
ある。
【００４５】本実施形態では、メモリセルアレイ上の相
補性第２グローバルビット線（ＧＢＬ、／ＧＢＬ）を斜
めに配線する。これにより、相補性ビット線（ＢＬ、／
ＢＬ）との間の寄生容量が低減されるため、ビット線に
悪影響を及ぼしたり、誤動作が発生が発生したりする不
具合を防止することができる。
補性第２グローバルビット線（ＧＢＬ、／ＧＢＬ）を斜
めに配線する。これにより、相補性ビット線（ＢＬ、／
ＢＬ）との間の寄生容量が低減されるため、ビット線に
悪影響を及ぼしたり、誤動作が発生が発生したりする不
具合を防止することができる。
【００４６】（実施の形態４）図１６は、本実施形態の
配線レイアウトを示すメモリセルアレイのブロック図で
ある。
配線レイアウトを示すメモリセルアレイのブロック図で
ある。
【００４７】本実施形態では、Ｉ／Ｏが同一となるメモ
リセルＭＣ同士を近接して配置する。これにより、行方
向に延在する相補性第１グローバルビット線（ＧＢＬ、
／ＧＢＬ）の配線長が短くなるので、信号遅延が低減さ
れ、データの読み出しを高速で行うことができる。
リセルＭＣ同士を近接して配置する。これにより、行方
向に延在する相補性第１グローバルビット線（ＧＢＬ、
／ＧＢＬ）の配線長が短くなるので、信号遅延が低減さ
れ、データの読み出しを高速で行うことができる。
【００４８】（実施の形態５）本実施形態では、相補性
第２グローバルビット線（ＧＢＬ、／ＧＢＬ）をメモリ
セルアレイ上に配置した場合に有効となる周辺回路のレ
イアウトについて説明する。
第２グローバルビット線（ＧＢＬ、／ＧＢＬ）をメモリ
セルアレイ上に配置した場合に有効となる周辺回路のレ
イアウトについて説明する。
【００４９】図１７は、センスアンプ回路（ＳＡ）とラ
イトアンプ回路（ＷＡ）とをメモリセルアレイの同じ側
に配置し、センスアンプ回路（ＳＡ）とデコード信号と
反対側に配置した例である。
イトアンプ回路（ＷＡ）とをメモリセルアレイの同じ側
に配置し、センスアンプ回路（ＳＡ）とデコード信号と
反対側に配置した例である。
【００５０】このレイアウトは、ＲＥＡＤ時に読み出す
データ速度が高速になるメリットがある。しかし、ＷＲ
ＩＴＥ時にライトデータとデコード信号が逆側にあるた
め、ライトデータとデコード信号にタイミングのずれが
生じる。これによってライトデータを書き込める期間を
確実に設けようとすると、サイクル時間を短くすること
ができないデメリットがある。
データ速度が高速になるメリットがある。しかし、ＷＲ
ＩＴＥ時にライトデータとデコード信号が逆側にあるた
め、ライトデータとデコード信号にタイミングのずれが
生じる。これによってライトデータを書き込める期間を
確実に設けようとすると、サイクル時間を短くすること
ができないデメリットがある。
【００５１】図１８は、センスアンプ回路（ＳＡ）とラ
イトアンプ回路（ＷＡ）とデコード信号をメモリセルア
レイの同じ側に配置した例である。
イトアンプ回路（ＷＡ）とデコード信号をメモリセルア
レイの同じ側に配置した例である。
【００５２】このレイアウトは、ライトデータとデコー
ド信号との間にタイミングのずれを生じにくいため、サ
イクル時間を最低限まで短くすることができるメリット
がある。その反面、遠端側のメモリセルをアクセスする
時、デコード信号とＲＥＡＤデータ信号が共にメモリセ
ルアレイ分の配線長を信号が通過しなければならないた
め、遅延が大きくなるというデメリットがある。
ド信号との間にタイミングのずれを生じにくいため、サ
イクル時間を最低限まで短くすることができるメリット
がある。その反面、遠端側のメモリセルをアクセスする
時、デコード信号とＲＥＡＤデータ信号が共にメモリセ
ルアレイ分の配線長を信号が通過しなければならないた
め、遅延が大きくなるというデメリットがある。
【００５３】図１９は、センスアンプ回路（ＳＡ）とラ
イトアンプ回路（ＷＡ）とをメモリセルアレイの反対側
に配置し、ライトアンプ回路（ＷＡ）とデコード信号を
同じ側に配置した例である。
イトアンプ回路（ＷＡ）とをメモリセルアレイの反対側
に配置し、ライトアンプ回路（ＷＡ）とデコード信号を
同じ側に配置した例である。
【００５４】このレイアウトは、上記２つのレイアウト
のデメリットを解消できるため、サイクル時間の低減、
ＲＥＡＤ時のアクセスタイムの低減が可能になるという
メリットがある。その反面、ＲＥＡＤ時用のＹセレクト
回路（ＹＳＷ）１０３とＷＲＩＴＥ時用のＹセレクト回
路（ＹＳＷ）１０３の２つを配置しなければならないと
いうデメリットがある。
のデメリットを解消できるため、サイクル時間の低減、
ＲＥＡＤ時のアクセスタイムの低減が可能になるという
メリットがある。その反面、ＲＥＡＤ時用のＹセレクト
回路（ＹＳＷ）１０３とＷＲＩＴＥ時用のＹセレクト回
路（ＹＳＷ）１０３の２つを配置しなければならないと
いうデメリットがある。
【００５５】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００５６】前記実施の形態では、ＳＲＡＭに適用した
場合について説明したが、これに限定されるものではな
く、ＤＲＡＭなどを含むメモリＬＳＩに広く適用するこ
とができる。
場合について説明したが、これに限定されるものではな
く、ＤＲＡＭなどを含むメモリＬＳＩに広く適用するこ
とができる。
【００５７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００５８】本発明によれば、メモリセルの信号を読み
出すビット線とその上層に配置された信号伝送線との間
に形成される寄生容量を低減することができるので、半
導体記憶装置のチップ面積を縮小し、その製造コストを
低減することができる。
出すビット線とその上層に配置された信号伝送線との間
に形成される寄生容量を低減することができるので、半
導体記憶装置のチップ面積を縮小し、その製造コストを
低減することができる。
【図１】本発明の一実施形態であるＳＲＡＭのブロック
図である。
図である。
【図２】本発明の一実施形態であるＳＲＡＭのメモリセ
ルの等価回路図である。
ルの等価回路図である。
【図３】本発明の一実施形態であるＳＲＡＭのメモリセ
ルアレイのレイアウトを示すシリコンチップの平面図で
ある。
ルアレイのレイアウトを示すシリコンチップの平面図で
ある。
【図４】図３に示すメモリセルアレイを拡大したブロッ
ク図である。
ク図である。
【図５】図４に示すメモリセルアレイをさらに拡大した
ブロック図である。
ブロック図である。
【図６】図４に示すメモリセルアレイ内のマットを示す
拡大ブロック図である。
拡大ブロック図である。
【図７】図６に示すマットおよびその近傍の周辺回路の
回路図である。
回路図である。
【図８】図６に示すマットに接続されたマット、カラム
論理回路の回路図である。
論理回路の回路図である。
【図９】図８に示すマット、カラム論理回路内のカラム
デコーダ回路を示す回路図である。
デコーダ回路を示す回路図である。
【図１０】メモリセルアレイが形成された基板に垂直な
面から見た相補性ビット線とその近傍の相補性第２グロ
ーバルビット線との位置関係を示す仮想断面図である。
面から見た相補性ビット線とその近傍の相補性第２グロ
ーバルビット線との位置関係を示す仮想断面図である。
【図１１】相補性第２グローバルビット線の一部を示す
平面図である。
平面図である。
【図１２】メモリセルアレイが形成された基板に垂直な
面から見た相補性ビット線とその近傍のＭＡＴ選択信号
配線との位置関係を示す仮想断面図である。
面から見た相補性ビット線とその近傍のＭＡＴ選択信号
配線との位置関係を示す仮想断面図である。
【図１３】メモリセルアレイが形成された基板に垂直な
面から見た相補性ビット線とその近傍のグローバルビッ
ト線との位置関係を示す仮想断面図である。
面から見た相補性ビット線とその近傍のグローバルビッ
ト線との位置関係を示す仮想断面図である。
【図１４】本発明の他の実施の形態であるＳＲＡＭの配
線レイアウトを示すメモリセルアレイのブロック図であ
る。
線レイアウトを示すメモリセルアレイのブロック図であ
る。
【図１５】本発明の他の実施の形態であるＳＲＡＭの配
線レイアウトを示すメモリセルアレイのブロック図であ
る。
線レイアウトを示すメモリセルアレイのブロック図であ
る。
【図１６】本発明の他の実施の形態であるＳＲＡＭの配
線レイアウトを示すメモリセルアレイのブロック図であ
る。
線レイアウトを示すメモリセルアレイのブロック図であ
る。
【図１７】本発明の他の実施形態であるＳＲＡＭの周辺
回路のレイアウトを示すブロック図である。
回路のレイアウトを示すブロック図である。
【図１８】本発明の他の実施形態であるＳＲＡＭの周辺
回路のレイアウトを示すブロック図である。
回路のレイアウトを示すブロック図である。
【図１９】本発明の他の実施形態であるＳＲＡＭの周辺
回路のレイアウトを示すブロック図である。
回路のレイアウトを示すブロック図である。
１ シリコンチップ（基板） １０１ メモリセルアレイ（ＭＡＲＹ） １０２ Ｘデコーダ回路（ＸＤ） １０３ Ｙセレクト回路（ＹＳＷ） １０４ ライトアンプ回路（ＷＡ） １０５ センスアンプ回路（ＳＡ） １０６ Ｙデコーダ回路（ＹＤ） １０７ アドレス入力バッファ回路 １０８ データ入力バッファ回路 １０９ データ出力回路 １１０ クロック入力バッファ回路 １１１ ライトイネーブル入力バッファ回路 １１２ リード／ライト信号生成回路 １１３ データバスイコライズ信号生成回路 １１４ センスアンプ活性信号とアドレス信号との論理
を取る回路 １１５ センスアンプ活性タイミング調整信号生成回路 １１６ データバスバッファ回路 １１７ マット、カラム論理回路 １１８ カラムデコーダ回路 １１９ ＭＡＴ選択信号供給線 ＡＤ アドレス入力パッド ＢＬ、／ＢＬ ビット線 ＣＫ クロック入力パッド ＤＱ データ入出力パッド ＧＢＬ、／ＧＢＬ グローバルビット線 ＩＮＶ1、ＩＮＶ2 インバータ ＭＡＲＹ メモリセルアレイ ＭＣ メモリセル Ｑｄ1、Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1、Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1、Ｑｔ2 転送用ＭＩＳＦＥＴ ＷＬ ワード線
を取る回路 １１５ センスアンプ活性タイミング調整信号生成回路 １１６ データバスバッファ回路 １１７ マット、カラム論理回路 １１８ カラムデコーダ回路 １１９ ＭＡＴ選択信号供給線 ＡＤ アドレス入力パッド ＢＬ、／ＢＬ ビット線 ＣＫ クロック入力パッド ＤＱ データ入出力パッド ＧＢＬ、／ＧＢＬ グローバルビット線 ＩＮＶ1、ＩＮＶ2 インバータ ＭＡＲＹ メモリセルアレイ ＭＣ メモリセル Ｑｄ1、Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1、Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1、Ｑｔ2 転送用ＭＩＳＦＥＴ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 秋岡 隆志 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 光本 欽哉 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 青山 昭久 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 篠崎 雅雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B015 JJ31 KA38 KB09 KB52 PP02 5F083 BS27 GA09 GA12 KA06 LA03 LA04 LA12 LA17 LA18
Claims (10)
- 【請求項１】 複数のメモリセルと、前記複数のメモリ
セルに対応して設けられた一対のビット線と、前記一対
のビット線の信号を増幅する増幅回路と、前記増幅回路
によって増幅された信号を伝送する信号伝送線とを含
み、 前記一対のビット線は、半導体基板の主面上の第１の層
に形成され、前記主面の第１方向に延在するように配置
され、 前記信号伝送線は、前記第１の層よりも上層に位置する
第２の層に形成され、前記第１方向に延在するように配
置され、 前記信号伝送線は、前記一対のビット線の一方と前記信
号伝送線との間の容量と、前記一対のビット線の他方と
前記信号伝送線との間の容量とが実質的に等しくなるよ
うに配置されていることを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、前記一対のビット線の長さのほぼ中央付近で前記信
号伝送線を折り曲げ、前記一対のビット線と異なる他の
一対のビット線上に配置することを特徴とする半導体記
憶装置。 - 【請求項３】 半導体基板の主面に形成された複数のメ
モリセルと、 前記半導体基板の主面上の第１の層に形成され、前記複
数のメモリセルに接続された一対のビット線と、 前記半導体基板の主面に形成され、前記一対のビット線
に接続された増幅回路と、 前記半導体基板の主面上の前記第１の層よりも上層に位
置する第２の層に形成され、前記増幅回路によって増幅
された信号を伝送する信号伝送線とを含み、 前記一対のビット線および前記信号伝送線が、前記半導
体基板の主面の第１方向に延在するように配置された半
導体記憶装置であって、 前記半導体基板の主面に垂直な仮想断面において、前記
一対のビット線の一方の断面中心と、前記一対のビット
線の他方の断面中心と、前記信号伝送線の断面中心とを
頂点として形成される三角形は、前記一対のビット線の
断面中心と前記信号伝送線の断面中心とを結ぶ二辺の距
離がほぼ等しい二等辺三角形であることを特徴とする半
導体記憶装置。 - 【請求項４】 請求項３記載の半導体記憶装置におい
て、前記一対のビット線の長さのほぼ中央付近で前記信
号伝送線を折り曲げ、前記一対のビット線と異なる他の
一対のビット線上に配置することを特徴とする半導体記
憶装置。 - 【請求項５】 ワード線と、複数のビット線対と、前記
ワード線および前記複数のビット線対に接続される複数
のメモリセルと、前記複数のメモリセルを選択するため
のアドレス信号を伝送する信号伝送線とを含み、 前記複数のビット線対は、半導体基板の主面上の第１の
層に形成され、前記主面の第１方向に延在するように配
置され、 前記信号伝送線は、前記第１の層よりも上層に位置する
第２の層に形成され、前記第１方向に延在するように配
置され、 前記信号伝送線は、前記複数のビット線対に含まれる第
１ビット線対の一方と前記信号伝送線との間の容量と、
前記第１ビット線対の他方と前記信号伝送線との間の容
量とが実質的に等しくなるように配置されていることを
特徴とする半導体記憶装置。 - 【請求項６】 請求項５記載の半導体記憶装置におい
て、前記一対のビット線の長さのほぼ中央付近で前記信
号伝送線を折り曲げ、前記一対のビット線と異なる他の
一対のビット線上に配置することを特徴とする半導体記
憶装置。 - 【請求項７】 複数のワード線と、複数のビット線対
と、前記複数のワード線および前記複数のビット線対に
接続される複数のメモリセルと、前記複数のメモリセル
から前記複数のビット線対に読み出された信号を増幅す
る複数の増幅回路と、 前記複数のワード線のうちの一つが選択された後、前記
選択された一つのワード線に接続された複数のメモリセ
ルから読み出された信号が前記複数の増幅回路によって
所定の電位に増幅されるまでの間に、その信号レベルが
変化する信号を伝送する信号伝送線とを含み、 前記複数のビット線対は、半導体基板の主面上の第１の
層に形成され、前記主面の第１方向に延在するように配
置され、 前記信号伝送線は、前記第１の層よりも上層に位置する
第２の層に形成され、前記第１方向に延在するように配
置され、 前記信号伝送線は、前記複数のビット線対に含まれる第
１ビット線対の一方と前記信号伝送線との間の容量と、
前記第１ビット線対の他方と前記信号伝送線との間の容
量とが実質的に等しくなるように配置されていることを
特徴とする半導体記憶装置。 - 【請求項８】 請求項７記載の半導体記憶装置におい
て、前記一対のビット線の長さのほぼ中央付近で前記信
号伝送線を折り曲げ、前記一対のビット線と異なる他の
一対のビット線上に配置することを特徴とする半導体記
憶装置。 - 【請求項９】 請求項７記載の半導体記憶装置におい
て、前記信号伝送線は、前記複数の増幅回路のうちの一
つによって増幅された信号を伝送することを特徴とする
半導体記憶装置。 - 【請求項１０】 請求項７記載の半導体記憶装置におい
て、前記信号伝送線は、前記複数のビット線対のうちの
一つのビット線対を選択するためのアドレス信号のうち
の一つを伝送することを特徴とする半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000386087A JP2002190532A (ja) | 2000-12-19 | 2000-12-19 | 半導体記憶装置 |
| TW090126430A TW527715B (en) | 2000-12-19 | 2001-10-25 | Semiconductor memory device |
| US10/011,488 US6625070B2 (en) | 2000-12-19 | 2001-12-11 | Semiconductor memory device |
| KR1020010080448A KR100855055B1 (ko) | 2000-12-19 | 2001-12-18 | 반도체기억장치 |
| US10/637,549 US6856559B2 (en) | 2000-12-19 | 2003-08-11 | Semiconductor memory device |
| US11/046,690 US7068551B2 (en) | 2000-12-19 | 2005-02-01 | Semiconductor memory device |
| US11/375,060 US7254068B2 (en) | 2000-12-19 | 2006-03-15 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000386087A JP2002190532A (ja) | 2000-12-19 | 2000-12-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002190532A true JP2002190532A (ja) | 2002-07-05 |
Family
ID=18853239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000386087A Pending JP2002190532A (ja) | 2000-12-19 | 2000-12-19 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (4) | US6625070B2 (ja) |
| JP (1) | JP2002190532A (ja) |
| KR (1) | KR100855055B1 (ja) |
| TW (1) | TW527715B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6894231B2 (en) * | 2002-03-19 | 2005-05-17 | Broadcom Corporation | Bus twisting scheme for distributed coupling and low power |
| US6861715B2 (en) * | 2002-04-08 | 2005-03-01 | Guobiao Zhang | Electrically programmable three-dimensional memory |
| US20070204122A1 (en) * | 2004-04-04 | 2007-08-30 | Guobiao Zhang | Multimedia Three-Dimensional Memory (M3DM) System |
| JP4756581B2 (ja) * | 2005-07-21 | 2011-08-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US7310257B2 (en) * | 2005-11-10 | 2007-12-18 | Micron Technology, Inc. | Local digit line architecture and method for memory devices having multi-bit or low capacitance memory cells |
| US9111634B2 (en) * | 2012-07-13 | 2015-08-18 | Freescale Semiconductor, Inc. | Methods and structures for multiport memory devices |
| US9305635B2 (en) * | 2013-10-31 | 2016-04-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | High density memory structure |
| US11532351B2 (en) * | 2020-05-08 | 2022-12-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device with additional write bit lines |
| US11361817B2 (en) * | 2020-08-25 | 2022-06-14 | Qualcomm Incorporated | Pseudo-triple-port SRAM bitcell architecture |
| US11302388B2 (en) | 2020-08-25 | 2022-04-12 | Qualcomm Incorporated | Decoding for pseudo-triple-port SRAM |
| US11398274B2 (en) | 2020-08-25 | 2022-07-26 | Qualcomm Incorporated | Pseudo-triple-port SRAM |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793376B2 (ja) | 1987-07-08 | 1995-10-09 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS6414954U (ja) | 1987-07-17 | 1989-01-25 | ||
| JPH07109878B2 (ja) * | 1988-11-16 | 1995-11-22 | 株式会社東芝 | 半導体記憶装置 |
| US5179427A (en) * | 1989-06-13 | 1993-01-12 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device with voltage stabilizing electrode |
| US5170243A (en) | 1991-11-04 | 1992-12-08 | International Business Machines Corporation | Bit line configuration for semiconductor memory |
| JP3227923B2 (ja) | 1993-07-27 | 2001-11-12 | ソニー株式会社 | 半導体記憶装置 |
| JP3440335B2 (ja) * | 1993-08-18 | 2003-08-25 | 日本テキサス・インスツルメンツ株式会社 | 半導体メモリ装置 |
| JP4052697B2 (ja) * | 1996-10-09 | 2008-02-27 | 富士通株式会社 | 信号伝送システム、および、該信号伝送システムのレシーバ回路 |
| JP3085241B2 (ja) | 1997-04-11 | 2000-09-04 | 日本電気株式会社 | 半導体記憶装置 |
| US6804304B1 (en) * | 1998-10-30 | 2004-10-12 | Broadcom Corporation | Reduction of aggregate EMI emissions of multiple transmitters |
| US6888776B2 (en) * | 2000-09-06 | 2005-05-03 | Renesas Technology Corp. | Semiconductor memory device |
| US6859883B2 (en) * | 2001-05-31 | 2005-02-22 | Koninklijke Philips Electronics N.V. | Parallel data communication consuming low power |
| US6894231B2 (en) * | 2002-03-19 | 2005-05-17 | Broadcom Corporation | Bus twisting scheme for distributed coupling and low power |
| US6891311B2 (en) * | 2002-06-27 | 2005-05-10 | Siemens Medical Solutions Usa, Inc | Ultrasound transmit pulser with receive interconnection and method of use |
| US6994674B2 (en) * | 2002-06-27 | 2006-02-07 | Siemens Medical Solutions Usa, Inc. | Multi-dimensional transducer arrays and method of manufacture |
| US20040078615A1 (en) * | 2002-10-17 | 2004-04-22 | Intel Corporation (A Delaware Corporation) | Multi-module system, distribution circuit and their methods of operation |
| JP2004158802A (ja) * | 2002-11-08 | 2004-06-03 | Renesas Technology Corp | 半導体記憶装置 |
| KR100608365B1 (ko) * | 2004-05-17 | 2006-08-08 | 주식회사 하이닉스반도체 | 메모리 장치의 내부 제어 신호를 측정하는 방법 및 장치 |
| KR100549869B1 (ko) * | 2004-10-18 | 2006-02-06 | 삼성전자주식회사 | 의사 차동 출력 버퍼, 이를 이용한 메모리 칩 및 메모리시스템 |
-
2000
- 2000-12-19 JP JP2000386087A patent/JP2002190532A/ja active Pending
-
2001
- 2001-10-25 TW TW090126430A patent/TW527715B/zh not_active IP Right Cessation
- 2001-12-11 US US10/011,488 patent/US6625070B2/en not_active Expired - Lifetime
- 2001-12-18 KR KR1020010080448A patent/KR100855055B1/ko not_active IP Right Cessation
-
2003
- 2003-08-11 US US10/637,549 patent/US6856559B2/en not_active Expired - Lifetime
-
2005
- 2005-02-01 US US11/046,690 patent/US7068551B2/en not_active Expired - Fee Related
-
2006
- 2006-03-15 US US11/375,060 patent/US7254068B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020050125A (ko) | 2002-06-26 |
| US7254068B2 (en) | 2007-08-07 |
| US20020075732A1 (en) | 2002-06-20 |
| US20040027896A1 (en) | 2004-02-12 |
| US6625070B2 (en) | 2003-09-23 |
| US20050128839A1 (en) | 2005-06-16 |
| US7068551B2 (en) | 2006-06-27 |
| TW527715B (en) | 2003-04-11 |
| KR100855055B1 (ko) | 2008-08-29 |
| US20060158918A1 (en) | 2006-07-20 |
| US6856559B2 (en) | 2005-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7440350B2 (en) | Semiconductor integrated circuit device | |
| US8305836B2 (en) | Semiconductor memory device highly integrated in direction of columns | |
| KR100589569B1 (ko) | 반도체 메모리 장치 | |
| US5554874A (en) | Six-transistor cell with wide bit-line pitch, double words lines, and bit-line contact shared among four cells | |
| US7254068B2 (en) | Semiconductor memory device | |
| US5097440A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
| JP2004103159A (ja) | 半導体記憶装置 | |
| JPH0775116B2 (ja) | 半導体記憶装置 | |
| US7259977B2 (en) | Semiconductor device having hierarchized bit lines | |
| JP3996267B2 (ja) | 半導体記憶装置 | |
| US5184321A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
| US5101377A (en) | Semiconductor memory device | |
| US6977860B1 (en) | SRAM power reduction | |
| US7403408B2 (en) | Semiconductor memory device and semiconductor device | |
| JP2003332467A (ja) | 半導体装置 | |
| JP3732111B2 (ja) | 半導体装置 | |
| KR100244824B1 (ko) | 반도체집적회로장치 | |
| JP3579068B2 (ja) | 論理回路 | |
| JP2008146734A (ja) | 半導体記憶装置 | |
| JPH11214652A (ja) | 半導体記憶装置 | |
| KR19990086386A (ko) | 계층적 비트라인 구조를 갖는 반도체 메모리장치 | |
| JPH10275469A (ja) | 半導体記憶装置 | |
| JP2000323682A (ja) | 半導体集積回路装置 | |
| JPH09245474A (ja) | 半導体集積回路 | |
| JPH04212779A (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041206 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050315 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080624 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081021 |