JP2003332467A - 半導体装置 - Google Patents

半導体装置

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JP2003332467A
JP2003332467A JP2003103137A JP2003103137A JP2003332467A JP 2003332467 A JP2003332467 A JP 2003332467A JP 2003103137 A JP2003103137 A JP 2003103137A JP 2003103137 A JP2003103137 A JP 2003103137A JP 2003332467 A JP2003332467 A JP 2003332467A
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line pair
data line
data
semiconductor device
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JP2003103137A
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Kazuo Kobayashi
和男 小林
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Seiko Epson Corp
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Abstract

(57)【要約】 【課題】 データ読み出し用ビット線とデータ書き込み
用ビット線との容量カップリングを低減させて、データ
の誤検出を防止する。 【解決手段】 メモリセル列の任意のメモリセルよりデ
ータを読み出す第1のビット線対BM,/BMと、メモ
リセル列の他の任意のメモリセルにデータを書き込む第
2のビット線対BS,/BSとは、層間絶縁膜32を介
して、それぞれ異なる層に形成される。平面視にて、第
1のビット線対BM,/BMのビット線間隔が、第2の
ビット線対BS,/BSのビット線間隔よりも広く、第
1のビット線対BM,/BMの間に第2のビット線対B
S,/BSが配置される。第1のビット線対BM,/B
Mと同層であって、第1のビット線対BM,/BMの間
に、グランド電位に設定される第1の配線層VSSを有
する。第2のビット線対BS,/BSと同層で、第1の
ビット線対BM,/BMの各々のビット線と層間絶縁膜
32を介してそれぞれ対向し、互いにグランド電位に設
定される第2,第3の配線層40,42を有する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、複数のポートを有
するメモリを搭載した半導体装置に関する。
【0002】
【背景技術及び発明が解決しようとする課題】2ポート
RAMあるいはデュアルポートRAMと称されるメモリ
装置が知られている。この種のRAMでは、あるメモリ
セルに対して1ポート介してデータを書き込みながら、
他の1ポートを介して他のメモリセルからデータの読み
出しが可能となっている。この種のRAMは、一つのメ
モリセルに対して2本のワード線と、2対のビット線が
必要となっている。
【0003】近年では、半導体プロセスの微細化に伴
い、よりメモリ容量の大きなメモリ装置が開発されてい
る。
【0004】この微細プロセスを用いてよりメモリセル
数の多いメモリ装置を製造し、データの読み書きを実施
したところ、書き込んだデータとは異なるデータが読み
出される事態が確認された。この事態は、ビット線対を
介して読み出されたビット信号が誤検出されることに起
因していることが判明した。
【0005】そこで、本発明の目的は、メモリセルより
読み出されたデータが誤検出することのない半導体装置
を提供することにある。
【0006】本発明の他の目的は、データ読み出し線と
データ書き込み線との容量カップリングを低減させるこ
とのできる半導体装置を提供することにある。
【0007】本発明のさらに他の目的は、データ読み出
し線とデータ書き込み線との間の干渉を防止することの
できる半導体装置を提供することにある。
【0008】本発明のさらに他の目的は、ビット線間の
干渉を防止することのできる半導体装置を提供すること
にある。
【0009】
【課題を解決するための手段】本発明に係る半導体装置
は、列方向に沿って配列された複数のメモリセルと、行
方向に沿って延び、前記複数のメモリセルの中から任意
の2つを非同期で選択可能な複数のワード線と、前記列
方向に沿って延びて前記複数のメモリセルに共用され、
選択された一つのメモリセルに接続される第1のデータ
線と、前記列方向に沿って延びて前記複数のメモリセル
に共用され、選択された他の一つのメモリセルに接続さ
れる第2のデータ線と、を有し、前記第1のデータ線と
前記第2のデータ線とは、層間絶縁膜を介して互いに異
なる層に形成されていることを特徴とする。
【0010】本発明によれば、第1,第2のデータ線間
の距離は、少なくとも層間絶縁膜の厚さ分確保できる。
よって、第1,第2のデータ線間に生ずるカップリング
容量値を低減できる。このため、第1,第2のデータ線
の一方よりデータ書き込み、それとは非同期で他方より
データ読み出しても、読み出されたデータが容量カップ
リングに起因して誤検出されることを防止できる。
【0011】この第1のデータ線と第2のデータ線と
は、層間絶縁膜を挟んで互いに非対向の位置に配置され
るとさらに良い。第1,第2のデータ線を、層間絶縁膜
の膜厚以上の距離だけ離して配置できるからである。
【0012】この場合、第1のデータ線と同層にて、第
2のデータ線と層間絶縁膜を挟んで対向配置されて、グ
ランド電位に設定される第1の配線層と、第2のデータ
線と同層にて、第1のデータ線と層間絶縁膜を挟んで対
向配置されて、グランド電位に設定される第2の配線層
とをさらに設けることができる。こうすると、第1,第
2の配線層によるシールド効果により、第1,第2のデ
ータ線間で影響し合うことが低減される。
【0013】これら第1,第2の配線層同士をビアで接
続すれば、より大きなシールド効果が期待できる。
【0014】上述の層間絶縁膜は、第1,第2の相間絶
縁膜を含んだ2層に分離しても良い。この場合、第1の
データ線と第2のデータ線とが対向する領域であって、
第1,第2の層間絶縁膜に挟まれた位置に、グランド電
位に設定される配線層をさらに設けることができる。
【0015】こうすると、第1のデータ線と第2のデー
タ線とを上下で対向配置しても、この第1,第2のデー
タ線は、第1,第2の層間絶縁膜及び配線層によって隔
離され、しかも配線層によってシールされる。
【0016】ここで、第1のデータ線は、伝送される信
号の論理が互いに異なる第1のビット線対を有すること
ができ、同様に第2のデータ線も、伝送される信号の論
理が互いに異なる第2のビット線対を有することができ
る。
【0017】また、平面視にて、第1のビット線対のビ
ット線間隔が、第2のビット線対のビット線間隔よりも
広く、前記第1のビット線対の間に前記第2のビット線
対が配置されて良い。
【0018】こうすると、第1のビット線対を構成する
各々のビット線同士が影響しあうことが低減される。こ
のような構造は、第1のビット線対をデータ読み出し専
用とし、第2のビット線対をデータ書き込み専用とする
場合に好適である。データ書き込み用ビット線対より
も、データ読み出し用ビット線対の方がデータが損なわ
れ易いからである。
【0019】第1のビット線対と同層であって、その第
1のビット線対の間に、グランド電位に設定される第1
の配線層をさらに設けることができる。第1のビット線
対同士を、第1の配線層のシールド効果によってより隔
離できるからである。
【0020】第2のビット線対と同層で、前記第1のビ
ット線対の各々のビット線と前記層間絶縁膜を介してそ
れぞれ対向し、互いにグランド電位に設定される第2,
第3の配線層をさらに設けることができる。こうする
と、第1及び第2のビット線対を構成する複数のビット
線の各々をシールドすることができる。
【0021】このとき、第1、第2の配線層同士と、第
1,第3の配線層同士とを、それぞれビアで接続すれ
ば、より大きなシールド効果が確保される。
【0022】本発明は、0.25μm以下の微細プロセ
スにて製造される半導体装置にて好適に実施できる。こ
のような半導体装置にてデータ線またはビット線を何の
配慮もなく配置すると、容量カップリングによる不具合
が生じるからである。
【0023】本発明はメモリ容量の大きなメモリにて好
適に実施でき、例えば列方向に配列された複数のメモリ
セルの総数が280個以上のものである。この場合、近
接配置されるデータ線同士またはビット線同士が容量カ
ップリングされることで、データの誤検出が生じるから
である。
【0024】本発明は特に、0.25μm以下の微細プ
ロセスを用いて、列方向に280個以上のメモリセルを
形成する際に好適に実施できる。この場合、ライン&ス
ペースの最小幅が、0.4μm以下となり、配線間スペ
ースが狭くなりかつ配線容量自体も増大するので、デー
タの誤検出がより顕著となるからである。このように本
発明は、ライン&スペースの最小幅が、0.4μm以下
のメモリセルを形成する際に好適な実施できる。
【0025】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図1は、半導体装置に含ま
れるメモリ領域を模式的に示している。なお、本発明が
適用される半導体装置とは、メモリを含むものであれば
良い。1チップにメモリのみが搭載される半導体記憶装
置以外に、いわゆるエンベディッドICとしてメモリが
内蔵されているものでも良い。
【0026】(メモリセルの説明)図1において、この
半導体装置は行方向にm個及び列方向にn個、計m×n
個配置されたメモリセルM11〜Mmnを有する2ポー
トRAMを内蔵している。
【0027】メモリセルM11〜Mmnの各々は同一の
構成を有し、その一つであるメモリセルM11が図2に
示されている。
【0028】図2において、メモリセルM11は、2つ
のインバータ12,14をループ状に接続して構成した
フリップ・フロップ10を有する。このフリップ・フロ
ップ10は、第1,第2のワード線WL11,WL12
により駆動される例えばN型MOSトランジスタにて形
成された第1〜第4のトランジスタ20,22,24,
26を介して、ビット線対BM,/BMと、ビット線対
BS,/BSとに接続されている。なお、ビット線対B
M,/BMは、伝送される信号の論理が互いに異なり、
ビット線BMの電位がHIGHであれば、ビット線/B
Mの電位はLOWである。この関係は、ビット線対B
S,/BSについても同様である。
【0029】ここで、第1,第2のワード線WL11,
WL12は、第1行目のメモリセルM11,M12,…
M1mに共用される。図1に示すように、他の行のメモ
リセル群に共用される第1,第2のワード線WL21,
WL22,…,WLn1,WLn2が設けられている。
【0030】そして、第1のワード線WL11,WL2
1,…WLn1の中から1本が選択されることで、ある
行のメモリセルが選択できる。この選択動作とは非同期
で、第2のワード線WL12,WL22,…WLn2の
中から1本が選択されることで、他の行のメモリセルが
選択できる。
【0031】また、図2において、第1のワード線WL
11が選択されると、第1,第2のトランジスタ20,
22がオンし、フリップ・フロップ10はビット線対B
S,/BSと接続される。従って、ビット線対BS,/
BSを介して、メモリセルM11に対してMPUからの
データを書き込むことができる。
【0032】図1に示す2ポートRAMでは、メモリセ
ルM11が選択されている期間に、メモリセルM11と
同一列に属する他のメモリセルを選択することが可能と
なっている。
【0033】例えば、第2行目の第2のワード線WL2
1が選択されることで、メモリセルM21内のフリップ
・フロップ10が、ビット線対BM,/BMに接続され
る。こうして、ビット線対BM,/BMを介して、メモ
リセルM21からデータを読み出してMPUに出力する
ことができる。
【0034】ここで、ビット線対BM,/BMをデータ
読み出し専用に用い、ビット線対BS,/BSをデータ
書き込み専用に用いることができ、あるいはその逆に設
定しても良い。ただし、この例に限らず、ビット線対B
M,/BMと、ビット線対BS,/BSとが共に、デー
タ書き込み及びデータ読み出しの双方に用いられるもの
であっても良い。
【0035】(断面構造)図3は、図1のA−A線の部
分断面図であり、ビット線対BM,/BMとビット線対
BS,/BSとの形成位置を示している。
【0036】ここで、図1に示すように、平面視にて、
ビット線対BM,/BMのビット線間隔W1が、ビット
線対BS,/BSのビット線間隔W2よりも広く、ビッ
ト線対BM,/BMの間にビット線対BS,/BSが配
置されている。
【0037】図3に示すように、ビット線対BS,/B
Sは、図示しない半導体基板上の金属第二層30に配置
され、第1のビット線対BM,/BMは、金属第二層3
0の上方に層間絶縁膜32を介して形成された金属第三
層34に配置されている。
【0038】なお、図3では金属第二層より下方の層は
図示していないが、半導体基板上に形成されるトランジ
スタ例えばMOSトランジスタのソース、ドレインへの
接続及び配線に金属第一層が用いられ、その上に形成さ
れる層間絶縁膜を介して上述の金属第二層30が形成さ
れている。
【0039】さらに、金属第二層30に形成されたビッ
ト線対BS,/BSと、金属第三層34に形成されたビ
ット線対BM,/BMとは、層間絶縁膜32を挟んで互
いに非対向の位置に配置されている。
【0040】そして、ビット線対BS,/BSと同層で
ある金属第二層30に配置され、かつビット線対BM,
/BMの各々のビット線と層間絶縁膜32を介してそれ
ぞれ対向するVSS配線層40,42が設けられてい
る。
【0041】また、ビット線対BM,/BMと同層の金
属第三層34に配置され、かつビット線対BS,/BS
と層間絶縁膜32を介して対向するVSS配線層44が
設けられている。
【0042】(比較例の断面構造)図4は、図1に示す
2ポートRAMのA−A線の従来の部分断面図である。
図4に示すように、ビット線対BM,/BMとビット線
対BS,/BSとは、同一の層例えば金属第二層に配置
されている。
【0043】(比較例の動作説明)以上のように構成さ
れた2ポートRAMにて、同一例例えば図1の第1列の
複数のメモリセルM11,M12,…M1nの中から任
意の2つのセルを選択した場合の動作について説明す
る。この場合、選択された一方のメモリセルに対してデ
ータ書き込みが、選択された他方のメモリセルに対して
データ読み出しが実施されるものとする。
【0044】より具体的な例として、メモリセルM1n
から読み出されたデータ(例えばHIGH)を図示しな
いセンスアンプにてセンシングする際に、メモリセルM
11に対するHIGHデータの書き込みから、メモリセ
ルM12に対するLOWデータの書き込みに切り換えた
状態を考える。
【0045】図5は、図4に示す比較例でのビット線B
Sとビット線BMの電位を模式的に示す特性図である。
【0046】図5では、ビット線BSの書き込み電位が
HIGHからLOWに変化すると、ビット線BMの読み
出し電位がHIGHから一旦降下し、その後に徐々にH
IGHに復帰している。
【0047】このビット線BMの読み出し電位の過渡的
な変化は、図4に示すように、例えば間隔0.25μm
をあけて形成されたビット線BM,BS同士が、カップ
リング容量C1にて容量結合していることに起因してい
ると考えられる。
【0048】まず、図5の時刻t0ではビット線BM,
BS間に形成されるカップリング容量C1にチャージさ
れた電荷が安定している。時刻t1では、ビット線BS
の電位がHIGHからLOWに切り換えられ、このとき
ビット線BMより正の電荷がカップリング容量C1に流
れ込む。これにより、図5の時刻t1に示すように、ビ
ット線BMの電位が過渡的に降下する。カップリング容
量C1に電荷がチャージされる過程で、ビット線BMか
らカップリング容量C1に流れ込む電荷量が減るため、
図5の時刻t2に示すようにビット線BMの電位は徐々
に回復する。
【0049】ここで、2ポートRAMの高速アクセスに
伴い、ビット線BMの電位をセンスアンプでセンシング
する時間が短くなる。
【0050】このとき、ビット線BMの電位のセンシン
グ時期が、図5の時刻t1を含むタイミングに設定され
ると、本来HIGHであったデータを、LOWであると
誤認識してしまう。
【0051】この現象は、ビット線/BS,/BM間で
も同様に生じ、図4に示すカップリング容量C3の存在
に起因して、ビット線/BMの本来LOWであるデータ
をHIGHと認識してしまうおそれがある。
【0052】なお、ビット線BS,/BS間にも、図4
に示すようにカップリング容量C2が形成されるが、こ
のカップリング容量C2に起因した問題は深刻でない。
なぜなら、ビット線BS,/BSの電位変化は同期して
おり、ビット線BM,MS間の電位変化及びビット線/
BS,/BM間の電位変化のように、非同期でないから
である。特に、ビット線対BS,/BSをデータ書き込
み専用線として用いる場合は、カップリング容量C2の
存在はより無視し得る。なぜなら、データ書き込みに用
いられるトランジスタの電流駆動能力は、データ読み出
しに用いられるトランジスタに比べて大きいのが通常で
あるからである。
【0053】ここで、図4に示すカップリング容量C1
〜C3の容量値は、ビット線BM,BSの長さが長くな
るほど増大し、その長さは2ポートRAMの記憶容量の
増大に伴って長くなる。またこれらの容量値は、ビット
線BM,BSの間隔が狭くなるほど増大し、その間隔は
半導体プロセスの微細化に伴って狭くなる。
【0054】本発明者によれば、0.25μm以下の微
細プロセスを用い、図1に示す列方向のメモリセルの個
数が280個を超えると、上述したデータの誤検出が確
認されることが分かった。
【0055】(本実施形態の動作説明)図4に示す比較
例の断面構造を、図3に示す断面構造に改良すると、メ
モリセルの占有面積が拡大することなく、上述した容量
カップリングに伴うデータ誤検出を防止できることが確
認できた。
【0056】図3に示す構造によれば、まず、ビット線
BM,BS間には層間絶縁膜32が介在される。このた
め、図3に示すビット線BM,BSの間隔は、図4に示
す比較例でのビット線BM,BSの間隔よりも広がって
いる。しかも、図3に示すビット線BM,BSは、層間
絶縁膜32を挟んで非対向の位置に形成されるため、ビ
ット線BM,BSの間隔を、層間絶縁膜32の膜厚より
大きく確保できる。
【0057】このように、ビット線BM,BS間の距離
及びビット線/BM,/BS間の距離を広げることで、
図4に示すカップリング容量C1,C3の容量値を減少
できる。従って、容量結合に伴う上述のデータ誤検出を
防止できる。
【0058】また、図3の構造では、ビット線対BM,
/BMの間隔も広く確保されている。この構造は、ビッ
ト線対BM,/BMをデータ読み出し専用線として用い
る場合に特に好ましい。微小電流が流れるデータ読み出
し線BM,/BMの各々を、他の配線から最も遠ざけて
悪影響を受けないように配置できるからである。
【0059】さらには、図3に示すように、ビット線対
BM,/BMの間にVSS配線層44が設けられてい
る。このVSS配線層44のシールド効果により、ビッ
ト線対BM,/BMが互いに影響を及ぼしあうことをよ
り低減できる。よって、この構造もまた、ビット線対B
M,BMをデータ読み出し専用線として用いる時に効果
的である。
【0060】図3の構造によれば、VSS配線層44に
加えてさらに、ビット線対BS,/BSの両隣にもVS
S配線層40,42が形成されている。このようにする
と、ビット線対BS,/BS及びBM,/BMの各々の
ビット線の間近にVSS配線層が形成され、任意の一つ
のビット線が任意の他の一つのビット線に及ぼす影響
が、VSS配線層のシールド効果により低減される。
【0061】このシールド効果をより高めるためには、
図6に示すように、下層のVSS配線層40,42を、
上層のVSS配線層44に接続するビア41,43を設
けることが好ましい。
【0062】なお、図3及び図6に示す構造において、
ビット線対BS,/BSを層間絶縁膜32の上層に、ビ
ット線対BM,/BMを層間絶縁膜32の下層に配置し
ても良い。
【0063】(他の構造の説明)図7は、図3及び図6
とは異なる断面構造を示している。図7では、金属第二
層にビット線対BS,/BS及びVSS配線層46が配
置され、層間絶縁膜32の上層の金属第三層34にビッ
ト線対BM,/BM及びVSS配線層48が配置されて
いる。
【0064】図7では、図3及び図6とは異なり、ビッ
ト線対BS,/BSの間隔とビット線対BM,/BMの
間隔は実質的に等しい。また、ビット線対BS,/BS
はVSS配線層48と対向配置され、ビット線対BM,
/BSはVSS配線層46と対向配置されている。この
ようにしても、図3とほぼ同様の効果が期待される。
【0065】図8は、図3、図6及び図7とは異なる断
面構造を示している。図8に示すように、例えば金属第
二層50に一対のビット線対BS,/BSが配置され、
その上に第1層間絶縁膜52が形成されている。金属第
三層54にVSS配線層60,62が設けられ、その上
に形成された第2層間絶縁膜56上の金属第四層58に
ビット線対BM,/BMが形成されている。
【0066】ビット線BS,BMはVSS配線層60を
挟んで対向配置され、ビット線/BS,/BMも同様に
VSS配線層62を挟んで対向配置されている。
【0067】このようにしても、ビット線BS,BM間
には第1,第2の層間絶縁膜52,56及びVSS配線
層60が介在するので、ビット線BS,BM間の距離が
拡大されてカップリング容量C1の容量値を減少でき
る。さらには、ビット線BS,BM間はVSS配線層6
0によりシールドできる。ビット線/BS,/BM間に
ついても同様のことが言える。
【0068】さらには、図8に示す構造では、図3と同
様にビット線対BM,/BM間も拡大できることに加え
て、ビット線対BS,/BS間も拡大できる利点があ
る。
【0069】なお、本発明は上述した実施の形態に限定
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。本発明は、データの読み出し線と
書き込み線とが接近する可能性のあるメモリ装置全般に
適用できる。この種のメモリ装置はMPUとの間でデー
タの読み書きがされるものが通常であるが、他のメモリ
装置であってもよい。例えば、メモリからのデータ読み
出しが、表示などのために規則的に実施されるものであ
っても良い。
【図面の簡単な説明】
【図1】 本発明が適用される半導体装置のメモリ領域
の概略平面図である。
【図2】 図1に示すメモリセル群の一つを拡大して示
す概略説明図である。
【図3】 図1のA−A線の部分断面図である。
【図4】 図3と比較される比較例の部分断面図であ
る。
【図5】 図4の構造を有する比較例の不良動作を説明
する波形図である。
【図6】 図3とは異なる他の断面構造を示す部分断面
図である。
【図7】 図3及び図6とは異なるさらに他の断面構造
を示す部分断面図である。
【図8】 図3、図6及び図7とは異なるさらに他の断
面構造を示す部分断面図である。
【符号の説明】
10 フリップ・フロップ、12,14 インバータ 20,22,24,26 トランジスタ、30 金属第
二層、32 層間絶縁膜 34 金属第三層、40,42,44,46,48 V
SS配線層 41,43 ビア、50 金属第二層、52 第1層間
絶縁膜 54 金属第三層、56 第2層間絶縁膜、58 金属
第四層 60,62 VSS配線層、BM,/BM ビット線対 BS,/BS ビット線対、WL11,WL21,…W
Ln1 第1のワード線 WL12,WL22,…WLn2 第2のワード線 M11,M12,…Mnm メモリセル、 C1,C2,C3 …カップリング容量
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成15年6月10日(2003.6.1
0)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】

Claims (15)

    【特許請求の範囲】
  1. 【請求項1】 列方向に沿って配列された複数のメモリ
    セルと、 行方向に沿って延び、前記複数のメモリセルの中から任
    意の2つを非同期で選択可能な複数のワード線と、 前記列方向に沿って延びて前記複数のメモリセルに共用
    され、選択された一つのメモリセルに接続される第1の
    データ線と、 前記列方向に沿って延びて前記複数のメモリセルに共用
    され、選択された他の一つのメモリセルに接続される第
    2のデータ線と、 を有し、 前記第1のデータ線と前記第2のデータ線とは、層間絶
    縁膜を介して互いに異なる層に形成されていることを特
    徴とする半導体装置。
  2. 【請求項2】 請求項1において、 前記第1のデータ線と前記第2のデータ線とは、前記層
    間絶縁膜を挟んで互いに非対向の位置に配置されている
    ことを特徴とする半導体装置。
  3. 【請求項3】 請求項2において、 前記第1のデータ線と同層にて、前記第2のデータ線と
    前記層間絶縁膜を挟んで対向配置されて、グランド電位
    に設定される第1の配線層と、 前記第2のデータ線と同層にて、前記第1のデータ線と
    前記層間絶縁膜を挟んで対向配置されて、グランド電位
    に設定される第2の配線層と、 を有することを特徴とする半導体装置。
  4. 【請求項4】 請求項3において、 前記第1,第2の配線層同士を接続するビアをさらに設
    けたことを特徴とする半導体装置。
  5. 【請求項5】 請求項1において、 前記層間絶縁膜は、第1,第2の層間絶縁膜を含み、 前記第1のデータ線と前記第2のデータ線とが対向する
    領域であって、前記第1,第2の層間絶縁膜に挟まれた
    位置に、グランド電位に設定される配線層をさらに設け
    たことを特徴とする半導体装置。
  6. 【請求項6】 請求項1乃至5のいずれかにおいて前記
    第1のデータ線は、伝送される信号の論理が互いに異な
    る第1のビット線対を有することを特徴とする半導体装
    置。
  7. 【請求項7】 請求項6において、 前記第2のデータ線は、伝送される信号の論理が互いに
    異なる第2のビット線対を有することを特徴とする半導
    体装置。
  8. 【請求項8】 請求項1において、 前記第1のデータ線は、伝送される信号の論理が互いに
    異なる第1のビット線対を有し、 前記第2のデータ線は、伝送される信号の論理が互いに
    異なる第2のビット線対を有し、 平面視にて、前記第1のビット線対のビット線間隔が、
    前記第2のビット線対のビット線間隔よりも広く、前記
    第1のビット線対の間に前記第2のビット線対が配置さ
    れていることを特徴とする半導体装置。
  9. 【請求項9】 請求項8において、 前記第1のビット線対をデータ読み出し専用とし、前記
    第2のビット線対をデータ書き込み専用としたことを特
    徴とする半導体装置。
  10. 【請求項10】 請求項8または9において、 前記第1のビット線対と同層であって、前記第1のビッ
    ト線対の間に、グランド電位に設定される第1の配線層
    をさらに有することを特徴とする半導体装置。
  11. 【請求項11】 請求項10において、 前記第2のビット線対と同層で、前記第1のビット線対
    の各々のビット線と前記層間絶縁膜を介してそれぞれ対
    向し、互いにグランド電位に設定される第2,第3の配
    線層をさらに有することを特徴とする半導体装置。
  12. 【請求項12】 請求項11において、 前記第1、第2の配線層同士と、前記第1,第3の配線
    層同士とを、それぞれビアで接続したことを特徴とする
    半導体装置。
  13. 【請求項13】 請求項1乃至12のいずれかにおい
    て、 0.25μm以下の微細プロセスにて製造されたことを
    特徴とする半導体装置。
  14. 【請求項14】 請求項1乃至13のいずれかにおい
    て、 前記列方向に配列された前記複数のメモリセルの数が2
    80個以上であることを特徴とする半導体装置。
  15. 【請求項15】 請求項1乃至14のいずれかにおい
    て、 ライン&スペースの最小幅が、0.4μmである表示用
    ドライバIC。
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