JP2000323682A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ノイズ対策用容量を備える論理機能付きメモ
リ等の特に高周波動作時の電源ノイズを抑制し、その動
作をさらに安定化する。 【解決手段】 複数のＤＲＡＭマクロセルと論理部を備
え、メモリセルの情報蓄積容量と同一構造とされる多数
の単位容量が並列結合されてなるノイズ対策用容量を備
える論理機能付きメモリ等の半導体集積回路装置におい
て、ノイズ対策用容量の各単位容量の情報蓄積ノードＳ
Ｎを、コンタクトＳＮＣＴ及びプラグＰＬＵＧ１を介し
て拡散層ＤＮ１に共通結合した後、さらにプラグＰＬＵ
Ｇ２を介して、タングステン等の金属材料からなりメモ
リアレイのビット線と同一工程で形成されるビット線配
線層ＢＬにそれぞれ結合し、これらのビット線配線層Ｂ
Ｌをその一端において互いに共通結合する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えば、複数のＤＲＡＭ（ダイナミック型ラ
ンダムアクセスメモリ）マクロセルと論理部を備える論
理機能付きメモリならびにその動作のさらなる安定化に
利用して特に有効な技術に関する。

【０００２】

【従来の技術】情報蓄積容量及びアドレス選択ＭＯＳＦ
ＥＴからなるダイナミック型メモリセルが格子配列され
てなるメモリアレイをその基本構成要素とするＤＲＡＭ
マクロセルと、各種の論理ゲートが組み合わされてなる
論理部とを備え、例えばコンピュータシステムの高速キ
ャッシュメモリを構成する論理機能付きメモリがある。
また、このような論理機能付きメモリ等において、ＤＲ
ＡＭマクロセル及び論理部の電源経路の所定位置に、複
数の単位容量が並列結合されてなるノイズ対策用容量を
配置することで、多数のセンスアンプやメインアンプが
一斉動作することにともなう電源ノイズを抑制する方法
が知られており、ノイズ対策用容量の各単位容量をメモ
リセルの情報蓄積容量と同一構造とすることで、レイア
ウト所要面積を抑制しつつ比較的大きな静電容量を得る
方法が知られている。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記のようなノイズ対策用容量を備え
る論理機能付きメモリの開発に従事し、次の問題点に気
付いた。すなわち、この論理機能付きメモリにおいて、
ノイズ対策用容量を構成する単位容量は、図７に例示さ
れるように、メモリアレイのダイナミック型メモリセル
の情報蓄積容量と同一構造とされ、所定の材料からなる
プレートＰＬと、所定の絶縁層ＩＬを挟んでプレートＰ
Ｌと対峙する情報蓄積ノードＳＮとを備える。複数の単
位容量の共通電極となるプレートＰＬは、図示されない
コンタクトを介して所定の金属配線層に結合される。ま
た、各単位容量の他方の電極となる情報蓄積ノードＳＮ
は、対応するコンタクトＳＮＣＴ及びプラグＰＬＵＧを
介して、Ｐ型ウェル領域ＰＷＥＬＬ内に形成されたＮ型
拡散層ＤＮに共通結合された後、スルーホールＤＮＴＨ
を介して第１層の金属配線層Ｍ１に結合される。

【０００４】この結果、メモリアレイのメモリセルと同
一工程を用いて、しかもレイアウト所要面積の割には比
較的静電容量の大きな単位容量つまりノイズ対策用容量
を容易に形成でき、これによってチップサイズの増大を
抑えつつ、論理機能付きメモリの電源ノイズを抑制し、
その動作を安定化できるものである。

【０００５】ところが、この論理機能付きメモリでは、
上記のように、ノイズ対策用容量を構成する多数の単位
容量の情報蓄積ノードＳＮが、比較的抵抗値の大きなＮ
型拡散層ＤＮを介して共通結合されることから、ノイズ
対策用容量の情報蓄積ノード側の寄生抵抗が大きくな
る。このため、ノイズ対策用容量の特に高周波特性つま
り高速動作時の特性が劣化し、電源ノイズを充分に吸収
できなくなって、論理機能付きメモリの安定動作に対す
る効果が制限されるものとなる。

【０００６】この発明の目的は、ノイズ対策用容量を備
える論理機能付きメモリ等の特に高周波動作時の電源ノ
イズを抑制し、その動作をさらに安定化することにあ
る。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、複数のＤＲＡＭマクロセルと
論理部を備え、メモリセルの情報蓄積容量と同一構造と
される多数の単位容量が並列結合されてなるノイズ対策
用容量を備える論理機能付きメモリ等において、ノイズ
対策用容量を構成する各単位容量の情報蓄積ノードを、
第１のコンタクト及び第１のプラグを介して拡散層に共
通結合した後、さらに第２のプラグを介して、タングス
テン等の金属材料からなりメモリアレイのビット線と同
一工程で形成されるビット線配線層に結合し、各ビット
線配線層を、その一端で互いに共通結合する。

【０００９】上記した手段によれば、ノイズ対策用容量
の情報蓄積ノード側の寄生抵抗を大幅に低減することが
でき、これによって論理機能付きメモリ等の特に高周波
動作時の電源ノイズを抑制し、その動作をさらに安定化
することができる。

【００１０】

【発明の実施の形態】図１には、この発明が適用された
論理機能付きメモリ（半導体集積回路装置）の一実施例
のブロック図が示されている。同図をもとに、まずこの
実施例の論理機能付きメモリの構成及び動作の概要につ
いて説明する。なお、この実施例の論理機能付きメモリ
は、特に制限されないが、所定のコンピュータシステム
に含まれ、例えばその高速キャッシュメモリとして作用
する。図１の各ブロックを構成する回路素子は、特に制
限されないが、公知のＭＯＳＦＥＴ（金属酸化物半導体
型電界効果トランジスタ。この明細書では、ＭＯＳＦＥ
Ｔをして絶縁ゲート型電界効果トランジスタの総称とす
る）集積回路の製造技術により、単結晶シリコンのよう
な１個の半導体基板面上に形成される。

【００１１】図１において、この実施例の論理機能付き
メモリは、特に制限されないが、４個のＤＲＡＭマクロ
セルＤＲＡＭ１〜ＤＲＡＭ４と、多数の各種論理ゲート
が組み合わされてなる論理部ＬＣとを備える。このう
ち、論理部ＬＣには、コンピュータシステムの図示され
ないアクセス装置からコントロールバスを介して、アド
レスストローブ信号ＡＳＢ（ここで、それが有効とされ
るとき選択的にロウレベルとされるいわゆる反転信号等
については、その名称の末尾にＢを付して表す。以下同
様），リードライト信号Ｒ／ＷＢならびにリセット制御
信号ＲＳＴＢが入力される。また、上記アクセス装置か
らアドレスバスを介してｉ＋１ビットのアドレス信号Ａ
Ｂ０〜ＡＢｉが入力されるとともに、データバスを介し
てｊ＋１ビットのデータＤＢ０〜ＤＢｊが入力され、又
は出力される。

【００１２】一方、ＤＲＡＭマクロセルＤＲＡＭ１〜Ｄ
ＲＡＭ４には、論理部ＬＣから対応するロウアドレスス
トローブ信号ＲＡＳＢ１〜ＲＡＳＢ４ならびにカラムア
ドレスストローブ信号ＣＡＳＢ１〜ＣＡＳＢ４が起動制
御信号としてそれぞれ供給される。また、ライトイネー
ブル信号ＷＥＢが同じく起動制御信号として論理部ＬＣ
から共通に供給されるとともに、ｐ＋１ビットのアドレ
ス信号Ａ０〜Ａｐならびにｑ＋１ビットのデータＤ０〜
Ｄｑが共通に供給される。

【００１３】論理機能付きメモリには、さらに、外部の
電源装置から外部端子ＶＤＤ及びＶＳＳを介して電源電
圧ＶＤＤ及び接地電位ＶＳＳがそれぞれ供給される。ま
た、論理機能付きメモリは、さらに、外部供給される電
源電圧ＶＤＤをもとにその二分の一の絶対値の中間電圧
ＨＶＤを生成する内部電圧発生回路ＨＶＤＧを備え、こ
の中間電圧ＨＶＤは、メモリアレイを構成するダイナミ
ック型メモリセルのプレート電位としてＤＲＡＭマクロ
セルＤＲＡＭ１〜ＤＲＡＭ４に供給される。電源電圧Ｖ
ＤＤは、各部の主たる動作電源として、論理部ＬＣなら
びにＤＲＡＭマクロセルＤＲＡＭ１〜ＤＲＡＭ４に供給
される。

【００１４】この実施例において、電源電圧供給点ＶＤ
Ｄ及び中間電圧供給点ＨＶＤ間、ならびに中間電圧供給
点ＨＶＤ及び接地電位供給点ＶＳＳ間には、ノイズ対策
用容量Ｃ０１〜Ｃ４１ならびにＣ０２〜Ｃ４２がそれぞ
れ設けられる。これらのノイズ対策用容量は、後述する
ように、それぞれが並列結合される多数の単位容量から
なり、各単位容量は、メモリアレイのメモリセルを構成
する情報蓄積容量と実質同一構造とされる。また、ノイ
ズ対策用容量Ｃ０１〜Ｃ４１ならびにＣ０２〜Ｃ４２
は、実際には一斉動作する各ＤＲＡＭマクロセルのセン
スアンプやメインアンプ、ならびに論理部ＬＣの所定ブ
ロックに近接して配置される。

【００１５】なお、メモリセルの情報蓄積容量と同一構
造とされるノイズ対策用容量Ｃ０１〜Ｃ４１ならびにＣ
０２〜Ｃ４２の単位容量は、極めて微細化・高集積化さ
れることでその耐圧が比較的小さくなるが、上記のよう
に、電源電圧供給点ＶＤＤ，中間電圧供給点ＨＶＤなら
びに接地電位供給点ＶＳＳ間にそれぞれ２個のノイズ対
策用容量Ｃ０１及びＣ０２，Ｃ１１及びＣ１２，Ｃ２１
及びＣ２２，Ｃ３１及びＣ３２ならびにＣ４１及びＣ４
２が直列形態に設けられることで、各単位容量の両電極
間に印加される電圧の絶対値は電源電圧ＶＤＤの二分の
一となり、これによって各単位容量の耐圧破壊を防止す
ることができるものとされる。

【００１６】図２には、図１の論理機能付きメモリの一
実施例の基板配置図が示されている。同図により、この
実施例の論理機能付きメモリの基板配置の概要と、ノイ
ズ対策用容量Ｃ０１〜Ｃ４１ならびにＣ０２〜Ｃ４２の
配置形態について説明する。なお、論理機能付きメモリ
の基板配置等に関する以下の記述では、図２の位置関係
をもって半導体基板ＣＨＩＰ面での上下左右を表す。

【００１７】図２において、半導体基板ＣＨＩＰの上部
には、２個のＤＲＡＭマクロセルＤＲＡＭ１及びＤＲＡ
Ｍ２が隣接配置され、その下部には、残り２個のＤＲＡ
ＭマクロセルＤＲＡＭ３及びＤＲＡＭ４が隣接配置され
る。これらのＤＲＡＭマクロセルに挟まれた半導体基板
ＣＨＩＰの中央部には、論理部ＬＣが配置され、この論
理部ＬＣの中央部には、半導体基板ＣＨＩＰの横の中心
線に沿って多数のボンディングパッドＰＡＤが直線状に
配置される。

【００１８】論理部ＬＣのボンディングパッドＰＡＤの
上下には、その動作電流が比較的大きな変動を呈する所
定のブロックに沿って、それぞれ多数の単位容量が並列
結合されてなるノイズ対策用容量Ｃ０１及びＣ０２が配
置される。また、ＤＲＡＭマクロセルＤＲＡＭ１〜ＤＲ
ＡＭ４の論理部ＬＣ側には、やはりその動作電流が比較
的大きな変動を呈するセンスアンプやメインアンプ等に
沿って、それぞれ多数の単位容量が並列結合されてなる
ノイズ対策用容量Ｃ１１及びＣ１２，Ｃ２１及びＣ２
２，Ｃ３１及びＣ３２ならびにＣ４１及びＣ４２が配置
される。各ノイズ対策用容量を構成する単位容量は、後
述するように、ＤＲＡＭマクロセルＤＲＡＭ１〜ＤＲＡ
Ｍ４のメモリアレイ部を構成する凹型クラウン構造のメ
モリセルの情報蓄積容量と同一構造とされ、ほぼ同一工
程をもって形成される。

【００１９】このように、その動作電流が比較的大きな
変動を呈するブロックに近接してノイズ対策用容量Ｃ０
１〜Ｃ４１ならびにＣ０２〜Ｃ４２が設けられること
で、各部における電源電圧及び接地電位の電位変動を抑
制でき、これによって論理機能付きメモリの動作を安定
化することができるものとなる。

【００２０】図３には、図１の論理機能付きメモリに含
まれるノイズ対策用容量の一実施例の平面配置図が示さ
れ、図４には、そのＡ部における一実施例の部分的な拡
大配置図が示されている。また、図５には、図４のノイ
ズ対策用容量の一実施例のＢ−Ｂ’断面構造図が示さ
れ、図６には、図１の論理機能付きメモリのＤＲＡＭマ
クロセルＤＲＡＭ１〜ＤＲＡＭ４のメモリアレイ部の一
実施例の部分的な断面構造図が示されている。これらの
図をもとに、この実施例の論理機能付きメモリに含まれ
るノイズ対策用容量の平面配置とデバイス構造ならびに
その特徴を説明する。なお、以下の説明は、ノイズ対策
用容量Ｃ１１及びＣ１２を例に進めるが、その他のノイ
ズ対策用容量Ｃ０１及びＣ０２，Ｃ２１及びＣ２２ない
しＣ４１及びＣ４２については、これと同一構造とされ
るため類推されたい。

【００２１】まず、図３において、ノイズ対策用容量Ｃ
１１及びＣ１２は、プレートＰＬ１とＮ型拡散層ＤＮ１
との間、あるいはプレートＰＬ２とＮ型拡散層ＤＮ２と
の間に形成される多数の単位容量を含む。これらの単位
容量のそれぞれは、図５に例示されるように、一体化し
て形成される共通のプレートＰＬ１をその一方の電極と
し、Ｔａ₂ Ｏ₅ 等からなる絶縁層ＩＬを挟んで対峙すべ
く例えばポリシリコンにより形成される情報蓄積ノード
ＳＮをその他方の電極とする。

【００２２】なお、ノイズ対策用容量Ｃ１１及びＣ１２
を構成する単位容量は、図６に例示されるように、ＤＲ
ＡＭマクロセルＤＲＡＭ１〜ＤＲＡＭ４のメモリアレイ
部を構成するメモリセルの情報蓄積容量Ｃｓと同一構造
とされる。

【００２３】ただし、メモリセルの情報蓄積容量Ｃｓの
情報蓄積ノードＳＮは、タングステン等からなるコンタ
クトＳＮＣＴとポリシリコン等からなるプラグＰＬＵＧ
とを介してメモリセルのアドレス選択ＭＯＳＦＥＴＱａ
のソースとなるＮ型拡散層ＤＮに結合され、アドレス選
択ＭＯＳＦＥＴＱａのドレインとなるＮ型拡散層ＤＮ
は、タングステン等からなるコンタクトＢＬＣＴを介し
てタングステン等からなるビット線つまりビット線配線
層ＢＬに結合されるが、ノイズ対策用容量Ｃ１１を構成
する各単位容量の情報蓄積ノードＳＮは、タングステン
等からなるコンタクトＳＮＣＴ（第１のコンタクト）と
ポリシリコン等からなるプラグＰＬＵＧ１（第１のプラ
グ）とを介して共通のＮ型拡散層ＤＮ１に結合される。
このＮ型拡散層ＤＮ１は、ポリシリコン等からなるプラ
グＰＬＵＧ２（第２のプラグ）とタングステン等からな
るコンタクトＢＬＣＴとを介して、タングステン等の金
属材料からなるビット線配線層ＢＬに結合される。

【００２４】この実施例において、ノイズ対策用容量Ｃ
１１及びＣ１２を構成する各単位容量のプレートＰＬ１
及びＰＬ２，絶縁層ＩＬならびに情報蓄積ノードＳＮ
は、メモリアレイ部の各メモリセルを構成する情報蓄積
容量のプレートＰＬ，絶縁層ＩＬならびに情報蓄積ノー
ドＳＮとそれぞれ同一工程で形成される。また、ノイズ
対策用容量Ｃ１１を構成する各単位容量のコンタクトＳ
ＮＣＴ及びプラグＰＬＵＧ１〜ＰＬＵＧ２は、メモリア
レイ部の各メモリセルを構成する情報蓄積容量のコンタ
クトＳＮＣＴ及びプラグＰＬＵＧとそれぞれ同一工程で
形成され、ノイズ対策用容量Ｃ１１を構成する各単位容
量のコンタクトＢＬＣＴ及びビット線配線層ＢＬは、メ
モリアレイ部の各メモリセルを構成する情報蓄積容量の
コンタクトＢＬＣＴ及びビット線配線層ＢＬとそれぞれ
同一工程で形成される。

【００２５】ここで、プラグＰＬＵＧ２を介してＮ型拡
散層ＤＮ１に結合されるビット線配線層ＢＬは、図３か
ら明らかなように、メモリアレイ部のワード線方向に平
行して形成され、互いに向かい合う一対の櫛状の配置形
態をとる。このように、ビット線配線層ＢＬが互いに向
かい合う一対の櫛状の配置形態をとる理由は、ビット線
配線層ＢＬの形成がいわゆるシフト工法を用いて行われ
るからである。

【００２６】ノイズ対策用容量Ｃ１１を構成する単位容
量の共通電極となるプレートＰＬ１は、スルーホールＴ
Ｈ１を介して第１層の金属配線層Ｍ１１に結合され、各
単位容量の個別電極が結合されるビット線配線層ＢＬ
は、その外側でビット線配線層ＢＬＤとして互いに共通
結合された後、スルーホールＴＨ２を介して第１層の金
属配線層Ｍ１２に結合される。同様に、ノイズ対策用容
量Ｃ１２を構成する単位容量の共通電極となるプレート
ＰＬ２は、スルーホールＴＨ３を介して、上記金属配線
層Ｍ１２に結合され、各単位容量の個別電極が結合され
るビット線配線層ＢＬは、その外側でビット線配線層Ｂ
ＬＤとして互いに共通結合された後、スルーホールＴＨ
４を介して第１層の金属配線層Ｍ１３に結合される。

【００２７】これらの結果、プレートＰＬ１及びＮ型拡
散層ＤＮ１間に形成される多数の単位容量は、金属配線
層Ｍ１１及びＭ１２間において互いに並列結合された形
となってその個数倍の大きな静電容量値を有するノイズ
対策用容量Ｃ１１となり、プレートＰＬ２及びＮ型拡散
層ＤＮ２間に形成される多数の単位容量も、金属配線層
Ｍ１２及びＭ１３間において互いに並列結合された形と
なってその個数倍の大きな静電容量値を有するノイズ対
策用容量Ｃ１２となる。

【００２８】ノイズ対策用容量Ｃ１１を構成する単位容
量の共通電極たるプレートＰＬ１が結合される金属配線
層Ｍ１１には、電源電圧ＶＤＤが供給される。また、ノ
イズ対策用容量Ｃ１１を構成する単位容量の個別電極た
るビット線配線層ＢＬならびにノイズ対策用容量Ｃ１２
を構成する単位容量の共通電極たるプレートＰＬ２が結
合される金属配線層Ｍ１２には、中間電圧ＨＶＤが供給
され、ノイズ対策用容量Ｃ１２を構成する単位容量の個
別電極たるビット線配線層ＢＬが結合される金属配線層
Ｍ１３には、接地電位ＶＳＳが供給される。

【００２９】周知のように、メモリアレイ部の情報蓄積
容量と同一構造とされるノイズ対策用容量Ｃ１１及びＣ
１２の単位容量は、その平面的なレイアウト所要面積の
割には比較的大きな静電容量値を有するため、ノイズ対
策用容量Ｃ１１及びＣ１２としての静電容量値も相応し
て大きなものとなる。また、メモリセルの微細化・高集
積化が進むにしたがって、情報蓄積容量と同一構造とさ
れるノイズ対策用容量Ｃ１１及びＣ１２の単位容量はそ
の耐圧が低下するが、ノイズ対策用容量Ｃ１１及びＣ１
２の共通結合ノードに中間電圧ＨＶＤが印加されること
で、各単位容量の両電極間に印加される電圧の絶対値が
電源電圧ＶＤＤの二分の一となり、これによって各単位
容量の耐圧破壊を防止することができる。

【００３０】前述のように、ノイズ対策用容量Ｃ１１及
びＣ１２は、その動作電流が比較的大きな変動を呈する
ＤＲＡＭマクロセルＤＲＡＭ１のセンスアンプ又はメイ
ンアンプ等に近接して配置される。このように比較的大
きな静電容量値を有するノイズ対策用容量Ｃ１１及びＣ
１２がセンスアンプ又はメインアンプ等に近接して配置
されることで、多数のセンスアンプ又はメインアンプ等
が一斉に動作状態とされることにともなう電源電圧ＶＤ
Ｄの電位変動を抑制することができ、これによって論理
機能付きメモリの動作を安定化することができる。

【００３１】さらに、この実施例の論理機能付きメモリ
では、ノイズ対策用容量Ｃ１１及びＣ１２を構成する単
位容量の個別電極たる情報蓄積ノードＳＮが、コンタク
トＳＮＣＴ及びプラグＰＬＵＧ１を介してＮ型拡散層Ｄ
Ｎ１に共通結合された後、このＮ型拡散層ＤＮ１が、多
数のプラグＰＬＵＧ２を介して、タングステン等の金属
材料からなる櫛状のビット線配線層ＢＬに結合され、金
属配線層Ｍ１２又はＭ１３に結合される。この結果、ノ
イズ対策用容量Ｃ１１及びＣ１２の情報蓄積ノードＳＮ
側の寄生抵抗を大幅に低減でき、これによって論理機能
付きメモリの特に高周波動作時の電源ノイズを抑制し、
その動作をさらに安定化できる。

【００３２】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）複数のＤＲＡＭマクロセルと論理部を備え、メモ
リセルの情報蓄積容量と同一構造とされる多数の単位容
量が並列結合されてなるノイズ対策用容量を備える論理
機能付きメモリ等において、ノイズ対策用容量を構成す
る各単位容量の情報蓄積ノードを、第１のコンタクト及
び第１のプラグを介して拡散層に共通結合した後、さら
に第２のプラグを介して、タングステン等の金属材料か
らなりビット線と同一工程で形成されるビット線配線層
にそれぞれ結合し、これらのビット線配線層を、その一
端において互いに共通結合することで、ノイズ対策用容
量の情報蓄積ノード側の寄生抵抗を大幅に低減できると
いう効果が得られる。

【００３３】（２）上記（１）項により、論理機能付き
メモリ等の特に高周波動作時の電源ノイズを抑制するこ
とができるという効果が得られる。 （３）上記（１）項及び（２）項により、論理機能付き
メモリ等の動作をさらに安定化することができるという
効果が得られる。

【００３４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、論理機能付きメモリは、任意数のＤ
ＲＡＭマクロセルを備えることができる。また、これら
のＤＲＡＭマクロセルは、例えばＳＲＡＭ（スタティッ
ク型ＲＡＭ）やフラッシュメモリ等の各種メモリマクロ
セルに置き換えることができる。論理機能付きメモリに
設けられるノイズ対策用容量の個数及び配置は、任意に
設定できる。さらに、論理機能付きメモリのブロック構
成やそのアクセス装置側とのインタフェースならびに電
源電圧の極性等は、種々の実施形態をとりうる。

【００３５】図２において、論理機能付きメモリが形成
される半導体基板ＣＨＩＰは、任意の形状をとりうる
し、そのチップレイアウトも任意である。また、ノイズ
対策用容量Ｃ０１〜Ｃ４１ならびにＣ０２〜Ｃ４２の配
置位置や具体的な個数等は、この実施例による制約を受
けることなく種々の形態をとりうる。

【００３６】図３ないし図５において、ノイズ対策用容
量の具体的な平面配置や断面構造ならびに各部の配線材
料等は、本発明の主旨に制約を与えない。

【００３７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である論理
機能付きメモリに適用した場合について説明したが、そ
れに限定されるものではなく、例えば、ダイナミック型
ＲＡＭ等として単体で形成されるメモリ集積回路装置や
このようなメモリ集積回路装置を搭載するシングルチッ
プマイクロコンピュータ等の論理集積回路装置にも適用
できる。この発明は、少なくともメモリセルの情報蓄積
容量と同一構造とされる複数の単位容量が並列結合され
てなるノイズ対策用容量を備える半導体集積回路装置な
らびにこのような半導体集積回路装置を含む装置又はシ
ステムに広く適用できる。

【００３８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数のＤＲＡＭマクロセル
と論理部を備え、メモリセルの情報蓄積容量と同一構造
とされる多数の単位容量が並列結合されてなるノイズ対
策用容量を備える論理機能付きメモリ等において、ノイ
ズ対策用容量を構成する各単位容量の情報蓄積ノード
を、第１のコンタクト及び第１のプラグを介して拡散層
に共通結合した後、さらに第２のプラグを介して、タン
グステン等の金属材料からなりメモリアレイのビット線
と同一工程で形成されるビット線配線層にそれぞれ結合
し、これらのビット線配線層を、その一端において互い
に共通結合することで、ノイズ対策用容量の情報蓄積ノ
ード側の寄生抵抗を大幅に低減でき、これによって論理
機能付きメモリ等の特に高周波動作時の電源ノイズを抑
制し、論理機能付きメモリ等の動作を安定化できる。

【図面の簡単な説明】

【図１】この発明が適用された論理機能付きメモリの一
実施例を示すブロック構成図である。

【図２】図１の論理機能付きメモリの一実施例を示す基
板配置図である。

【図３】図１の論理機能付きメモリに含まれるノイズ対
策用容量の一実施例を示す平面配置図である。

【図４】図３のノイズ対策用容量のＡ部の一実施例を示
す拡大配置図である。

【図５】図４のノイズ対策用容量の一実施例を示すＢ−
Ｂ’断面構造図である。

【図６】図１の論理機能付きメモリのＤＲＡＭマクロセ
ルに含まれるメモリアレイ部の一実施例を示す部分的な
断面構造図である。

【図７】この発明に先立って本願発明者等が開発した論
理機能付きメモリに含まれるノイズ対策用容量の一例を
示す部分的な断面構造図である。

【符号の説明】

ＬＣ……論理部、ＤＲＡＭ１〜ＤＲＡＭ４……ＤＲＡＭ
（ダイナミック型ランダムアクセスメモリ）マクロセ
ル、ＨＶＤＧ……内部電圧発生回路、ＨＶＤ……中間電
圧、Ｃ０１〜Ｃ４１，Ｃ０２〜Ｃ４２……ノイズ対策用
容量、ＡＳＢ……アドレスストローブ信号又はその入力
端子、Ｒ／ＷＢ……リードライト信号又はその入力端
子、ＲＳＴＢ……リセット制御信号又はその入力端子、
ＡＢ０〜ＡＢｉ……アドレス信号又はその入力端子、Ｄ
Ｂ０〜ＤＢｊ……データ又はその入出力端子、ＶＤＤ…
…電源電圧又はその入力端子、ＧＮＤ……接地電位又は
その入力端子、ＲＡＳＢ１〜ＲＡＳＢ４……ロウアドレ
スストローブ信号、ＣＡＳＢ１〜ＣＡＳＢ４……カラム
アドレスストローブ信号、ＷＥＢ……ライトイネーブル
信号、Ａ０〜Ａｐ……アドレス信号、Ｄ０〜Ｄｑ……デ
ータ。ＣＨＩＰ……半導体基板（チップ）、ＰＡＤ……
ボンディングパッド。ＰＬ１〜ＰＬ２，ＰＬ……プレー
ト、ＤＮ，ＤＮ１〜ＤＮ２……Ｎ型拡散層、ＴＨ１〜Ｔ
Ｈ５，ＢＬＴＨ，ＤＮＴＨ……スルーホール、Ｍ１，Ｍ
１１〜Ｍ１３……第１層の金属配線層、Ｍ２……第２層
の金属配線層、ＢＬ，ＢＬＤ……ビット線配線層、ＳＮ
……情報蓄積ノード、ＳＮＣＴ，ＢＬＣＴ……コンタク
ト、ＩＬ……絶縁層、ＰＬＵＧ１〜ＰＬＵＧ２，ＰＬＵ
Ｇ……プラグ、Ｃｓ……情報蓄積容量、Ｑａ……アドレ
ス選択ＭＯＳＦＥＴ、ＦＧ……ゲート層、ＷＬ……ワー
ド線、ＰＷＥＬＬ……Ｐ型ウェル領域。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂口 公一 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 今井 彰 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F083 AD24 AD48 GA02 GA09 GA12 GA24 JA06 JA32 JA39 KA05 LA29 MA06 MA17 MA20 PR47 PR48 ZA12 ZA13 ZA30

Claims (6)

【特許請求の範囲】
1. 【請求項１】 直交して配置されるワード線及びビット
   線、ならびに該ワード線及びビット線の交点に格子配列
   されそれぞれ情報蓄積容量を含む複数のメモリセルを含
   むメモリアレイと、 上記メモリセルの情報蓄積容量と実質同一構造とされ、
   互いに並列結合される複数の単位容量からなるノイズ対
   策用容量とを具備し、 上記単位容量の情報蓄積ノード側の電極が、ビット線配
   線層を介して互いに共通結合されることを特徴とする半
   導体集積回路装置。
2. 【請求項２】 請求項１において、 上記メモリセルは、凹型クラウン構造セルとされるもの
   であって、 上記単位容量の情報蓄積ノード側の電極は、第１のコン
   タクト及び第１のプラグを介して拡散層に結合された
   後、第２のプラグを介して上記ビット線配線層に結合さ
   れるものであることを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１又は請求項２において、 上記ビット線配線層は、上記ワード線と平行する方向に
   櫛状に配置され、かつその一端において互いに共通結合
   されるものであることを特徴とする半導体集積回路装
   置。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記単位容量は、上記メモリセルの情報蓄積容量と同一
   工程で形成され、 上記ビット線配線層は、上記ビット線と同一工程で形成
   され、 上記第１のコンタクト及び第１のプラグは、上記メモリ
   セルの情報蓄積容量の情報蓄積ノードと対応するアドレ
   ス選択ＭＯＳＦＥＴのソースとの間を結合するためのコ
   ンタクト及びプラグと同一工程で形成され、 上記第２のプラグは、上記アドレス選択ＭＯＳＦＥＴの
   ドレインと対応する上記ビット線との間を接続するため
   のプラグと同一工程で形成されるものであることを特徴
   とする半導体集積回路装置。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 上記単位容量の情報蓄積ノード側の電極，上記ビット線
   配線層ならびに上記第１のコンタクトは、タングステン
   を材料として形成され、 上記第１及び第２のプラグは、ポリシリコンを材料とし
   て形成されるものであることを特徴とする半導体集積回
   路装置。
6. 【請求項６】 請求項１，請求項２，請求項３，請求項
   ４又は請求項５において、 上記半導体集積回路装置は、複数のＤＲＡＭマクロセル
   と、所定の論理ゲートが組み合わされてなる論理部とを
   備える論理機能付きメモリであることを特徴とする半導
   体集積回路装置。