JPH11330414A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH11330414A JPH11330414A JP10132094A JP13209498A JPH11330414A JP H11330414 A JPH11330414 A JP H11330414A JP 10132094 A JP10132094 A JP 10132094A JP 13209498 A JP13209498 A JP 13209498A JP H11330414 A JPH11330414 A JP H11330414A
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- signal line
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
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- G11C—STATIC STORES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 本発明の目的は、現在用いられている製造工
程の大幅な変更をすることなく、センスアンプを制御す
る制御信号の遅延を効果的に抑制することのできる半導
体メモリ装置を提供することである。 【解決手段】 メモリセルアレイ１００内の所望のビッ
ト線対とビット線対との間には、ダミービット線対DB
L、／DBLが配置されている。このダミービット線対DＢ
Ｌ、／DＢＬはメモリセルに記憶されたデータの読み出
し等の通常動作に関係のないものなので、ダミービット
線対DＢＬ、／DＢＬに隣接するセンスアンプアレイ１１
０内の領域XにはセンスアンプＳＡを配置する必要がな
い。これによりセンスアンプアレイ１１０内に空き領域
Xが形成される。この領域Xは、少なくともダミービット
線対間の幅Wを有する。この領域Xには、センスアンプ制
御信号線ＳＬＡと低抵抗センスアンプ制御信号線ＳＬB
とを電気的に接続するコンタクト部Cが形成される。す
なわち、領域Xがセンスアンプ制御信号線のシャント領
域として利用される。
程の大幅な変更をすることなく、センスアンプを制御す
る制御信号の遅延を効果的に抑制することのできる半導
体メモリ装置を提供することである。 【解決手段】 メモリセルアレイ１００内の所望のビッ
ト線対とビット線対との間には、ダミービット線対DB
L、／DBLが配置されている。このダミービット線対DＢ
Ｌ、／DＢＬはメモリセルに記憶されたデータの読み出
し等の通常動作に関係のないものなので、ダミービット
線対DＢＬ、／DＢＬに隣接するセンスアンプアレイ１１
０内の領域XにはセンスアンプＳＡを配置する必要がな
い。これによりセンスアンプアレイ１１０内に空き領域
Xが形成される。この領域Xは、少なくともダミービット
線対間の幅Wを有する。この領域Xには、センスアンプ制
御信号線ＳＬＡと低抵抗センスアンプ制御信号線ＳＬB
とを電気的に接続するコンタクト部Cが形成される。す
なわち、領域Xがセンスアンプ制御信号線のシャント領
域として利用される。
Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリ装置の
レイアウトに関するものである。特に、メモリセルがマ
トリクス状に配置されたメモリセルアレイと、そのメモ
リセルアレイに隣接して配置されたセンスアンプアレイ
とを備えたダイナミック型ランダム・アクセス・メモリ
（ＤＲＡＭ）に関するものである。
レイアウトに関するものである。特に、メモリセルがマ
トリクス状に配置されたメモリセルアレイと、そのメモ
リセルアレイに隣接して配置されたセンスアンプアレイ
とを備えたダイナミック型ランダム・アクセス・メモリ
（ＤＲＡＭ）に関するものである。
【０００２】
【従来の技術】近年、ＤＲＡＭについて、ますます高速
な動作が要求されている。これらの要求を実現する為、
種々の提案がされている。
な動作が要求されている。これらの要求を実現する為、
種々の提案がされている。
【０００３】例えば、ワ−ド線に隣接してワ−ド線より
低抵抗の配線が配置され、そのワ−ド線と低抵抗の配線
とが所定間隔で設けられたワ−ド線シャント領域内で接
続されることにより、ワ−ド線に与えられる信号が高速
に伝搬されるという提案がある。
低抵抗の配線が配置され、そのワ−ド線と低抵抗の配線
とが所定間隔で設けられたワ−ド線シャント領域内で接
続されることにより、ワ−ド線に与えられる信号が高速
に伝搬されるという提案がある。
【０００４】１９９７年５月２７日に公開された特開平
９−１３９４７７号には、高速化の為、メモリセルアレ
イ内のワ−ド線シャント領域のレイアウトに関する提案
が示されている。
９−１３９４７７号には、高速化の為、メモリセルアレ
イ内のワ−ド線シャント領域のレイアウトに関する提案
が示されている。
【０００５】
【発明が解決しようとする課題】メモリセルアレイ内で
は、複数のワ−ド線の中から所望のワ−ド線が選択され
ると、その選択されたワ−ド線に接続されたメモリセル
内のデ−タがビット線に与えられる。ビット線に与えら
れたデ−タは、メモリセルアレイに隣接して配置された
センスアンプアレイ内の複数のセンスアンプの内の所定
のセンスアンプにより増幅される。増幅されたデ−タは
センスアンプアレイ内に配置されたデ−タバスに与えら
れる。
は、複数のワ−ド線の中から所望のワ−ド線が選択され
ると、その選択されたワ−ド線に接続されたメモリセル
内のデ−タがビット線に与えられる。ビット線に与えら
れたデ−タは、メモリセルアレイに隣接して配置された
センスアンプアレイ内の複数のセンスアンプの内の所定
のセンスアンプにより増幅される。増幅されたデ−タは
センスアンプアレイ内に配置されたデ−タバスに与えら
れる。
【０００６】メモリセルアレイ内では、ワ−ド線に与え
られる信号の遅延を考慮して、複数のワ−ド線シャント
領域が予め決められた位置に配置される。このようにワ
−ド線に与えられる信号の遅延については、これまで着
目されてきた。
られる信号の遅延を考慮して、複数のワ−ド線シャント
領域が予め決められた位置に配置される。このようにワ
−ド線に与えられる信号の遅延については、これまで着
目されてきた。
【０００７】しかし、複数のセンスアンプを制御する制
御信号の遅延については、これまで着目されておらず、
効果的な提案が成されていない。
御信号の遅延については、これまで着目されておらず、
効果的な提案が成されていない。
【０００８】近年、ＤＲＡＭの微細化、及び大容量化が
進むに伴い、センスアンプ回路及びその制御方法が複雑
になっている。この為、複数のセンスアンプを制御する
制御信号を伝搬するセンスアンプ制御信号線に係る負荷
が大きなものとなっている。これによりセンスアンプを
制御する制御信号の遅延が発生する。この遅延は、今後
ますます微細化、大容量化が進んでいくと、大きな問題
になってくると考えられる。
進むに伴い、センスアンプ回路及びその制御方法が複雑
になっている。この為、複数のセンスアンプを制御する
制御信号を伝搬するセンスアンプ制御信号線に係る負荷
が大きなものとなっている。これによりセンスアンプを
制御する制御信号の遅延が発生する。この遅延は、今後
ますます微細化、大容量化が進んでいくと、大きな問題
になってくると考えられる。
【０００９】
【課題を解決するための手段】本発明の目的は、現在用
いられている製造工程の大幅な変更をすることなく、セ
ンスアンプを制御する制御信号の遅延を効果的に抑制す
ることのできる半導体メモリ装置を提供することであ
る。
いられている製造工程の大幅な変更をすることなく、セ
ンスアンプを制御する制御信号の遅延を効果的に抑制す
ることのできる半導体メモリ装置を提供することであ
る。
【００１０】本発明の他の目的は、現在用いられている
製造工程の大幅な変更をすることなく、データバス対の
容量バランスの改善した導体メモリ装置を提供すること
である。
製造工程の大幅な変更をすることなく、データバス対の
容量バランスの改善した導体メモリ装置を提供すること
である。
【００１１】本発明の他の目的は、現在用いられている
製造工程の大幅な変更をすることなく、電源ノイズの低
減及びラッチアップ耐性の向上を実現できる半導体メモ
リ装置を提供することである。
製造工程の大幅な変更をすることなく、電源ノイズの低
減及びラッチアップ耐性の向上を実現できる半導体メモ
リ装置を提供することである。
【００１２】本発明の他の目的は、現在用いられている
製造工程の大幅な変更をすることなく、センスアンプ制
御部の縮小化あるいはセンスアンプ制御信号線の削減を
実現できる半導体メモリ装置を提供することである。
製造工程の大幅な変更をすることなく、センスアンプ制
御部の縮小化あるいはセンスアンプ制御信号線の削減を
実現できる半導体メモリ装置を提供することである。
【００１３】これらの目的を達成するために本願の代表
的な発明は以下の構成より成る。
的な発明は以下の構成より成る。
【００１４】平行に配置された複数のビット線対と、各
ビット線対の端部に接続され、前記ビット線対間の電位
を増幅する複数のセンスアンプとを備えた半導体メモリ
装置において、前記複数のビット線対の内、所定のビッ
ト線対に対応するセンスアンプを配置しないことによ
り、複数のセンスアンプの配列の中に所定領域を確保し
たことである。
ビット線対の端部に接続され、前記ビット線対間の電位
を増幅する複数のセンスアンプとを備えた半導体メモリ
装置において、前記複数のビット線対の内、所定のビッ
ト線対に対応するセンスアンプを配置しないことによ
り、複数のセンスアンプの配列の中に所定領域を確保し
たことである。
【００１５】また、この半導体メモリ装置は、前記複数
のセンスアンプを制御する制御信号を転送するセンスア
ンプ制御信号線と、前記センスアンプ制御信号線と実質
的に平行に延在し前記センスアンプ制御信号より低抵抗
な低抵抗センスアンプ制御信号線とを備え、前記所定領
域には、前記センスアンプ制御信号線と前記低抵抗セン
スアンプ制御信号線とを接続するセンスアンプ信号線接
続部が形成されている。
のセンスアンプを制御する制御信号を転送するセンスア
ンプ制御信号線と、前記センスアンプ制御信号線と実質
的に平行に延在し前記センスアンプ制御信号より低抵抗
な低抵抗センスアンプ制御信号線とを備え、前記所定領
域には、前記センスアンプ制御信号線と前記低抵抗セン
スアンプ制御信号線とを接続するセンスアンプ信号線接
続部が形成されている。
【００１６】また、この半導体メモリ装置は半導体基板
に形成され、電源を供給する電源配線を備え、前記所定
領域において前記電源配線と前記基板とが接続される。
に形成され、電源を供給する電源配線を備え、前記所定
領域において前記電源配線と前記基板とが接続される。
【００１７】また、前記複数のセンスアンプから増幅さ
れた電位が与えられるデータバス対であって、前記デー
タバス対は前記所定領域において交差部を有する。
れた電位が与えられるデータバス対であって、前記デー
タバス対は前記所定領域において交差部を有する。
【００１８】また、この半導体メモリ装置は前記制御信
号を転送する第２のセンスアンプ制御信号線を有し、前
記所定領域には、前記センスアンプ制御信号線と前記第
２のセンスアンプ制御信号線とを接続するバッファ回路
が形成される。
号を転送する第２のセンスアンプ制御信号線を有し、前
記所定領域には、前記センスアンプ制御信号線と前記第
２のセンスアンプ制御信号線とを接続するバッファ回路
が形成される。
【００１９】このような構成により、現在用いられてい
る製造工程の大幅な変更をすることなく、上述の目的を
達成できる半導体メモリ装置を提供することができる。
る製造工程の大幅な変更をすることなく、上述の目的を
達成できる半導体メモリ装置を提供することができる。
【００２０】
【発明の実施の形態】以下に図面を参照しながら本発明
の実施の形態が説明される。以下の説明では、本発明に
直接係わる部分が中心に説明され、それ以外の部分につ
いては説明が省略される。省略された部分については、
上述の公報または沖電気工業社製６４MシンクロナスＤ
ＲＡＭ，MD５６V６２３２０等を参照することにより理
解されるであろう。
の実施の形態が説明される。以下の説明では、本発明に
直接係わる部分が中心に説明され、それ以外の部分につ
いては説明が省略される。省略された部分については、
上述の公報または沖電気工業社製６４MシンクロナスＤ
ＲＡＭ，MD５６V６２３２０等を参照することにより理
解されるであろう。
【００２１】まず、第１の実施の形態が説明される。
【００２２】図１は、本発明に係わるＤＲＡＭの複数の
メモリセルがマトリクス状に配置されたメモリセルアレ
イ１００、複数のセンスアンプが配置されたセンスアン
プアレイ１１０、メモリセルアレイ内の複数のワード線
の中から所望のワード線WLを選択する行デコーダ１２
０、センスアンプにセンスアンプ制御信号を与えるセン
スアンプ制御部１３０の一部分が拡大された模式図であ
る。
メモリセルがマトリクス状に配置されたメモリセルアレ
イ１００、複数のセンスアンプが配置されたセンスアン
プアレイ１１０、メモリセルアレイ内の複数のワード線
の中から所望のワード線WLを選択する行デコーダ１２
０、センスアンプにセンスアンプ制御信号を与えるセン
スアンプ制御部１３０の一部分が拡大された模式図であ
る。
【００２３】この形態では、センスアンプアレイ１１０
はメモリセルアレイ１００および図示されないメモリセ
ルアレイ（図示されてない図面の右側に配置される）に
より共用される。トランスファーゲートTR１、TR２が適
宜切り換えられることにより、センスアンプアレイ１１
０はメモリセルアレイ１００用もしくは図示されないメ
モリセルアレイ用として交互に動作する。ここでは、発
明に直接係わりがないので、詳細な動作に関する説明は
省略される。図示されないが、図面の縦方向にはメモリ
セルアレイ１００及びセンスアンプアレイ１１０と同様
の構成が繰り返し配置され、半導体メモリ装置が構成さ
れる。
はメモリセルアレイ１００および図示されないメモリセ
ルアレイ（図示されてない図面の右側に配置される）に
より共用される。トランスファーゲートTR１、TR２が適
宜切り換えられることにより、センスアンプアレイ１１
０はメモリセルアレイ１００用もしくは図示されないメ
モリセルアレイ用として交互に動作する。ここでは、発
明に直接係わりがないので、詳細な動作に関する説明は
省略される。図示されないが、図面の縦方向にはメモリ
セルアレイ１００及びセンスアンプアレイ１１０と同様
の構成が繰り返し配置され、半導体メモリ装置が構成さ
れる。
【００２４】このメモリセルアレイには、相補的なビッ
ト線対とワード線とが交差配置されている。ビット線対
ＢＬ、／ＢＬとワード線ＷＬとの交差箇所にはそれぞれ
１トランジスタ・１キャパシタ型のメモリセルMCが接続
されている。
ト線対とワード線とが交差配置されている。ビット線対
ＢＬ、／ＢＬとワード線ＷＬとの交差箇所にはそれぞれ
１トランジスタ・１キャパシタ型のメモリセルMCが接続
されている。
【００２５】図示は省略されるが、メモリセルMCは容量
と電荷転送用のｎチャンネル型トランジスタ（以下Ｎ
ＭＯＳという）とから構成される。容量 は固定電位を
有する電源に接続される。ＮＭＯＳ は、容量とビット
線ＢＬまたはビット線／ＢＬとの間に接続され、そのゲ
ート電極がワード線ＷＬに接続される。ビット線対BL、
／BL、はセンスアンプＳＡに接続されている。
と電荷転送用のｎチャンネル型トランジスタ（以下Ｎ
ＭＯＳという）とから構成される。容量 は固定電位を
有する電源に接続される。ＮＭＯＳ は、容量とビット
線ＢＬまたはビット線／ＢＬとの間に接続され、そのゲ
ート電極がワード線ＷＬに接続される。ビット線対BL、
／BL、はセンスアンプＳＡに接続されている。
【００２６】このセンスアンプＳＡはビット線対ＢＬ、
／ＢＬ間の電位差を増幅するものである。このセンスア
ンプＳＡはセンスアンプ制御信号φSAにより制御され
る。センスアンプ制御信号φSAはセンスアンプ制御部１
３０よりセンスアンプ制御信号線ＳＬＡを介して与えら
れる。このセンスアンプ制御信号線ＳＬＡの有する抵抗
よりも低い抵抗を有する低抵抗センスアンプ制御信号線
ＳＬBが、センスアンプ制御信号線ＳＬＡと平行に配置
されている。
／ＢＬ間の電位差を増幅するものである。このセンスア
ンプＳＡはセンスアンプ制御信号φSAにより制御され
る。センスアンプ制御信号φSAはセンスアンプ制御部１
３０よりセンスアンプ制御信号線ＳＬＡを介して与えら
れる。このセンスアンプ制御信号線ＳＬＡの有する抵抗
よりも低い抵抗を有する低抵抗センスアンプ制御信号線
ＳＬBが、センスアンプ制御信号線ＳＬＡと平行に配置
されている。
【００２７】このセンスアンプＳＡの具体的な構成は図
１中に代表的に示される。このセンスアンプＳＡ は、
ビット線ＢＬにゲート電極がそれぞれ接続されるＰチャ
ンネル型ＭＯＳトランジスタ（以下、ＰＭＯＳとする）
p１、ＮＭＯＳn１と、ビット線／ＢＬにゲート電極がそ
れぞれ接続されるＰＭＯＳp２、ＮＭＯＳn２とを有す
る。これらのＰＭＯＳp１、p２及びＮＭＯＳn１、n２
は、ビット線対ＢＬ、／ＢＬ間でクロスカップル接続さ
れる。
１中に代表的に示される。このセンスアンプＳＡ は、
ビット線ＢＬにゲート電極がそれぞれ接続されるＰチャ
ンネル型ＭＯＳトランジスタ（以下、ＰＭＯＳとする）
p１、ＮＭＯＳn１と、ビット線／ＢＬにゲート電極がそ
れぞれ接続されるＰＭＯＳp２、ＮＭＯＳn２とを有す
る。これらのＰＭＯＳp１、p２及びＮＭＯＳn１、n２
は、ビット線対ＢＬ、／ＢＬ間でクロスカップル接続さ
れる。
【００２８】さらに、このセンスアンプＳＡは、電源電
位（Vccレベル）を有する電源VccとＰＭＯＳｐ１，ｐ２
のソース電極との間にはＰＭＯＳｐ３が接続される。接
地電位（Vssレベル）を有する電源VssとＮＭＯＳｎ１，
ｎ２のソース電極との間にはＮＭＯＳｎ３が接続され
る。センスアンプ制御信号φSAはＰＭＯＳｐ３のゲート
電極へ与えられる。センスアンプ制御信号φSAの反転信
号であるセンスアンプ制御信号／φSAはＮＭＯＳｎ３の
ゲート電極へ与えられる。図示は省略されるが、ＰＭＯ
Ｓｐ３のゲート電極とセンスアンプ制御信号線ＳＬＡと
が直接接続され、NＭＯＳn３のゲート電極とセンスアン
プ制御信号線ＳＬＡとがインバータを介して接続される 行デコーダ１２０は、外部から与えられる行アドレスを
デコードして、メモリセルアレイ１００の行を選択す
る。行デコーダ１２０は、ワード線ＷＬの中から選択さ
れた行のワード線へ行選択信号を与える。
位（Vccレベル）を有する電源VccとＰＭＯＳｐ１，ｐ２
のソース電極との間にはＰＭＯＳｐ３が接続される。接
地電位（Vssレベル）を有する電源VssとＮＭＯＳｎ１，
ｎ２のソース電極との間にはＮＭＯＳｎ３が接続され
る。センスアンプ制御信号φSAはＰＭＯＳｐ３のゲート
電極へ与えられる。センスアンプ制御信号φSAの反転信
号であるセンスアンプ制御信号／φSAはＮＭＯＳｎ３の
ゲート電極へ与えられる。図示は省略されるが、ＰＭＯ
Ｓｐ３のゲート電極とセンスアンプ制御信号線ＳＬＡと
が直接接続され、NＭＯＳn３のゲート電極とセンスアン
プ制御信号線ＳＬＡとがインバータを介して接続される 行デコーダ１２０は、外部から与えられる行アドレスを
デコードして、メモリセルアレイ１００の行を選択す
る。行デコーダ１２０は、ワード線ＷＬの中から選択さ
れた行のワード線へ行選択信号を与える。
【００２９】図示されない列デコーダは、外部から与え
られる列アドレスをデコードして、メモリセルアレイ１
００の列を選択する。列デコーダは、選択された列のス
イッチ回路SWへ列選択信号を与える。
られる列アドレスをデコードして、メモリセルアレイ１
００の列を選択する。列デコーダは、選択された列のス
イッチ回路SWへ列選択信号を与える。
【００３０】スイッチ回路SWは、データバス対ＤB、／
ＤBとセンスアンプとの間に接続され、列選択信号に応
答して、ビット線対ＢＬ、／ＢＬ上のデータをデータバ
ス対ＤB、／ＤBへ転送する。このスイッチ回路SWの構成
は以下のようなものが考えられる。図２に示されるよう
にセンスアンプＳＡとデータバス対DB、／DBの間にＮＭ
ＯＳn２１、n２２がそれぞれ直列に接続される。あるい
は、図３に示されるように基準電源Vss（電源電位Vccよ
り十分に低い電位を有する）とデータバス対ＤB、／ＤB
との間にＮＭＯＳn３１、n３２を介してそれぞれ接続さ
れるＮＭＯＳn３３、n３４のゲート電極にセンスアンプ
ＳＡが接続される。
ＤBとセンスアンプとの間に接続され、列選択信号に応
答して、ビット線対ＢＬ、／ＢＬ上のデータをデータバ
ス対ＤB、／ＤBへ転送する。このスイッチ回路SWの構成
は以下のようなものが考えられる。図２に示されるよう
にセンスアンプＳＡとデータバス対DB、／DBの間にＮＭ
ＯＳn２１、n２２がそれぞれ直列に接続される。あるい
は、図３に示されるように基準電源Vss（電源電位Vccよ
り十分に低い電位を有する）とデータバス対ＤB、／ＤB
との間にＮＭＯＳn３１、n３２を介してそれぞれ接続さ
れるＮＭＯＳn３３、n３４のゲート電極にセンスアンプ
ＳＡが接続される。
【００３１】図１中、メモリセルアレイ１００内の所望
のビット線対とビット線対との間には、ダミービット線
対DBL、／DBLが１組配置されている。このダミービット
線対DBL、／DBLは、ビット線対と同様に形成される。ダ
ミービット線対DＢＬ、／DＢＬとワード線ＷＬとの交差
箇所にはメモリセルMCと同様の構成のメモリセルDMCが
接続されている。すなわち、複数のビット線対の中から
所望のビット線対がダミービット線対として選択され
る。動作上必要なビット線対の数より多くのビット線対
を有するメモリセルアレイ内の特定のビット線対がダミ
ービット線対として用いられる。
のビット線対とビット線対との間には、ダミービット線
対DBL、／DBLが１組配置されている。このダミービット
線対DBL、／DBLは、ビット線対と同様に形成される。ダ
ミービット線対DＢＬ、／DＢＬとワード線ＷＬとの交差
箇所にはメモリセルMCと同様の構成のメモリセルDMCが
接続されている。すなわち、複数のビット線対の中から
所望のビット線対がダミービット線対として選択され
る。動作上必要なビット線対の数より多くのビット線対
を有するメモリセルアレイ内の特定のビット線対がダミ
ービット線対として用いられる。
【００３２】メモリセルアレイには、動作上、必要なビ
ットに対応してビット線対が配置されなければならない
ので、ビット線対が形成される時、ダミービット線対と
して用いる予定のビット線対は、必要ビットに対応する
ビット線対に加えて形成される。
ットに対応してビット線対が配置されなければならない
ので、ビット線対が形成される時、ダミービット線対と
して用いる予定のビット線対は、必要ビットに対応する
ビット線対に加えて形成される。
【００３３】このダミービット線対DＢＬ、／DＢＬはメ
モリセルに記憶されたデータの読み出し等の通常動作に
関係のないものなので、ダミービット線対DＢＬ、／DＢ
Ｌに隣接するセンスアンプアレイ１１０内の領域Xには
センスアンプＳＡを配置する必要がない。ダミービット
線対DＢＬ、／DＢＬと他のビット線対ＢＬ、／ＢＬと異
なる点は、ダミービット線対DＢＬ、／DＢＬはセンスア
ンプＳＡに接続されていないことである。このダミービ
ット線対DＢＬ、／DＢＬに対応するセンスアンプアレイ
１１０内の領域Xには、センスアンプＳＡは配置されな
い。
モリセルに記憶されたデータの読み出し等の通常動作に
関係のないものなので、ダミービット線対DＢＬ、／DＢ
Ｌに隣接するセンスアンプアレイ１１０内の領域Xには
センスアンプＳＡを配置する必要がない。ダミービット
線対DＢＬ、／DＢＬと他のビット線対ＢＬ、／ＢＬと異
なる点は、ダミービット線対DＢＬ、／DＢＬはセンスア
ンプＳＡに接続されていないことである。このダミービ
ット線対DＢＬ、／DＢＬに対応するセンスアンプアレイ
１１０内の領域Xには、センスアンプＳＡは配置されな
い。
【００３４】これによりセンスアンプアレイ１１０内に
空き領域Xが形成される。この領域Ｘは、少なくともダ
ミービット線対間の幅Ｗを有する。
空き領域Xが形成される。この領域Ｘは、少なくともダ
ミービット線対間の幅Ｗを有する。
【００３５】この領域Xには、センスアンプ制御信号線
ＳＬＡと低抵抗センスアンプ制御信号線ＳＬBとを電気
的に接続するコンタクト部Cが形成される。すなわち、
領域Xがセンスアンプ制御信号線のシャント領域として
利用される。このような領域Xがセンスアンプ制御信号
線が延在する方向に幾つか設けられ、それぞれの領域X
でコンタクト部Cが形成される。
ＳＬＡと低抵抗センスアンプ制御信号線ＳＬBとを電気
的に接続するコンタクト部Cが形成される。すなわち、
領域Xがセンスアンプ制御信号線のシャント領域として
利用される。このような領域Xがセンスアンプ制御信号
線が延在する方向に幾つか設けられ、それぞれの領域X
でコンタクト部Cが形成される。
【００３６】低抵抗センスアンプ制御信号線ＳＬBはセ
ンスアンプ制御信号線ＳＬＡより抵抗が低いので、シャ
ント領域で両信号線を接続することにより、センスアン
プ制御信号線ＳＬＡに与えられるセンスアンプ制御信号
φSAの伝達速度が速くなる。
ンスアンプ制御信号線ＳＬＡより抵抗が低いので、シャ
ント領域で両信号線を接続することにより、センスアン
プ制御信号線ＳＬＡに与えられるセンスアンプ制御信号
φSAの伝達速度が速くなる。
【００３７】センスアンプ制御信号線ＳＬＡには通常、
ＭＯＳトランジスタのゲート電極材料としてよく用いら
れるポリシリコンが用いられることが多い。この形態で
も、センスアンプ制御信号線ＳＬＡはポリシリコンによ
り形成される。一方、低抵抗センスアンプ制御信号線Ｓ
ＬBはポリシリコンより抵抗の低いタングステンにより
構成される。これら配線の材料については、この例に限
られるものではなく、両者の抵抗値の関係を満たすよう
なものであれば、設計者が適宜選択できるものであろ
う。
ＭＯＳトランジスタのゲート電極材料としてよく用いら
れるポリシリコンが用いられることが多い。この形態で
も、センスアンプ制御信号線ＳＬＡはポリシリコンによ
り形成される。一方、低抵抗センスアンプ制御信号線Ｓ
ＬBはポリシリコンより抵抗の低いタングステンにより
構成される。これら配線の材料については、この例に限
られるものではなく、両者の抵抗値の関係を満たすよう
なものであれば、設計者が適宜選択できるものであろ
う。
【００３８】この形態では、センスアンプ制御信号線Ｓ
ＬＡは各センスアンプＳＡのPＭＯＳp３のゲート電極が
連なった構成である。図４には、センスアンプ制御信号
線ＳＬＡ、センスアンプ制御信号線ＳＬB、及びコンタ
クト部Cの関係を示す断面図が示されている。
ＬＡは各センスアンプＳＡのPＭＯＳp３のゲート電極が
連なった構成である。図４には、センスアンプ制御信号
線ＳＬＡ、センスアンプ制御信号線ＳＬB、及びコンタ
クト部Cの関係を示す断面図が示されている。
【００３９】基板ＳＵＢ中に形成された複数の不純物領
域４００上をＰＭＯＳｐ３のゲート電極であり、かつセ
ンスアンプ制御信号線ＳＬＡでもあるポリシリコン層が
連なっている。そのポリシリコン層はコンタクト部Cに
より低抵抗センスアンプ制御信号線ＳＬBと接続されて
いる。このコンタクト部C以外のポリシリコン層とセン
スアンプ制御信号線ＳＬBとの間には、当然、層間絶縁
膜が形成されている。
域４００上をＰＭＯＳｐ３のゲート電極であり、かつセ
ンスアンプ制御信号線ＳＬＡでもあるポリシリコン層が
連なっている。そのポリシリコン層はコンタクト部Cに
より低抵抗センスアンプ制御信号線ＳＬBと接続されて
いる。このコンタクト部C以外のポリシリコン層とセン
スアンプ制御信号線ＳＬBとの間には、当然、層間絶縁
膜が形成されている。
【００４０】図５には、センスアンプ制御信号線ＳＬ
Ａ、センスアンプ制御信号線ＳＬB、及びコンタクト部C
の関係を示す平面図が示されている。各不純物領域４０
０の間にコンタクト部Cが形成されていることが理解さ
れる。
Ａ、センスアンプ制御信号線ＳＬB、及びコンタクト部C
の関係を示す平面図が示されている。各不純物領域４０
０の間にコンタクト部Cが形成されていることが理解さ
れる。
【００４１】この実施の形態では、１組のダミービット
線対が用いられたが、このコンタクト部Cの大きさを考
慮し、ダミービット線対を数組用いることは可能であ
る。
線対が用いられたが、このコンタクト部Cの大きさを考
慮し、ダミービット線対を数組用いることは可能であ
る。
【００４２】この実施の形態では、ダミービット線対間
の間隔は０．８μmであり、コンタクト部Cの大きさは
０．５μmx０．５μmであったので、１組のダミービッ
ト線対が用いられた。何組のビット線対を用いるかは、
ビット線対間の間隔およびコンタクト部の大きさを考慮
して、設計者が適宜設定することができる。１組のダミ
ービット線対のみを設ける場合、メモリセルアレイのほ
ぼ中央にダミービット線対を設けることが望ましい。
の間隔は０．８μmであり、コンタクト部Cの大きさは
０．５μmx０．５μmであったので、１組のダミービッ
ト線対が用いられた。何組のビット線対を用いるかは、
ビット線対間の間隔およびコンタクト部の大きさを考慮
して、設計者が適宜設定することができる。１組のダミ
ービット線対のみを設ける場合、メモリセルアレイのほ
ぼ中央にダミービット線対を設けることが望ましい。
【００４３】このようにメモリセルアレイ内に所望のダ
ミービット線を設けることにより、隣接するセンスアン
プアレイ内の対応する領域が形成される。この領域は、
微細化に伴い発生する信号の遅延等を解消する手段を形
成するための領域として活用される。
ミービット線を設けることにより、隣接するセンスアン
プアレイ内の対応する領域が形成される。この領域は、
微細化に伴い発生する信号の遅延等を解消する手段を形
成するための領域として活用される。
【００４４】メモリセルアレイ領域は半導体メモリ装
置、特にＤＲＡＭの中で最も高集積な部位である為、任
意の部位に新たなシャント領域を設けることは不可能で
ある。このメモリセルアレイでは、米国特許第５，３５
９，２１６号に開示されているように、同様の構成を有
するメモリセルのパタ−ンが多数個、連続的に繰り返し
て規則性をもって形成されている。このような規則性を
有するパターンの中の所望の部分にシャント領域を形成
することはできない。所望の部位にシャント領域を設け
ることは、メモリセルアレイのレイアウトの規則性を崩
すことにも繋がる。規則性を破壊することは、占有面積
の増大、製造行程の複雑化等の種々の問題が発生する原
因になる。
置、特にＤＲＡＭの中で最も高集積な部位である為、任
意の部位に新たなシャント領域を設けることは不可能で
ある。このメモリセルアレイでは、米国特許第５，３５
９，２１６号に開示されているように、同様の構成を有
するメモリセルのパタ−ンが多数個、連続的に繰り返し
て規則性をもって形成されている。このような規則性を
有するパターンの中の所望の部分にシャント領域を形成
することはできない。所望の部位にシャント領域を設け
ることは、メモリセルアレイのレイアウトの規則性を崩
すことにも繋がる。規則性を破壊することは、占有面積
の増大、製造行程の複雑化等の種々の問題が発生する原
因になる。
【００４５】しかし、本発明のように所望のビット線対
がダミービット線対として選択され、そのダミービット
線対に隣接するセンスアンプアレイ内の領域をシャント
領域として用いることは、メモリセルアレイの規則性を
何ら壊すものではなく、また、従前の製造行程を実質的
に変更するものではない。
がダミービット線対として選択され、そのダミービット
線対に隣接するセンスアンプアレイ内の領域をシャント
領域として用いることは、メモリセルアレイの規則性を
何ら壊すものではなく、また、従前の製造行程を実質的
に変更するものではない。
【００４６】通常、メモリセルアレイ内には、数百組の
ビット線対（図１では５１２組のビット線対がアレイ内
に形成されている）が形成されているので、そこに１〜
数本程度のビット線対がダミービット線対として追加し
て形成されても、面積の増加は極微小であると言える。
極微小に面積を増加することにより、センスアンプ制御
信号の遅延というＤＲＡＭの動作スピードに直接影響す
るを及ぼす要因が最大限、取り除かれる。
ビット線対（図１では５１２組のビット線対がアレイ内
に形成されている）が形成されているので、そこに１〜
数本程度のビット線対がダミービット線対として追加し
て形成されても、面積の増加は極微小であると言える。
極微小に面積を増加することにより、センスアンプ制御
信号の遅延というＤＲＡＭの動作スピードに直接影響す
るを及ぼす要因が最大限、取り除かれる。
【００４７】さらに、本発明の優れている点は、設計者
が状況に応じてシャント領域を任意の場所に設定するこ
とができるということである。個々のデバイスの特性を
考慮してシャント領域を設定することができるので、設
計の自由度が大幅に増加する。
が状況に応じてシャント領域を任意の場所に設定するこ
とができるということである。個々のデバイスの特性を
考慮してシャント領域を設定することができるので、設
計の自由度が大幅に増加する。
【００４８】次に、第２の実施の形態が説明される。
【００４９】この第２の実施の形態では、前述のシャン
ト領域Xに電源電位もしくはグランド電位を与える電源
配線またはグランド配線が形成される。また、前述のシ
ャント領域Xにはその電源配線またはグランド配線と基
板SＵＢ内に形成されたウエルまたは基板ＳＵＢとを接
続する接続部が形成される。
ト領域Xに電源電位もしくはグランド電位を与える電源
配線またはグランド配線が形成される。また、前述のシ
ャント領域Xにはその電源配線またはグランド配線と基
板SＵＢ内に形成されたウエルまたは基板ＳＵＢとを接
続する接続部が形成される。
【００５０】シャント領域にさらに電源配線またはグラ
ンド配線を設けることにより、半導体メモリ装置内にお
ける電源配線及びグランド配線の低抵抗化が実現され
る。このことにより電源配線及びグランド配線上に生じ
るノイズが低減される。
ンド配線を設けることにより、半導体メモリ装置内にお
ける電源配線及びグランド配線の低抵抗化が実現され
る。このことにより電源配線及びグランド配線上に生じ
るノイズが低減される。
【００５１】また、電源配線とウエルまたは基板との間
の抵抗が小さくなるほど、ラッチアップに対する耐性が
向上すると考えられている。このシャント領域X内に電
源配線またはグランド配線と基板SＵＢ内に形成された
ウエルまたは基板ＳＵＢとを接続する接続部が形成され
ることは、配線とウエルまたは基板との接続箇所が従来
に比べて増加することになるので、低抵抗化が実現され
ることになる。従って、ラッチアップに対する耐性が向
上する。
の抵抗が小さくなるほど、ラッチアップに対する耐性が
向上すると考えられている。このシャント領域X内に電
源配線またはグランド配線と基板SＵＢ内に形成された
ウエルまたは基板ＳＵＢとを接続する接続部が形成され
ることは、配線とウエルまたは基板との接続箇所が従来
に比べて増加することになるので、低抵抗化が実現され
ることになる。従って、ラッチアップに対する耐性が向
上する。
【００５２】次に、図６を参照して第３の実施の形態が
説明される。図６にはデータバスのみが特徴的に示さ
れ、他の部分については図示及び説明は省略されるが、
上述の実施の形態を参照すれば、省略された部分につい
ては理解されるであろう。
説明される。図６にはデータバスのみが特徴的に示さ
れ、他の部分については図示及び説明は省略されるが、
上述の実施の形態を参照すれば、省略された部分につい
ては理解されるであろう。
【００５３】本実施の形態では、データバス対DB、／DB
がシャント領域Xで互いに交差するツイスト部TWを有し
ている。このツイスト部TWは、通常用いられている製造
方法によれば容易に形成される。
がシャント領域Xで互いに交差するツイスト部TWを有し
ている。このツイスト部TWは、通常用いられている製造
方法によれば容易に形成される。
【００５４】データバス対にツイスト部TWが設けたこと
により、データバス対に隣接する配線とデータバス対D
B、／DBとの配線間の容量が等しくなる。すなわち、デ
ータバスDBとデータバス／DBに係わる容量が均等になる
ので、隣接する配線において電位の変動等のノイズが発
生しても、データバスDB、／DBはその変動の影響を受け
ない。
により、データバス対に隣接する配線とデータバス対D
B、／DBとの配線間の容量が等しくなる。すなわち、デ
ータバスDBとデータバス／DBに係わる容量が均等になる
ので、隣接する配線において電位の変動等のノイズが発
生しても、データバスDB、／DBはその変動の影響を受け
ない。
【００５５】メモリセルアレイ１００に何組のダミービ
ット線対を設けるかは、ツイスト部TWの形成される面積
を考慮して決定される。この形態では、２組のダミービ
ット線対を設けたので、シャント領域Xの幅は２Wにな
る。
ット線対を設けるかは、ツイスト部TWの形成される面積
を考慮して決定される。この形態では、２組のダミービ
ット線対を設けたので、シャント領域Xの幅は２Wにな
る。
【００５６】このツイスト部TWを１つ設ける場合、図６
のようにデータバス対のほぼ中央部に設けることが望ま
しいので、シャント領域Xはセンスアンプアレイのほぼ
中央部に形成される。
のようにデータバス対のほぼ中央部に設けることが望ま
しいので、シャント領域Xはセンスアンプアレイのほぼ
中央部に形成される。
【００５７】次に、図７を参照して第４の実施の形態が
説明される。図７にはセンスアンプ制御信号線のみが特
徴的に示され、他の部分については図示及び説明は省略
されるが、上述の実施の形態を参照すれば、省略された
部分については理解されるであろう。
説明される。図７にはセンスアンプ制御信号線のみが特
徴的に示され、他の部分については図示及び説明は省略
されるが、上述の実施の形態を参照すれば、省略された
部分については理解されるであろう。
【００５８】上述の実施の形態では、説明の簡易化の
為、１本センスアンプ制御信号線SLＡについての説明が
示された。実際には、センスアンプアレイ１１０内には
複数のセンスアンプ制御信号線が形成されている。その
複数のセンスアンプ制御信号線の内、１本のセンスアン
プ制御信号線ＳＬＡ’が図７に示されている。
為、１本センスアンプ制御信号線SLＡについての説明が
示された。実際には、センスアンプアレイ１１０内には
複数のセンスアンプ制御信号線が形成されている。その
複数のセンスアンプ制御信号線の内、１本のセンスアン
プ制御信号線ＳＬＡ’が図７に示されている。
【００５９】この形態では、コンタクト部Cとセンスア
ンプ制御信号線ＳＬＡ’とがバッファ回路であるローカ
ルドライバ７００を介してシャント領域X内で接続され
ている。ここではローカルドライバ７００としてインバ
ータが紹介されているが、具体的な回路については設計
者が適宜選択できる。
ンプ制御信号線ＳＬＡ’とがバッファ回路であるローカ
ルドライバ７００を介してシャント領域X内で接続され
ている。ここではローカルドライバ７００としてインバ
ータが紹介されているが、具体的な回路については設計
者が適宜選択できる。
【００６０】このようにシャント領域Xにローカルドラ
イバ７００を配置することにより、センスアンプ制御部
１３０内に形成されているドライバの数が削減されるの
で、センスアンプ制御部１３０の占有面積を小さくする
ことができる。また、センスアンプ制御信号線ＳＬＡ’
については低抵抗センスアンプ制御信号線を設ける必要
がなくなるので、信号線の数を大幅に削減することがで
きる。
イバ７００を配置することにより、センスアンプ制御部
１３０内に形成されているドライバの数が削減されるの
で、センスアンプ制御部１３０の占有面積を小さくする
ことができる。また、センスアンプ制御信号線ＳＬＡ’
については低抵抗センスアンプ制御信号線を設ける必要
がなくなるので、信号線の数を大幅に削減することがで
きる。
【００６１】メモリセルアレイ１００に何組のダミービ
ット線対を設けるかは、ローカルドライバ７００の形成
される面積を考慮して決定される。この形態では、５組
のダミービット線対を設けたので、シャント領域Xの幅
は５Wになる。
ット線対を設けるかは、ローカルドライバ７００の形成
される面積を考慮して決定される。この形態では、５組
のダミービット線対を設けたので、シャント領域Xの幅
は５Wになる。
【００６２】次に、図８及び図９を参照して第５の実施
の形態が説明される。図８及び図９にはセンスアンプ制
御信号線のみが特徴的に示され、他の部分については図
示及び説明は省略されるが、上述の実施の形態を参照す
れば、省略された部分については理解されるであろう。
の形態が説明される。図８及び図９にはセンスアンプ制
御信号線のみが特徴的に示され、他の部分については図
示及び説明は省略されるが、上述の実施の形態を参照す
れば、省略された部分については理解されるであろう。
【００６３】この形態では、上述の第１の実施の形態の
シャント領域Xに加え、新たにシャント領域X’及びシャ
ント領域X’’が形成されている。シャント領域Xがメモ
リセルアレイ１００のほぼ中央に形成されている場合、
シャント領域X’はシャント領域Xとメモリセルアレイ１
００の端部（図面中、メモリセルアレイ１００の上部
端）との間のほぼ中央に形成され、シャント領域X’’
はシャント領域Xと行デコーダ１２０との間のほぼ中央
に形成される。
シャント領域Xに加え、新たにシャント領域X’及びシャ
ント領域X’’が形成されている。シャント領域Xがメモ
リセルアレイ１００のほぼ中央に形成されている場合、
シャント領域X’はシャント領域Xとメモリセルアレイ１
００の端部（図面中、メモリセルアレイ１００の上部
端）との間のほぼ中央に形成され、シャント領域X’’
はシャント領域Xと行デコーダ１２０との間のほぼ中央
に形成される。
【００６４】シャント領域X、X’、X’’には、センス
アンプ制御信号線ＳＬＡと低抵抗センスアンプ制御信号
線ＳＬBとを電気的に接続するコンタクト部C１、C２、C
３がそれぞれ形成される。同様にシャント領域X、X’、
X’’には、センスアンプ制御信号線ＳＬＡ’と低抵抗
センスアンプ制御信号線ＳＬB’とを電気的に接続する
コンタクト部C４、C５、C６がそれぞれ形成される。
アンプ制御信号線ＳＬＡと低抵抗センスアンプ制御信号
線ＳＬBとを電気的に接続するコンタクト部C１、C２、C
３がそれぞれ形成される。同様にシャント領域X、X’、
X’’には、センスアンプ制御信号線ＳＬＡ’と低抵抗
センスアンプ制御信号線ＳＬB’とを電気的に接続する
コンタクト部C４、C５、C６がそれぞれ形成される。
【００６５】このような構成によれば、第１の実施の形
態により得られる効果に加えさらにセンスアンプ制御信
号の伝搬速度が速くなるという効果が得られる。
態により得られる効果に加えさらにセンスアンプ制御信
号の伝搬速度が速くなるという効果が得られる。
【００６６】さらに、本形態では、図９に示されるよう
に設計者が状況に応じてシャント領域でのコンタクト部
の数を調整することもできる。シャント領域Xには、セ
ンスアンプ制御信号線ＳＬＡと低抵抗センスアンプ制御
信号線ＳＬBとを電気的に接続するコンタクト部C２が形
成される。シャント領域X’、X’’には、センスアンプ
制御信号線ＳＬＡ’と低抵抗センスアンプ制御信号線Ｓ
ＬB’とを電気的に接続するコンタクト部C４、C６がそ
れぞれ形成される。このようにして制御信号の伝搬速度
の最適化を図ることもできる。
に設計者が状況に応じてシャント領域でのコンタクト部
の数を調整することもできる。シャント領域Xには、セ
ンスアンプ制御信号線ＳＬＡと低抵抗センスアンプ制御
信号線ＳＬBとを電気的に接続するコンタクト部C２が形
成される。シャント領域X’、X’’には、センスアンプ
制御信号線ＳＬＡ’と低抵抗センスアンプ制御信号線Ｓ
ＬB’とを電気的に接続するコンタクト部C４、C６がそ
れぞれ形成される。このようにして制御信号の伝搬速度
の最適化を図ることもできる。
【００６７】個々の配線を考慮してシャント領域内での
コンタクト部を設定することができるので、設計の自由
度が大幅に増加する。
コンタクト部を設定することができるので、設計の自由
度が大幅に増加する。
【００６８】本形態においても前述の第２の実施の形態
と同様に、各シャント領域X、X’、X’’に電源電位も
しくはグランド電位を与える電源配線またはグランド配
線が形成される。また、シャント領域X、X’、X’’に
は、その電源配線またはグランド配線と基板SＵＢ内に
形成されたウエルまたは基板ＳＵＢとを接続する接続部
が形成される。
と同様に、各シャント領域X、X’、X’’に電源電位も
しくはグランド電位を与える電源配線またはグランド配
線が形成される。また、シャント領域X、X’、X’’に
は、その電源配線またはグランド配線と基板SＵＢ内に
形成されたウエルまたは基板ＳＵＢとを接続する接続部
が形成される。
【００６９】本形態によれば、第２の実施の形態よりも
さらに半導体メモリ装置内における電源配線及びグラン
ド配線の低抵抗化が実現される。このことにより電源配
線及びグランド配線上に生じるノイズが第２の実施の形
態よりも低減される。
さらに半導体メモリ装置内における電源配線及びグラン
ド配線の低抵抗化が実現される。このことにより電源配
線及びグランド配線上に生じるノイズが第２の実施の形
態よりも低減される。
【００７０】また、電源配線とウエルまたは基板との間
の抵抗が小さくなるほど、ラッチアップに対する耐性が
向上すると考えられている。このシャント領域X、X’、
X’’内に電源配線またはグランド配線と基板SＵＢ内に
形成されたウエルまたは基板ＳＵＢとを接続する接続部
が形成されることは、配線とウエルまたは基板との接続
箇所が第２の実施の形態に比べて増加することになるの
で、さらなる低抵抗化が実現されることになる。従っ
て、ラッチアップに対する耐性が第２の実施の形態より
も向上する。
の抵抗が小さくなるほど、ラッチアップに対する耐性が
向上すると考えられている。このシャント領域X、X’、
X’’内に電源配線またはグランド配線と基板SＵＢ内に
形成されたウエルまたは基板ＳＵＢとを接続する接続部
が形成されることは、配線とウエルまたは基板との接続
箇所が第２の実施の形態に比べて増加することになるの
で、さらなる低抵抗化が実現されることになる。従っ
て、ラッチアップに対する耐性が第２の実施の形態より
も向上する。
【００７１】次に、図１０を参照して第６の実施の形態
が説明される。
が説明される。
【００７２】上述の実施の形態では、１つのメモリセル
アレイ及びセンスアンプアレイに注目して説明が示され
たが、本実施の形態では、複数のメモリセルアレイ及び
センスアンプアレイに本発明を適用した例が示される。
ここでは特徴的な部分のみが示され、他の部分について
は図示及び説明は省略されるが、上述の実施の形態を参
照すれば、省略された部分については理解されるであろ
う。
アレイ及びセンスアンプアレイに注目して説明が示され
たが、本実施の形態では、複数のメモリセルアレイ及び
センスアンプアレイに本発明を適用した例が示される。
ここでは特徴的な部分のみが示され、他の部分について
は図示及び説明は省略されるが、上述の実施の形態を参
照すれば、省略された部分については理解されるであろ
う。
【００７３】この実施の形態では、前述したワード線シ
ャント領域Y１が行デコーダ１２０とメモリセルアレイ
１００ー１との間に、ワード線シャント領域Y２がメモ
リセルアレイ１００ー１とメモリセルアレイ１００ー２
との間に、ワード線シャント領域Y３がメモリセルアレ
イ１００ー２とメモリセルアレイ１００ー３との間に、
ワード線シャント領域Y４がメモリセルアレイ１００ー
３の端部に、それぞれ配置されている。
ャント領域Y１が行デコーダ１２０とメモリセルアレイ
１００ー１との間に、ワード線シャント領域Y２がメモ
リセルアレイ１００ー１とメモリセルアレイ１００ー２
との間に、ワード線シャント領域Y３がメモリセルアレ
イ１００ー２とメモリセルアレイ１００ー３との間に、
ワード線シャント領域Y４がメモリセルアレイ１００ー
３の端部に、それぞれ配置されている。
【００７４】これらワード線シャント領域は、従来技術
の欄でも紹介された通り、ワ−ド線に隣接するワ−ド線
より低抵抗の配線とワ−ド線との接続される領域であ
る。それによりワ−ド線に与えられる信号が高速に伝搬
される。このワード線シャント領域は上述のとおりメモ
リセルアレイとメモリセルアレイの間にしか設けること
ができない。このワード線シャント領域の配置に関して
は設計の自由度がない。このワード線シャント領域はセ
ンスアンプアレイ中にも延在する。メモリセルアレイ中
のワード線シャント領域にはビット線対が存在しないの
で、それに対応するセンスアンプアレイの領域には当然
センスアンプは必要ない。従って、ワード線シャント領
域はセンスアンプアレイ中にも延在すると言える。
の欄でも紹介された通り、ワ−ド線に隣接するワ−ド線
より低抵抗の配線とワ−ド線との接続される領域であ
る。それによりワ−ド線に与えられる信号が高速に伝搬
される。このワード線シャント領域は上述のとおりメモ
リセルアレイとメモリセルアレイの間にしか設けること
ができない。このワード線シャント領域の配置に関して
は設計の自由度がない。このワード線シャント領域はセ
ンスアンプアレイ中にも延在する。メモリセルアレイ中
のワード線シャント領域にはビット線対が存在しないの
で、それに対応するセンスアンプアレイの領域には当然
センスアンプは必要ない。従って、ワード線シャント領
域はセンスアンプアレイ中にも延在すると言える。
【００７５】本実施の形態では、配置される位置が固定
されているワード線シャント領域に加え、本発明のシャ
ント領域が形成される。
されているワード線シャント領域に加え、本発明のシャ
ント領域が形成される。
【００７６】メモリセルアレイ１００ー１には、ダミー
ビット線対DBL、／DBLが形成され、それに対応するセン
スアンプアレイ１１０ー１内にはシャント領域X１が形
成される。同様に、メモリセルアレイ１００ー２には、
ダミービット線対DBL、／DBLが形成され、それに対応す
るセンスアンプアレイ１１０ー２内にはシャント領域X
２が形成され、メモリセルアレイ１００ー３には、ダミ
ービット線対DBL、／DBLが形成され、それに対応するセ
ンスアンプアレイ１１０ー３内にはシャント領域X３が
形成される。
ビット線対DBL、／DBLが形成され、それに対応するセン
スアンプアレイ１１０ー１内にはシャント領域X１が形
成される。同様に、メモリセルアレイ１００ー２には、
ダミービット線対DBL、／DBLが形成され、それに対応す
るセンスアンプアレイ１１０ー２内にはシャント領域X
２が形成され、メモリセルアレイ１００ー３には、ダミ
ービット線対DBL、／DBLが形成され、それに対応するセ
ンスアンプアレイ１１０ー３内にはシャント領域X３が
形成される。
【００７７】シャント領域X１、X２、X３には、センス
アンプ制御信号線ＳＬＡと低抵抗センスアンプ制御信号
線ＳＬBとを電気的に接続するコンタクト部CX１、CX
２、CX３がそれぞれ形成される。同様にシャント領域X
２には、センスアンプ制御信号線ＳＬＡ’と低抵抗セン
スアンプ制御信号線ＳＬB’とを電気的に接続するコン
タクト部C’X２が形成される。
アンプ制御信号線ＳＬＡと低抵抗センスアンプ制御信号
線ＳＬBとを電気的に接続するコンタクト部CX１、CX
２、CX３がそれぞれ形成される。同様にシャント領域X
２には、センスアンプ制御信号線ＳＬＡ’と低抵抗セン
スアンプ制御信号線ＳＬB’とを電気的に接続するコン
タクト部C’X２が形成される。
【００７８】また、センスアンプアレイ内のワード線シ
ャント領域Y１、Y２、Y３、Y４には、センスアンプ制御
信号線ＳＬＡと低抵抗センスアンプ制御信号線ＳＬBと
を電気的に接続するコンタクト部CY１、CY２、CY３、CY
４がそれぞれ形成される。同様にワード線シャント領域
Y１、Y４には、センスアンプ制御信号線ＳＬＡ’と低抵
抗センスアンプ制御信号線ＳＬB’とを電気的に接続す
るコンタクト部C’Y１、C’Y４がそれぞれ形成される。
ャント領域Y１、Y２、Y３、Y４には、センスアンプ制御
信号線ＳＬＡと低抵抗センスアンプ制御信号線ＳＬBと
を電気的に接続するコンタクト部CY１、CY２、CY３、CY
４がそれぞれ形成される。同様にワード線シャント領域
Y１、Y４には、センスアンプ制御信号線ＳＬＡ’と低抵
抗センスアンプ制御信号線ＳＬB’とを電気的に接続す
るコンタクト部C’Y１、C’Y４がそれぞれ形成される。
【００７９】このような構成によれば、第１の実施の形
態により得られる効果に加えさらにセンスアンプ制御信
号の伝搬速度が速くなるという効果が得られる。
態により得られる効果に加えさらにセンスアンプ制御信
号の伝搬速度が速くなるという効果が得られる。
【００８０】さらに、本形態では、図９を用いて示され
た例と同様に設計者が状況に応じてシャント領域でのコ
ンタクト部の数を調整することもできる。このようにし
て制御信号の伝搬速度の最適化を図ることもできる。個
々の配線を考慮してシャント領域内でのコンタクト部を
設定することができるので、設計の自由度が大幅に増加
する。
た例と同様に設計者が状況に応じてシャント領域でのコ
ンタクト部の数を調整することもできる。このようにし
て制御信号の伝搬速度の最適化を図ることもできる。個
々の配線を考慮してシャント領域内でのコンタクト部を
設定することができるので、設計の自由度が大幅に増加
する。
【００８１】本形態においても前述の第２の実施の形態
と同様に、各シャント領域X１、X２、X３に電源電位も
しくはグランド電位を与える電源配線またはグランド配
線が形成される。また、シャント領域X１、X２、X３に
は、その電源配線またはグランド配線と基板SＵＢ内に
形成されたウエルまたは基板ＳＵＢとを接続する接続部
が形成される。
と同様に、各シャント領域X１、X２、X３に電源電位も
しくはグランド電位を与える電源配線またはグランド配
線が形成される。また、シャント領域X１、X２、X３に
は、その電源配線またはグランド配線と基板SＵＢ内に
形成されたウエルまたは基板ＳＵＢとを接続する接続部
が形成される。
【００８２】本形態によれば、半導体メモリ装置内にお
ける電源配線及びグランド配線の低抵抗化が実現され
る。このことにより電源配線及びグランド配線上に生じ
るノイズが低減される。
ける電源配線及びグランド配線の低抵抗化が実現され
る。このことにより電源配線及びグランド配線上に生じ
るノイズが低減される。
【００８３】電源配線とウエルまたは基板との間の抵抗
が小さくなるほど、ラッチアップに対する耐性が向上す
ると考えられている。このシャント領域X１、X２、X３
内に電源配線またはグランド配線と基板SＵＢ内に形成
されたウエルまたは基板ＳＵＢとを接続する接続部が形
成されることは、配線とウエルまたは基板との接続箇所
が増加することになるので、さらなる低抵抗化が実現さ
れることになる。従って、ラッチアップに対する耐性が
も向上する。
が小さくなるほど、ラッチアップに対する耐性が向上す
ると考えられている。このシャント領域X１、X２、X３
内に電源配線またはグランド配線と基板SＵＢ内に形成
されたウエルまたは基板ＳＵＢとを接続する接続部が形
成されることは、配線とウエルまたは基板との接続箇所
が増加することになるので、さらなる低抵抗化が実現さ
れることになる。従って、ラッチアップに対する耐性が
も向上する。
【００８４】さらに第３及び第４の実施の形態と同様に
本実施の形態のシャント領域X１、X２、X３にデータバ
スのツイスト部TWを設ける、あるいはローカルドライバ
を配置することにより、上述の実施の形態と同様な効果
が得られる。
本実施の形態のシャント領域X１、X２、X３にデータバ
スのツイスト部TWを設ける、あるいはローカルドライバ
を配置することにより、上述の実施の形態と同様な効果
が得られる。
【００８５】ただし、本実施の形態においてデータバス
のツイスト部TWを設ける場合、データバスのほぼ中央部
であるシャント領域X２に設けることが望ましい。中央
部に設けることによりデータバス対間の容量バランスが
等しくなるからである。
のツイスト部TWを設ける場合、データバスのほぼ中央部
であるシャント領域X２に設けることが望ましい。中央
部に設けることによりデータバス対間の容量バランスが
等しくなるからである。
【００８６】以上詳細に説明したようにメモリセルアレ
イ内に所望のダミービット線を設けることにより、隣接
するセンスアンプアレイ内の対応する領域が形成され
る。この領域は、微細化に伴い発生する信号の遅延等を
解消する手段を形成するため、データバスのツイスト部
を形成するため、電源配線またはグランド配線とウエル
または基板との接続部を形成するため、ローカルドライ
バを配置するため等、種々の目的のために活用される。
イ内に所望のダミービット線を設けることにより、隣接
するセンスアンプアレイ内の対応する領域が形成され
る。この領域は、微細化に伴い発生する信号の遅延等を
解消する手段を形成するため、データバスのツイスト部
を形成するため、電源配線またはグランド配線とウエル
または基板との接続部を形成するため、ローカルドライ
バを配置するため等、種々の目的のために活用される。
【００８７】また、本発明のように所望のビット線対が
ダミービット線対として選択され、そのダミービット線
対に隣接するセンスアンプアレイ内の領域をシャント領
域として用いることは、メモリセルアレイの規則性を何
ら壊すものではなく、また、従前の製造行程を実質的に
変更するものではない。
ダミービット線対として選択され、そのダミービット線
対に隣接するセンスアンプアレイ内の領域をシャント領
域として用いることは、メモリセルアレイの規則性を何
ら壊すものではなく、また、従前の製造行程を実質的に
変更するものではない。
【００８８】通常、メモリセルアレイ内には、数百組の
ビット線対が形成されているので、そこに１〜数本程度
のビット線対がダミービット線対として追加して形成さ
れても、面積の増加は極微小であると言える。
ビット線対が形成されているので、そこに１〜数本程度
のビット線対がダミービット線対として追加して形成さ
れても、面積の増加は極微小であると言える。
【００８９】極微小に面積を増加することにより、セン
スアンプ制御信号の遅延の防止、データバスの容量バラ
ンスの改善、ラッチアップ耐性の向上、センスアンプ制
御部の縮小化あるいはセンスアンプ制御信号線の削減
等、種々の効果が期待される。
スアンプ制御信号の遅延の防止、データバスの容量バラ
ンスの改善、ラッチアップ耐性の向上、センスアンプ制
御部の縮小化あるいはセンスアンプ制御信号線の削減
等、種々の効果が期待される。
【００９０】さらに、本発明は、設計者が状況に応じて
シャント領域を任意の場所に設定することができるとい
うことである。個々のデバイスの特性を考慮してシャン
ト領域を設定することができるので、設計の自由度が大
幅に増加する。
シャント領域を任意の場所に設定することができるとい
うことである。個々のデバイスの特性を考慮してシャン
ト領域を設定することができるので、設計の自由度が大
幅に増加する。
【００９１】本発明は、例証的な実施態様を用いて説明
されたが、この説明は限定的な意味に受け取られてはな
らない。この例証的実施態様の様々な変更、並びに本発
明のその他の実施態様が当業者にはこの説明を参考にす
ることによって明らかになるであろう。従って、特許請
求の範囲はそれらのすべての変更または実施態様を本発
明の真の範囲に含むものとしてカバーするであろうと考
えられている。
されたが、この説明は限定的な意味に受け取られてはな
らない。この例証的実施態様の様々な変更、並びに本発
明のその他の実施態様が当業者にはこの説明を参考にす
ることによって明らかになるであろう。従って、特許請
求の範囲はそれらのすべての変更または実施態様を本発
明の真の範囲に含むものとしてカバーするであろうと考
えられている。
【００９２】
【発明の効果】本発明によれば、微細化に伴い発生する
信号の遅延等の解消、データバス対の容量バランスの改
善、電源ノイズの低減及びラッチアップ耐性の向上、セ
ンスアンプ制御部の縮小化あるいはセンスアンプ制御信
号線の削減等、種々の効果が期待される。
信号の遅延等の解消、データバス対の容量バランスの改
善、電源ノイズの低減及びラッチアップ耐性の向上、セ
ンスアンプ制御部の縮小化あるいはセンスアンプ制御信
号線の削減等、種々の効果が期待される。
【図１】本発明の第１の実施の形態を示すレイアウト図
である。
である。
【図２】本発明の第１の実施の形態のスイッチSWを示す
回路図である。
回路図である。
【図３】本発明の第１の実施の形態のスイッチSWを示す
回路図である。
回路図である。
【図４】本発明の第１の実施の形態を示す部分断面図で
ある。
ある。
【図５】本発明の第１の実施の形態を示す部分平面図で
ある。
ある。
【図６】本発明の第３の実施の形態を示すレイアウト図
である。
である。
【図７】本発明の第４の実施の形態を示すレイアウト図
である。
である。
【図８】本発明の第５の実施の形態を示すレイアウト図
である。
である。
【図９】本発明の第５の実施の形態を示すレイアウト図
である。
である。
【図１０】本発明の第６の実施の形態を示すレイアウト
図である。
図である。
【符号の説明】 １００ メモリセルアレイ １１０ センスアンプアレイ DBL、／DBL ダミービット線対 X シャント領域
Claims (10)
- 【請求項１】 行方向に延在し第１の抵抗値を有する複
数のワード線と、列方向に延在する複数のビット線対
と、前記複数のワード線と前記複数のビット線対との間
に接続された複数のメモリセルとを備えたメモリセルア
レイと、 前記複数のビット線対にそれぞれ接続され、センスアン
プ制御信号に応答し前記複数のビット線対間の電位差を
それぞれ増幅する複数のセンスアンプと、前記第２の抵
抗値を有し、前記センスアンプ制御信号を前記複数のセ
ンスアンプに与えるセンスアンプ制御信号線とが配置さ
れ、前記メモリセルアレイに隣接して設けられたセンス
アンプアレイとを有する半導体メモリ装置において、 前記メモリセルアレイ内の前記列方向に所定の間隔を有
して設けられた第１及び第２のシャント領域であって、
前記複数のワード線と実質的に平行に延在し前記第１の
抵抗値より低い第３の抵抗値を有する複数の第１の低抵
抗配線と前記複数のワード線とをそれぞれ接続する複数
のワード線接続部が形成された前記第１及び第２のシャ
ント領域と、 前記メモリセルアレイ内の前記第１のシャント領域と前
記第２のシャント領域との間の前記ビット線対とビット
線対との間に配置されたダミービット線対であって、こ
のダミービット線対は所定幅を有し、前記複数のセンス
アンプとは未接続である前記ダミービット線対と、 少なくとも前記所定幅を有し、前記ダミービット線対に
隣接する前記センスアンプアレイ内の第３のシャント領
域であって、前記センスアンプ制御信号線と実質的に平
行に延在し前記第２の抵抗値より低い第４の抵抗値を有
する第２の低抵抗配線と前記センスアンプ制御信号線と
を接続するセンスアンプ信号線接続部が形成された前記
第３のシャント領域とを有することを特徴とする半導体
メモリ装置。 - 【請求項２】 前記メモリセルアレイは半導体基板内の
第１のウエル領域に形成され、前記センスアンプアレイ
は前記半導体基板内の第２のウエル領域に形成され、前
記第３のシャント領域には、電源電圧または基準電圧が
与えられる電源配線と前記ウエルとを電気的に接続する
ウエル接続部が形成されていることを特徴とする請求項
１記載の半導体メモリ装置。 - 【請求項３】 前記センスアンプアレイ内に配置され、
前記センスアンプにより増幅された電位が与えられるデ
−タバス対であって、このデ−タバス対は前記ワ−ド線
が配置された方向と平行に配置され、前記デ−タバス対
の一方のバス対と他方のバス対とは前記第３のシャント
領域で交差部を有することを特徴とする請求項１または
２記載の半導体メモリ装置。 - 【請求項４】 前記センスアンプ信号線と実質的に平行
に配置された第２のセンスアンプ制御信号線と、前記セ
ンスアンプ信号線接続部に接続された入力と前記第３の
シャント領域で前記第２のセンスアンプ制御信号線に接
続された出力とを有し、前記センスアンプ制御信号を前
記センスアンプ制御信号線から前記第２のセンスアンプ
制御信号線に与えるバッファ回路とを有することを特徴
とする請求項１乃至３記載の半導体メモリ装置。 - 【請求項５】 前記メモリセルアレイ内の前記第１のシ
ャント領域と前記第２のシャント領域との間の前記ビッ
ト線対とビット線対との間に配置された第２のダミービ
ット線対であって、このダミービット線対は所定幅を有
し、前記複数のセンスアンプとは未接続である前記第２
のダミービット線対と、 少なくとも前記所定幅を有し、前記第２のダミービット
線対に隣接する前記センスアンプアレイ内の第４のシャ
ント領域であって、前記センスアンプ制御信号線と実質
的に平行に延在し前記第２の抵抗値より低い第４の抵抗
値を有する第２の低抵抗配線と前記センスアンプ制御信
号線とを接続する第２のセンスアンプ信号線接続部が形
成された前記第４のシャント領域とを有することを特徴
とする請求項１記載の半導体メモリ装置。 - 【請求項６】 平行に配置された複数のビット線対と、
各ビット線対の端部に接続され、前記ビット線対間の電
位を増幅する複数のセンスアンプとを備えた半導体メモ
リ装置において、前記複数のビット線対の内、所定のビ
ット線対に対応するセンスアンプを配置しないことによ
り、複数のセンスアンプの配列の中に所定領域を確保し
たことを特徴とする半導体メモリ装置。 - 【請求項７】 前記半導体メモリ装置は、前記複数のセ
ンスアンプを制御する制御信号を転送するセンスアンプ
制御信号線と、 前記センスアンプ制御信号線と実質的に平行に延在し前
記センスアンプ制御信号より低抵抗な低抵抗センスアン
プ制御信号線とを備え、 前記所定領域には、前記センスアンプ制御信号線と前記
低抵抗センスアンプ制御信号線とを接続するセンスアン
プ信号線接続部が形成されたことを特徴とする請求項６
記載の半導体メモリ装置。 - 【請求項８】 前記半導体メモリ装置は半導体基板に形
成され、電源を供給する電源配線を備え、前記所定領域
において前記電源配線と前記基板とが接続されることを
特徴とする請求項６記載の半導体メモリ装置。 - 【請求項９】 前記複数のセンスアンプから増幅された
電位が与えらるデータバス対であって、前記データバス
対は前記所定領域において交差部を有することを特徴と
する請求項６記載の半導体メモリ装置。 - 【請求項１０】 請求項７記載の半導体メモリ装置は前
記制御信号を転送する第２のセンスアンプ制御信号線を
有し、前記所定領域には、前記センスアンプ制御信号線
と前記第２のセンスアンプ制御信号線とを接続するバッ
ファ回路が形成されることを特徴とする請求項７記載の
半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132094A JPH11330414A (ja) | 1998-05-14 | 1998-05-14 | 半導体メモリ装置 |
| US09/176,775 US6097654A (en) | 1998-05-14 | 1998-10-22 | Semiconductor memory |
| US09/591,347 US6222784B1 (en) | 1998-05-14 | 2000-06-09 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132094A JPH11330414A (ja) | 1998-05-14 | 1998-05-14 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330414A true JPH11330414A (ja) | 1999-11-30 |
Family
ID=15073348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10132094A Pending JPH11330414A (ja) | 1998-05-14 | 1998-05-14 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6097654A (ja) |
| JP (1) | JPH11330414A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003218236A (ja) * | 2002-01-16 | 2003-07-31 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| JP2010176728A (ja) * | 2009-01-27 | 2010-08-12 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4149647B2 (ja) * | 2000-09-28 | 2008-09-10 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| KR100454259B1 (ko) | 2001-11-02 | 2004-10-26 | 주식회사 하이닉스반도체 | 모니터링회로를 가지는 반도체메모리장치 |
| KR100886353B1 (ko) * | 2007-04-02 | 2009-03-03 | 삼성전자주식회사 | 이중 패터닝 기술을 사용한 반도체 메모리 장치 및 그레이아웃 방법 |
| KR20190068098A (ko) * | 2017-12-08 | 2019-06-18 | 삼성전자주식회사 | 다이나믹 랜덤 억세스 메모리 장치 |
| US10861787B1 (en) * | 2019-08-07 | 2020-12-08 | Micron Technology, Inc. | Memory device with bitline noise suppressing scheme |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359216A (en) * | 1983-02-23 | 1994-10-25 | Texas Instruments Incorporated | DRAM process with improved polysilicon-to-polysilicon capacitor and the capacitor |
| KR930000899B1 (ko) * | 1990-02-24 | 1993-02-11 | 현대전자산업 주식회사 | 다이나믹 램(dram)의 비트선 센스 증폭기의 균형 실현장치 |
| JP3476231B2 (ja) * | 1993-01-29 | 2003-12-10 | 三菱電機エンジニアリング株式会社 | 同期型半導体記憶装置および半導体記憶装置 |
| JP2957388B2 (ja) * | 1993-08-03 | 1999-10-04 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶回路 |
| JPH07135301A (ja) * | 1993-09-16 | 1995-05-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3453235B2 (ja) * | 1995-09-14 | 2003-10-06 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3557051B2 (ja) * | 1996-09-18 | 2004-08-25 | 株式会社東芝 | 半導体記憶装置 |
| KR100197576B1 (ko) * | 1996-10-31 | 1999-06-15 | 윤종용 | 서브 더미 비트라인 및 서브 더미 워드라인을 가지는반도체 메모리 장치 |
| US6084816A (en) * | 1998-04-16 | 2000-07-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1998
- 1998-05-14 JP JP10132094A patent/JPH11330414A/ja active Pending
- 1998-10-22 US US09/176,775 patent/US6097654A/en not_active Expired - Lifetime
-
2000
- 2000-06-09 US US09/591,347 patent/US6222784B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003218236A (ja) * | 2002-01-16 | 2003-07-31 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| JP2010176728A (ja) * | 2009-01-27 | 2010-08-12 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6222784B1 (en) | 2001-04-24 |
| US6097654A (en) | 2000-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040330 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040720 |