JP2003218236A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JP2003218236A JP2003008792A JP2003008792A JP2003218236A JP 2003218236 A JP2003218236 A JP 2003218236A JP 2003008792 A JP2003008792 A JP 2003008792A JP 2003008792 A JP2003008792 A JP 2003008792A JP 2003218236 A JP2003218236 A JP 2003218236A
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Abstract

(57)【要約】 【課題】 サブアレイの数に関係なく階層型入出力ライ
ン構造を構成でき、チップサイズを小さくすることがで
き、しかもメモリセルアレイ、ビットラインセンス増幅
器およびカラムデコーダの連続性を保持できる半導体メ
モリ装置を提供する。 【解決手段】 ローカル入出力ラインＬＩＯ，ＬＩＯＢ
を分割できるダミービットラインセンス増幅器領域ＤＵ
ＭＭＹ ＢＬ Ｓ／Ａをビットラインセンス増幅器領域
２４に設けて、ビットラインセンス増幅器領域２４でロ
ーカル入出力ラインＬＩＯ，ＬＩＯＢを分割できるよう
にする。さらに、ノーマルビットラインＢＬに連結され
る構成要素とほとんど同じ構成要素に連結されるダミー
ビットラインＤＢＬを設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、より詳細にはサブアレイ数に関係なく階層型入出
力ライン構造を有する半導体メモリ装置に関する。
【０００２】
【従来の技術】一般的に、半導体メモリ装置、例えばダ
イナミックランダムアクセス半導体メモリ装置（ＤＲＡ
Ｍ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）のメモリセルアレイ上でワードラインとビッ
トラインとは互いに垂直に交差して配置され、ビットラ
インはスイッチング回路を介してデータが入出力される
入出力ラインに連結される。そして、前記ビットライン
とワードラインとの交差領域にデータを保存するメモリ
セルが配置される。このような半導体メモリ装置が大容
量化されるにつれ、前記メモリセルに／からデータを書
き込み／読出すべく制御する周辺回路は高集積化されて
いる。
【０００３】前記入出力ラインの高速動作のために、半
導体メモリ装置に含まれた入出力ラインはローカル入出
力ラインとグローバル入出力ラインとに分割される階層
型入出力ライン構造を使用している。同様に、ワードラ
インに使われるポリシリコンの抵抗による信号遅延を減
らすために、ワードラインをメインワードラインとサブ
ワードラインとに分割して使用する階層型ワードライン
構造も広く使われている。
【０００４】従来はメモリセルアレイのマトリックス上
で縦方向に配置されるサブアレイの数は１６であった。
しかし、最近はデータ貯蔵容量を同一に保持しつつチッ
プサイズを小さくするために、前記縦方向に配置される
サブアレイの数は１４または１２に減っている。
【０００５】図１は従来技術による階層型入出力ライン
構造を有する半導体メモリ装置を示す概略的な構成図で
ある。図１を参照すれば、従来の半導体メモリ装置１０
は複数のサブアレイ１１を含むメモリセルアレイ、カラ
ムデコーダ１２及びロウデコーダ１３を含む。前記サブ
アレイ１１は複数のメモリセルを含む。
【０００６】前記メモリセルアレイはビットラインセン
ス増幅器領域１４とサブワードラインドライバ領域１５
とにより９６（＝１２×８）のサブアレイ１１に分割さ
れる。それぞれのビットラインセンス増幅器領域１４は
縦方向に反復的に設けられ、それぞれのサブワードライ
ンドライバ領域１５は横方向に反復的に設けられる。ビ
ットラインセンス増幅器領域１４にはビットラインセン
ス増幅器（図示せず）が配置され、サブワードラインド
ライバ領域１５にはサブワードラインを駆動するサブワ
ードラインドライバ（図示せず）が配置される。
【０００７】従来の半導体メモリ装置１０は階層型ワー
ドライン構造を有する。すなわち、複数のメインワード
ラインＭＷＬ（Ｍａｉｎ Ｗｏｒｄ Ｌｉｎｅｓ：ＭＷ
Ｌ）は１２のサブアレイ上を縦方向に通過してロウデコ
ーダ１３に連結され、メインワードラインＭＷＬに所定
の駆動回路を介して連結される複数のサブワードライン
（図示せず）はそれぞれのサブアレイ１１上に配置され
る。ロウデコーダ１３はロウアドレスに応答してメイン
ワードラインＭＷＬを選択して活性化させる。メインワ
ードラインＭＷＬはノーマルワードラインＮＷＬと呼
ぶ。
【０００８】複数のカラム選択ラインＣＳＬは８つのサ
ブアレイ１１を横方向に通過してカラムデコーダ１２に
連結される。カラムデコーダ１２はカラム選択ラインＣ
ＳＬを選択して活性化させる。
【０００９】従来の半導体メモリ装置１０は階層型入出
力ライン構造を有する。縦方向に配置される３つのサブ
アレイ１１ごとにローカル入出力ライン対ＬＩＯが配置
される。一般的に、ローカル入出力ライン対ＬＩＯは図
１に示されたように４または４の倍数に分割される。ロ
ーカル入出力ライン対ＬＩＯはビットラインセンス増幅
器領域１４とサブワードラインドライバ領域１５とが交
差するコンジャンクション領域（例えばＡ領域）で分割
されて縦方向に反復的に配置される。それぞれのビット
ラインセンス増幅器領域１４に配置されるローカル入出
力ライン対ＬＩＯは互いに反対側に配置される２つのサ
ブアレイ１１により共通に使われる。グローバル入出力
ライン対ＧＩＯはスイッチング回路を介してローカル入
出力ライン対ＬＩＯに連結され、縦方向に配置される３
つのサブアレイ１１ごとにグローバル入出力ライン対Ｇ
ＩＯがサブワードラインドライバ領域上に反復的に配置
される。前記スイッチング回路はそれぞれグローバル入
出力ライン対ＧＩＯとローカル入出力ライン対ＬＩＯと
の交差領域１６に配置される。
【００１０】図２は図１に示されたローカル入出力ライ
ン対が分割される部分（例えば図１のＡ部分）を詳細に
示す図である。サブアレイ１１はビットラインセンス増
幅器領域ＢＬ Ｓ／Ａ及びサブワードラインドライバ領
域ＳＷＤにより分割される。それぞれのサブアレイ１１
上には複数のサブワードラインＳＷＬ及び複数のビット
ライン対ＢＬが互いに直交して配置される。そして、サ
ブワードラインＳＷＬとビットライン対ＢＬとが交差す
る交差領域にメモリセルが配置される。サブワードライ
ンＳＷＬを駆動するサブワードラインドライバ（図示せ
ず）はサブワードラインドライバ領域ＳＷＤに配置さ
れ、ビットライン対ＢＬに連結されるビットラインセン
ス増幅器（図示せず）はビットラインセンス増幅器領域
ＢＬ Ｓ／Ａに配置される。
【００１１】ローカル入出力ライン対ＬＩＯはコンジャ
ンクション領域ＣＯＮＪＵＮＣＴＩＯＮで分割され、ビ
ットライン対ＢＬと直交してビットラインセンス増幅器
領域ＢＬ Ｓ／Ａ上に配置される。コンジャンクション
領域ＣＯＮＪＵＮＣＴＩＯＮには前記サブワードライン
ドライバ及び前記ビットラインセンス増幅器を制御する
制御回路などが配置される。
【００１２】
【発明が解決しようとする課題】ところで、メモリセル
アレイのデータ貯蔵容量を同一に保持しつつチップサイ
ズを小さくする場合（例えば、従来技術による半導体メ
モリ装置のサブアレイ１１よりデータ貯蔵容量が相対的
に大きいサブアレイが縦方向に１０個配置されてチップ
サイズが小さくなる場合）、ローカル入出力ライン対Ｌ
ＩＯはコンジャンクション領域ＣＯＮＪＵＮＣＴＩＯＮ
ではないビットラインセンス増幅器領域ＢＬ Ｓ／Ａで
分割する必要がある。しかし、ビットラインセンス増幅
器領域ＢＬＳ／Ａはローカル入出力ライン対ＬＩＯを分
割するための場所として面積が小さいので、ビットライ
ンセンス増幅器領域ＢＬ Ｓ／Ａ上でローカル入出力ラ
イン対を分割できず、階層型入出力ライン構造を具現し
難いという問題点がある。
【００１３】従って、本発明は、ビットラインセンス増
幅器領域上でローカル入出力ライン対を分割してサブア
レイ数に関係なく階層型入出力ライン構造を構成でき、
かつチップサイズを小さくでき、しかもメモリセルアレ
イ、ビットラインセンス増幅器及びカラムデコーダの連
続性を保持できる半導体メモリ装置を提供することを目
的とする。
【００１４】
【課題を解決するための手段】本発明の一形態による半
導体メモリ装置は、サブワードラインドライバ領域とビ
ットラインセンス増幅器領域とにより複数のサブアレイ
に分割されるメモリセルアレイと、前記ビットラインセ
ンス増幅器領域上に配置されるローカル入出力ライン
と、前記サブワードラインドライバ領域上に配置される
グローバル入出力ラインとを備え、前記ローカル入出力
ラインは前記ビットラインセンス増幅器領域上で分割さ
れる。
【００１５】望ましい具体例によれば、前記ビットライ
ンセンス増幅器領域には、ダミービットラインセンス増
幅器を有し、前記ローカル入出力ラインの分割部が位置
するダミービットラインセンス増幅器領域を含む。さら
に、前記ダミービットラインセンス増幅器領域は、カラ
ム選択ライン信号に応じて、前記ダミービットラインセ
ンス増幅器に連結されるダミービットラインと前記ロー
カル入出力ラインとを連結／分離する第１スイッチング
回路をさらに備える。さらに、前記第１スイッチング回
路は、前記カラム選択ライン信号の非活性化に応じて、
前記ダミービットラインセンス増幅器に連結される前記
ダミービットラインと前記ローカル入出力ラインとを分
離する。さらに、前記非活性化されるカラム選択ライン
信号の状態は論理ロー状態である。さらに、前記ビット
ラインセンス増幅器領域に配置されるローカル入出力ラ
インは第１分割ローカル入出力ラインと第２分割ローカ
ル入出力ラインとに分割され、前記第１分割ローカル入
出力ラインは前記グローバル入出力ラインのうち第１グ
ローバル入出力ラインに第２スイッチング回路を介して
連結され、前記第２分割ローカル入出力ラインは前記グ
ローバル入出力ラインのうち第２グローバル入出力ライ
ンに第３スイッチング回路を介して連結される。
【００１６】本発明の他の形態による半導体メモリ装置
は、サブワードラインドライバ領域とビットラインセン
ス増幅器領域とにより複数のサブアレイに分割されるメ
モリセルアレイと、前記それぞれのサブアレイ上に配置
される複数のサブワードラインと、前記それぞれのサブ
アレイ上に配置され、前記それぞれのサブワードライン
に直交する複数のノーマルビットライン対と、前記それ
ぞれのサブアレイ上に配置され、前記それぞれのサブワ
ードラインに直交して前記ノーマルビットライン対に平
行すべく配置されるダミービットライン対と、このダミ
ービットライン対に連結され、前記ビットラインセンス
増幅器領域に配置されるダミービットラインセンス増幅
器と、第１スイッチング回路を介して対応する前記それ
ぞれのノーマルビットライン対と対応する前記ダミービ
ットライン対に連結される複数のローカル入出力ライン
対と、第２スイッチング回路を介して対応する前記それ
ぞれのローカル入出力対に連結される複数のグローバル
入出力ライン対とを備え、前記それぞれのローカル入出
力ライン対は前記ダミービットラインセンス増幅器が配
置された部分の前記ビットラインセンス増幅器領域上で
分割されることを特徴とする。
【００１７】本発明のさらに他の形態による半導体メモ
リ装置は、サブワードラインドライバ領域とビットライ
ンセンス増幅器領域とにより複数のサブアレイに分割さ
れるメモリセルアレイと、前記それぞれのサブアレイ上
に配置される複数のサブワードラインと、前記それぞれ
のサブアレイ上に配置され、前記それぞれのサブワード
ラインに直交する複数のノーマルビットライン対と、前
記それぞれのサブアレイ上に配置され、前記それぞれの
サブワードラインに直交して前記ノーマルビットライン
対に平行すべく配置される複数のダミービットライン対
と、このダミービットライン対に連結され、前記ビット
ラインセンス増幅器領域に配置されるダミービットライ
ンセンス増幅器と、前記それぞれのノーマルビットライ
ン対と対応する前記ダミービットライン対に連結される
複数のローカル入出力ライン対と、このローカル入出力
ライン対と前記ダミービットライン対とを連結／分離す
る第１スイッチング回路とを備え、前記それぞれのロー
カル入出力ライン対は前記ダミービットラインセンス増
幅器が配置される部分のビットラインセンス増幅器領域
上で第１分割ローカル入出力ライン対と第２分割ローカ
ル入出力ライン対とに分割され、前記それぞれの第１ス
イッチング回路は一つのカラム選択ラインのカラム選択
ライン信号により共通に制御されることを特徴とする。
【００１８】本発明のさらに他の形態による半導体メモ
リ装置は、複数のサブアレイを含むメモリセルアレイ
と、前記サブアレイ間に設けられるビットラインセンス
増幅器領域と、このビットラインセンス増幅器領域上に
配置される第１分割ローカル入出力ラインとを備え、前
記第１分割ローカル入出力ラインの一端部が前記ビット
ラインセンス増幅器領域に位置することを特徴とする。
【００１９】このような本発明による半導体メモリ装置
は、ビットラインセンス増幅器領域にローカル入出力ラ
インを分割できるダミービットラインセンス増幅器領域
を設けて、ビットラインセンス増幅器領域でローカル入
出力ラインを分割するようにしたので、サブアレイ数に
関係なく階層型入出力ライン構造を構成できる。また、
データ貯蔵容量が相対的に大きいサブアレイを縦方向に
少ない数、配置してサブワードラインドライバ領域の数
を減らすことが可能となるので、メモリセルアレイのデ
ータ貯蔵容量を同一に保持したままチップサイズを小さ
くできる。また、本発明による半導体メモリ装置はノー
マルビットラインに連結される構成要素とほとんど同じ
構成要素に連結されるダミービットラインを含むことに
より、メモリセルアレイ、ビットラインセンス増幅器及
びカラムデコーダの連続性を保持できる。
【００２０】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施形態を詳細に説明する。ただし、下
記の実施形態は例示的なものに過ぎず、本技術分野の当
業者ならばこれから多様な変形及び均等な他の実施形態
が可能であるという点を理解できる。従って、本発明の
真の技術的保護範囲は特許請求の範囲の技術的思想によ
り決まるべきである。
【００２１】図３は本発明の実施形態による階層型入出
力ライン構造を有する半導体メモリ装置を示す概略的な
構成図である。図３を参照すれば、本発明の実施形態に
よる半導体メモリ装置２０は、複数のサブアレイ２１を
含むメモリセルアレイ、カラムデコーダ２２及びロウデ
コーダ２３を備える。前記サブアレイ２１のデータ貯蔵
容量は図１に示されたサブアレイ１１のデータ貯蔵容量
より相対的に大きい。
【００２２】前記メモリセルアレイはビットラインセン
ス増幅器領域２４とサブワードラインドライバ領域２５
とにより８０（＝１０×８）のサブアレイ２１に分割さ
れる。それぞれのビットラインセンス増幅器領域２４は
縦方向に反復的に設けられ、それぞれのサブワードライ
ンドライバ領域２５は横方向に反復的に設けられる。ビ
ットラインセンス増幅器領域２４にはビットラインセン
ス増幅器（図示せず）が配置され、サブワードラインド
ライバ領域２５にはサブワードライン（図示せず）を駆
動するサブワードラインドライバ（図示せず）が配置さ
れる。
【００２３】本発明の実施形態による半導体メモリ装置
２０は階層型ワードライン構造を有する。すなわち、複
数のメインワードラインＭＷＬは１０のサブアレイ２１
上を縦方向に通過してロウデコーダ２３に連結され、こ
のメインワードラインＭＷＬに前記サブワードラインド
ライバを介して連結される複数のサブワードライン（図
示せず）はそれぞれのサブアレイ２１上に配置される。
ロウデコーダ２３はロウアドレスに応じてメインワード
ラインＭＷＬを選択して活性化させる。メインワードラ
インＭＷＬはノーマルワードラインＮＷＬと呼ぶ。
【００２４】複数のカラム選択ラインＣＳＬは８つのサ
ブアレイ２１を横方向に通過してカラムデコーダ２２に
連結される。カラムデコーダ２２はカラム選択ラインＣ
ＳＬを選択して活性化させる。
【００２５】本発明の実施形態による半導体メモリ装置
２０は階層型入出力ライン構造を有する。ローカル入出
力ライン対ＬＩＯは、縦方向に配置される２．５のサブ
アレイ２１ごとに分割されてビットラインセンス増幅器
領域２４上で縦方向に反復的に配置される。このように
してそれぞれのビットラインセンス増幅器領域２４に配
置されるローカル入出力ライン対ＬＩＯは、互いに反対
側に配置される２つのサブアレイ２１により共通に使わ
れる。グローバル入出力ライン対ＧＩＯはスイッチング
回路（図示せず）を介してローカル入出力ライン対ＬＩ
Ｏに連結され、縦方向に配置される２．５のサブアレイ
２１ごとにサブワードラインドライバ領域２５上に縦方
向に反復的に配置される。前記スイッチング回路はそれ
ぞれグローバル入出力ライン対ＧＩＯとローカル入出力
ライン対ＬＩＯとの交差領域２６に配置される。
【００２６】従って、本発明による半導体メモリ装置２
０はビットラインセンス増幅器領域２４上でローカル入
出力ライン対ＬＩＯを分割できるので、従来の半導体メ
モリ装置１０と実質的に同じデータ貯蔵容量を保持しつ
つもチップサイズを小さくできる。
【００２７】図４は本発明の他の実施形態による階層型
入出力ライン構造を有する半導体メモリ装置を示す概略
的な構成図である。図４を参照すれば、本発明の他の実
施形態による半導体メモリ装置３０は複数のサブアレイ
３１を含むメモリセルアレイ、カラムデコーダ３２及び
ロウデコーダ３３を備える。カラムデコーダ３２とロウ
デコーダ３３の機能は図３のカラムデコーダ２２とロウ
デコーダ２３の機能と同一である。
【００２８】図４に示された本発明の他の実施形態によ
る半導体メモリ装置３０は図３に示された本発明の一実
施形態による半導体メモリ装置２０とほとんど同じ構成
要素を含むので、違いがある部分についてだけ説明すれ
ば次の通りである。本発明の他の実施形態による半導体
メモリ装置３０のメモリセルアレイはビットラインセン
ス増幅器領域３４によってのみ分割され、サブワードラ
インドライバ領域３５は前記メモリセルアレイの外部に
設けられるという点で図３に示された本発明の一実施形
態による半導体メモリ装置２０と違いがある。従って、
本発明の他の実施形態による半導体メモリ装置はサブワ
ードラインドライバ領域の数を最小数に減らせるので、
よりチップサイズを小さくできる。
【００２９】図５は図３に示されたローカル入出力ライ
ン対が分割される部分（例えば図３のＢ部分）を詳細に
示す図である。それぞれのサブアレイ２１上には複数の
サブワードラインＳＷＬ及び複数のノーマルビットライ
ン対ＢＬが互いに直交して配置される。そして、それぞ
れのサブワードラインＳＷＬとそれぞれのノーマルビッ
トライン対ＢＬとが交差する交差領域にはメモリセルが
配置される。ダミービットライン対ＤＢＬはノーマルビ
ットライン対ＢＬと平行すべく配置される。それぞれの
サブワードラインＳＷＬとそれぞれのダミービットライ
ン対ＤＢＬとが交差する交差領域にもメモリセルが配置
される。従って、本発明による半導体メモリ装置に含ま
れるメモリセルアレイの連続性は保持される。
【００３０】ビットラインセンス増幅器領域２４（ビッ
トラインセンス増幅器領域形成領域ともいえる）には、
点線４０内に示されたビットラインセンス増幅器領域Ｂ
ＬＳ／Ａとダミービットラインセンス増幅器領域ＤＵＭ
ＭＹ ＢＬ Ｓ／Ａとが形成される。
【００３１】ローカル入出力ライン対ＬＩＯ，ＬＩＯＢ
はダミービットラインセンス増幅器領域ＤＵＭＭＹ Ｂ
Ｌ Ｓ／Ａ上で分割されて第１分割ローカル入出力ライ
ン対及び第２分割ローカル入出力ライン対を形成する。
第１分割ローカル入出力ライン対と第２分割ローカル入
出力ライン対は、それぞれに対応するグローバル入出力
ライン対ＧＩＯである第１グローバル入出力ライン対
（図示せず）と第２グローバル入出力ライン対（図示せ
ず）とに前記スイッチング回路を介して連結される。ま
た、第１及び第２分割ローカル入出力ライン対はノーマ
ルビットライン対ＢＬ及びダミービットライン対ＤＢＬ
に直交して配置される。
【００３２】図６は図５に示されたローカル入出力ライ
ン対が分割されるビットラインセンス増幅器領域２４を
詳細に示す図である。図５に示されたローカル入出力ラ
イン対ＬＩＯ，ＬＩＯＢを使用する構成は一つのカラム
選択ライン当たり４つのビットライン対が対応する４
ｂｉｔ ｌｉｎｅ ｐａｉｒｓ／ＣＳＬ構成である。
【００３３】図５の点線４０内の上のビットラインセン
ス増幅器領域ＢＬ／Ａに相当するビットラインセンス増
幅器領域４１には、ＰＭＯＳトランジスタを含むＰＭＯ
Ｓ型センス増幅器、ＮＭＯＳトランジスタを含むＮＭＯ
Ｓ型センス増幅器、左右２つのイコールライジング回
路、同じく左右２つの分離回路及び４つのカラム選択ス
イッチが配置される。
【００３４】前記分離回路は分離信号ＰＩＳＯＩ，ＰＩ
ＳＯＪにそれぞれ応じて、左側に配置されるビットライ
ン対［ＢＬＬ＜０＞ＢＬＢＬ＜０＞］，［ＢＬＬ＜１
＞，ＢＬＢＬ＜１＞］と右側に配置されるビットライン
対［ＢＬＲ＜０＞，ＢＬＢＲ＜０＞］，［ＢＬＲ＜１
＞，ＢＬＢＲ＜１＞］とを分離する。
【００３５】前記イコールライジング回路はイコールラ
イジング信号ＰＥＱＩＢ，ＰＥＱＪＢにそれぞれ応じ
て、ビットライン対の電圧を所定の電圧ＶＢＬで同一に
設定する。
【００３６】前記ＰＭＯＳ型センス増幅器は所定の電圧
ＬＡに応じて、左側に配置されるそれぞれのビットライ
ン対［ＢＬＬ＜０＞ＢＬＢＬ＜０＞］，［ＢＬＬ＜１
＞，ＢＬＢＬ＜１＞］間の電圧差を増幅する。このＰＭ
ＯＳ型センス増幅器に含まれる２つのＰＭＯＳトランジ
スタの基板には基板電圧ＶＩＮＴＡが印加される。前記
ＮＭＯＳ型センス増幅器は前記電圧ＬＡの反転電圧ＬＡ
Ｂに応じて、右側に配置されるそれぞれのビットライン
対［ＢＬＲ＜０＞，ＢＬＢＲ＜０＞］，［ＢＬＲ＜１
＞，ＢＬＢＲ＜１＞］間の電圧差を増幅する。
【００３７】前記それぞれのカラム選択スイッチはカラ
ム選択ラインＣＳＬ＜０＞を活性化／非活性化させるカ
ラム選択ライン信号に応じて、前記ビットライン対と前
記ローカル入出力ライン対とを連結／分離する。このそ
れぞれのカラム選択スイッチはＮＭＯＳトランジスタを
備える。
【００３８】図５の点線４０内の下のビットラインセン
ス増幅器領域ＢＬＳ／Ａに相当するビットラインセンス
増幅器領域４３に配置される構成要素も前記説明された
ビットラインセンス増幅器領域４１の構成要素と同一で
ある。ただし、ビットラインセンス増幅器領域４３に配
置されるビットライン対及びカラム選択ラインの参照符
号がそれぞれ［ＢＬＬ＜４＞，ＢＬＢＬ＜４＞］，［Ｂ
ＬＬ＜５＞，ＢＬＢＬ＜５＞］［ＢＬＲ＜４＞，ＢＬＢ
Ｒ＜４＞］，［ＢＬＲ＜５＞，ＢＬＢＲ＜５＞］及びＣ
ＳＬ＜２＞という点で違いがある。
【００３９】また、図５の点線４０内のダミービットラ
インセンス増幅器領域ＤＵＭＭＹＢＬ Ｓ／Ａに相当す
るダミービットラインセンス増幅器領域４２にもビット
ラインセンス増幅器領域４１の構成要素と同じ構成要素
が配置される。ただし、ダミービットラインセンス増幅
器領域４２のそれぞれのカラム選択スイッチに連結され
たカラム選択ラインＣＳＬ＜１＞は接地電圧ＶＳＳに連
結されて非活性化状態を保持するという点と、ダミービ
ットラインセンス増幅器領域４２に配置されるビットラ
イン対及びカラム選択ラインの参照符号がそれぞれ［Ｄ
ＢＬＬ＜２＞，ＤＢＬＢＬ＜２＞］，［ＤＢＬＬ＜３
＞，ＤＢＬＢＬ＜３＞］，［ＤＢＬＲ＜２＞，ＤＢＬＢ
Ｒ＜２＞］，［ＤＢＬＲ＜３＞，ＤＢＬＢＲ＜３＞］及
びＣＳＬ＜１＞という点で違いがある。従って、本発明
の半導体メモリ装置に含まれるビットラインセンス増幅
器の連続性も保持される。
【００４０】カラム選択ラインＣＳＬ＜１＞は本発明の
実施形態による半導体メモリ装置に含まれたカラムデコ
ーダ（図示せず）内で接地電圧ＶＳＳに連結されるが、
それについての説明は図８を参照して記述される。ま
た、図６に示されたＣ部分は図７を参照して説明され
る。
【００４１】図７は図６に示されたローカル入出力ライ
ン対が分割される部分Ｃを拡大して示す図である。図７
を参照すれば、ローカル入出力ライン対［ＬＩＯ０，Ｌ
ＩＯＢ０］，［ＬＩＯ４，ＬＩＯＢ４］はそれぞれ図７
に示された領域ＳＰＬＩＴ１とＳＰＬＩＴ２で縦方向に
分割され、各一端部はダミービットラインセンス増幅器
領域上に位置する。このように本発明の実施形態による
半導体メモリ装置はローカル入出力ライン対を分割する
ために必要な面積を提供するダミービットラインセンス
増幅器領域を含む。
【００４２】図８は図３に示されたカラムデコーダ２２
の具体例を示す図である。図８を参照すれば、本発明に
よる半導体メモリ装置に含まれるカラムデコーダ２２は
カラムデコーディング回路２２１及び駆動回路２２２
ａ，２２２ｂを含む。それぞれの駆動回路２２２ａ，２
２２ｂはヒューズＦ、ラッチ回路２２３、インバータＩ
ＮＶ３及びＮＭＯＳトランジスタＭＮを備える。
【００４３】ＮＭＯＳトランジスタＭＮは制御信号ＰＶ
ＣＣＨＢに応じて、ノードＮの電圧レベルを接地電圧Ｖ
ＳＳにプルダウンさせる。制御信号ＰＶＣＣＨＢは本発
明の実施形態による半導体メモリ装置に電源が印加され
た時、所定の時間論理ハイ状態に活性化されるパルスで
ある。すなわち、制御信号ＰＶＣＣＨＢは本発明の半導
体メモリ装置に電源が印加されたことを指示する信号で
ある。
【００４４】ラッチ回路２２３はクロスカップルされた
２つのインバータＩＮＶ１，ＩＮＶ２を備える。ラッチ
回路２２３は接地電圧ＶＳＳにプルダウンされたノード
Ｎの電圧レベルをラッチする。インバータＩＮＶ３はラ
ッチ回路２２３の出力信号を反転させ、カラム選択ライ
ンＣＳＬ＜１＞を論理ロー状態に非活性化させる。
【００４５】カラムデコーディング回路２２１はカラム
アドレスＣＡｉをデコーディングし、デコーディングカ
ラムアドレスＤＣＡ１をヒューズＦに伝達する。ヒュー
ズＦはカラム選択ラインＣＳＬ＜１＞が論理ロー状態に
保持されるべく切断され、カラムデコーディング回路２
２１の出力信号がノードＮに伝えられることを遮断す
る。
【００４６】また、カラムデコーディング回路２２１は
カラムアドレスＣＡｉをデコーディングし、デコーディ
ングカラムアドレスＤＣＡｊを発生させる。ここで、ｊ
は１を除外した０または自然数である。駆動回路２２２
ａは前述された駆動回路２２２ｂの構成要素と同じ構成
要素を含む。ただし、駆動回路２２２ａに含まれるヒュ
ーズＦは切断されない。従って、駆動回路２２２ａはデ
コーディングカラムアドレスＤＣＡｊに応じて、カラム
選択ラインＣＳＬ＜ｉ＞を活性化させる。従って、それ
ぞれの駆動回路２２２ａ，２２２ｂは同じ構成要素を有
するので、カラムデコーダ２２は連続性を保持する。
【００４７】
【発明の効果】以上のように本発明による半導体メモリ
装置は、ビットラインセンス増幅器領域にローカル入出
力ラインを分割できるダミービットラインセンス増幅器
領域を設けて、ビットラインセンス増幅器領域でローカ
ル入出力ラインを分割するようにしたので、サブアレイ
数に関係なく階層型入出力ライン構造を構成できる。ま
た、データ貯蔵容量が相対的に大きいサブアレイを縦方
向に少ない数、配置してサブワードラインドライバ領域
の数を減らすことが可能となるので、メモリセルアレイ
のデータ貯蔵容量を同一に保持したままチップサイズを
小さくできる。また、本発明による半導体メモリ装置は
ノーマルビットラインに連結される構成要素とほとんど
同じ構成要素に連結されるダミービットラインを含むこ
とにより、メモリセルアレイ、ビットラインセンス増幅
器及びカラムデコーダの連続性を保持できる。
【図面の簡単な説明】
【図１】従来技術による階層型入出力ライン構造を有す
る半導体メモリ装置を示す概略的な構成図である。
【図２】図１に示されたローカル入出力ライン対が分割
される部分を詳細に示す図である。
【図３】本発明の一実施形態による階層型入出力ライン
構造を有する半導体メモリ装置を示す概略的な構成図で
ある。
【図４】本発明の他の実施形態による階層型入出力ライ
ン構造を有する半導体メモリ装置を示す概略的な構成図
である。
【図５】図３に示されたローカル入出力ライン対が分割
される部分を詳細に示す図である。
【図６】図５に示されたローカル入出力ライン対が分割
されるビットラインセンス増幅器領域を詳細に示す図で
ある。
【図７】図６に示されたローカル入出力ライン対が分割
される部分を拡大して示す図である。
【図８】図３に示されたカラムデコーダの具体例を示す
図である。
【符号の説明】
２０ 半導体メモリ装置 ２１ サブアレイ ２２ カラムデコーダ ２３ ロウデコーダ ２４ ビットラインセンス増幅器領域 ２５ サブワードラインドライバ領域 ２６ 交差領域 ＢＬ ノーマルビットライン対 ＤＢＬ ダミービットライン対 ＳＷＬ サブワードライン ＢＬ Ｓ／Ａ ビットラインセンス増幅器領域 ＤＵＭＭＹ ＢＬ Ｓ／Ａ ダミービットラインセンス
増幅器領域 ＬＩＯ，ＬＩＯＢ ローカル入出力ライン対
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD00 GA09 KA03 LA03 LA04 LA05 LA07 LA11 ZA28 5M024 AA62 AA91 BB07 BB10 BB17 CC40 CC70 CC90 DD03 DD20 DD63 HH10 LL01 LL05 LL06 LL20 PP01 PP02 PP03 PP10

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 サブワードラインドライバ領域とビット
    ラインセンス増幅器領域とにより複数のサブアレイに分
    割されるメモリセルアレイと、 前記ビットラインセンス増幅器領域上に配置されるロー
    カル入出力ラインと、 前記サブワードラインドライバ領域上に配置されるグロ
    ーバル入出力ラインとを備え、 前記ローカル入出力ラインは前記ビットラインセンス増
    幅器領域上で分割されることを特徴とする半導体メモリ
    装置。
  2. 【請求項２】 前記ビットラインセンス増幅器領域に
    は、ダミービットラインセンス増幅器を有し、前記ロー
    カル入出力ラインの分割部が位置するダミービットライ
    ンセンス増幅器領域を含むことを特徴とする請求項１に
    記載の半導体メモリ装置。
  3. 【請求項３】 前記ダミービットラインセンス増幅器領
    域は、 カラム選択ライン信号に応じて、前記ダミービットライ
    ンセンス増幅器に連結されるダミービットラインと前記
    ローカル入出力ラインとを連結／分離する第１スイッチ
    ング回路をさらに備えることを特徴とする請求項２に記
    載の半導体メモリ装置。
  4. 【請求項４】 前記第１スイッチング回路は、 前記カラム選択ライン信号の非活性化に応じて、前記ダ
    ミービットラインセンス増幅器に連結される前記ダミー
    ビットラインと前記ローカル入出力ラインとを分離する
    ことを特徴とする請求項３に記載の半導体メモリ装置。
  5. 【請求項５】 前記非活性化されるカラム選択ライン信
    号の状態は論理ロー状態であることを特徴とする請求項
    ４に記載の半導体メモリ装置。
  6. 【請求項６】 前記ビットラインセンス増幅器領域に配
    置されるローカル入出力ラインは第１分割ローカル入出
    力ラインと第２分割ローカル入出力ラインとに分割さ
    れ、 前記第１分割ローカル入出力ラインは前記グローバル入
    出力ラインのうち第１グローバル入出力ラインに第２ス
    イッチング回路を介して連結され、前記第２分割ローカ
    ル入出力ラインは前記グローバル入出力ラインのうち第
    ２グローバル入出力ラインに第３スイッチング回路を介
    して連結されることを特徴とする請求項５に記載の半導
    体メモリ装置。
  7. 【請求項７】 前記半導体メモリ装置は、 前記論理ロー状態のカラム選択ライン信号を発生するカ
    ラムデコーダをさらに備えることを特徴とする請求項６
    に記載の半導体メモリ装置。
  8. 【請求項８】 前記カラムデコーダは、 前記半導体メモリ装置に印加されるカラムアドレスをデ
    コーディングするカラムデコーディング回路と、 切断されて前記カラムデコーディング回路から出力され
    る信号の伝送を遮断するヒューズと、 このヒューズに連結されるノードと、 前記半導体メモリ装置に電源が印加されることを指示す
    る制御信号に応じて、前記ノードの電圧レベルを接地電
    圧にプルダウンさせるトランジスタと、 前記ノードの電圧レベルをラッチするラッチ回路と、 このラッチ回路の出力信号を反転させて前記論理ロー状
    態のカラム選択ライン信号を発生するインバータとを備
    えることを特徴とする請求項７に記載の半導体メモリ装
    置。
  9. 【請求項９】 サブワードラインドライバ領域とビット
    ラインセンス増幅器領域とにより複数のサブアレイに分
    割されるメモリセルアレイと、 前記それぞれのサブアレイ上に配置される複数のサブワ
    ードラインと、 前記それぞれのサブアレイ上に配置され、前記それぞれ
    のサブワードラインに直交する複数のノーマルビットラ
    イン対と、 前記それぞれのサブアレイ上に配置され、前記それぞれ
    のサブワードラインに直交して前記ノーマルビットライ
    ン対に平行すべく配置されるダミービットライン対と、 このダミービットライン対に連結され、前記ビットライ
    ンセンス増幅器領域に配置されるダミービットラインセ
    ンス増幅器と、 第１スイッチング回路を介して対応する前記それぞれの
    ノーマルビットライン対と対応する前記ダミービットラ
    イン対に連結される複数のローカル入出力ライン対と、 第２スイッチング回路を介して対応する前記それぞれの
    ローカル入出力対に連結される複数のグローバル入出力
    ライン対とを備え、 前記それぞれのローカル入出力ライン対は前記ダミービ
    ットラインセンス増幅器が配置された部分の前記ビット
    ラインセンス増幅器領域上で分割されることを特徴とす
    る半導体メモリ装置。
  10. 【請求項１０】 前記それぞれの第１スイッチング回路
    は、 カラム選択ライン信号の非活性化に応じて、前記ダミー
    ビットライン対を、該ダミービットライン対に対応する
    それぞれのローカル入出力ライン対から分離することを
    特徴とする請求項９に記載の半導体メモリ装置。
  11. 【請求項１１】 前記非活性化されるカラム選択ライン
    信号の状態は論理ロー状態であることを特徴とする請求
    項１０に記載の半導体メモリ装置。
  12. 【請求項１２】 前記ダミービットラインセンス増幅器
    部分の前記ビットラインセンス増幅器領域に配置される
    前記それぞれのローカル入出力ライン対は第１分割ロー
    カル入出力ライン対と第２分割ローカル入出力ライン対
    とに分割され、 前記第１分割ローカル入出力ライン対は前記グローバル
    入出力ライン対のうち第１グローバル入出力ライン対に
    前記第２スイッチング回路のうち一つを介して連結さ
    れ、前記第２分割ローカル入出力ライン対は前記グロー
    バル入出力ライン対のうち第２グローバル入出力ライン
    対に前記第２スイッチング回路のうち一つを介して連結
    されることを特徴とする請求項１１に記載の半導体メモ
    リ装置。
  13. 【請求項１３】 前記半導体メモリ装置は、 前記論理ロー状態のカラム選択ライン信号を発生するカ
    ラムデコーダをさらに備えることを特徴とする請求項１
    ２に記載の半導体メモリ装置。
  14. 【請求項１４】 前記カラムデコーダは、 前記半導体メモリ装置に印加されるカラムアドレスをデ
    コーディングするカラムデコーディング回路と、 切断されて前記カラムデコーディング回路から出力され
    る信号の伝送を遮断するヒューズと、 このヒューズに連結されるノードと、 前記半導体メモリ装置に電源が印加されることを指示す
    る制御信号に応じて、前記ノードの電圧レベルを接地電
    圧にプルダウンさせるトランジスタと、 前記ノードの電圧レベルをラッチするラッチ回路と、 このラッチ回路の出力信号を反転させて前記論理ロー状
    態のカラム選択ライン信号を発生するインバータとを備
    えることを特徴とする請求項１３に記載の半導体メモリ
    装置。
  15. 【請求項１５】 サブワードラインドライバ領域とビッ
    トラインセンス増幅器領域とにより複数のサブアレイに
    分割されるメモリセルアレイと、 前記それぞれのサブアレイ上に配置される複数のサブワ
    ードラインと、 前記それぞれのサブアレイ上に配置され、前記それぞれ
    のサブワードラインに直交する複数のノーマルビットラ
    イン対と、 前記それぞれのサブアレイ上に配置され、前記それぞれ
    のサブワードラインに直交して前記ノーマルビットライ
    ン対に平行すべく配置される複数のダミービットライン
    対と、 このダミービットライン対に連結され、前記ビットライ
    ンセンス増幅器領域に配置されるダミービットラインセ
    ンス増幅器と、 前記それぞれのノーマルビットライン対と対応する前記
    ダミービットライン対に連結される複数のローカル入出
    力ライン対と、 このローカル入出力ライン対と前記ダミービットライン
    対とを連結／分離する第１スイッチング回路とを備え、 前記それぞれのローカル入出力ライン対は前記ダミービ
    ットラインセンス増幅器が配置される部分のビットライ
    ンセンス増幅器領域上で第１分割ローカル入出力ライン
    対と第２分割ローカル入出力ライン対とに分割され、 前記それぞれの第１スイッチング回路は一つのカラム選
    択ラインのカラム選択ライン信号により共通に制御され
    ることを特徴とする半導体メモリ装置。
  16. 【請求項１６】 前記第１スイッチング回路のそれぞれ
    は少なくとも２つのＮＭＯＳトランジスタを含むことを
    特徴とする請求項１５に記載の半導体メモリ装置。
  17. 【請求項１７】 前記第１分割ローカル入出力ライン対
    に連結されるダミービットライン対と前記第２分割ロー
    カル入出力ライン対に連結されるダミービットライン対
    とは同じサブアレイ上に配置されることを特徴とする請
    求項１５に記載の半導体メモリ装置。
  18. 【請求項１８】 前記カラム選択ライン信号は前記第１
    スイッチング回路を非活性化させる論理ローレベルの信
    号であることを特徴とする請求項１５に記載の半導体メ
    モリ装置。
  19. 【請求項１９】 複数のサブアレイを含むメモリセルア
    レイと、 前記サブアレイ間に設けられるビットラインセンス増幅
    器領域と、 このビットラインセンス増幅器領域上に配置される第１
    分割ローカル入出力ラインとを備え、 前記第１分割ローカル入出力ラインの一端部が前記ビッ
    トラインセンス増幅器領域に位置することを特徴とする
    半導体メモリ装置。
  20. 【請求項２０】 前記ビットラインセンス増幅器領域は
    ダミービットラインセンス増幅器領域を含むことを特徴
    とする請求項１９に記載の半導体メモリ装置。
  21. 【請求項２１】 前記半導体メモリ装置は第２分割ロー
    カル入出力ラインをさらに備えることを特徴とする請求
    項２０に記載の半導体メモリ装置。
  22. 【請求項２２】 前記第２分割ローカル入出力ラインの
    一端部は前記ダミービットラインセンス増幅器領域に位
    置することを特徴とする請求項２１に記載の半導体メモ
    リ装置。
  23. 【請求項２３】 前記第１分割ローカル入出力ラインの
    一端部と前記第２分割ローカル入出力ラインの一端部と
    は前記ダミービットラインセンス増幅器領域に位置する
    ことを特徴とする請求項２２に記載の半導体メモリ装
    置。
  24. 【請求項２４】 前記半導体メモリ装置は第２分割ロー
    カル入出力ラインをさらに備え、 前記第１分割ローカル入出力ラインの一端部と前記第２
    分割ローカル入出力ラインの一端部とは前記ダミービッ
    トラインセンス増幅器領域に位置することを特徴とする
    請求項２０に記載の半導体メモリ装置。
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