JP2001006365A - 下位ワードライン駆動回路及びこれを利用した半導体メモリ装置 - Google Patents
下位ワードライン駆動回路及びこれを利用した半導体メモリ装置Info
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Abstract
(57)【要約】
【課題】 二つのＮＭＯＳトランジスタのみを用いて下
位ワードラインを駆動させることにより、レイアウト面
積を低減させた下位ワードライン駆動回路及びこれを利
用した半導体メモリ装置を提供することにある。 【解決手段】 本発明は階層的ワードライン構造を有
し、下位ワードラインを駆動させるための下位ワードラ
イン駆動回路及びこれを利用した半導体メモリ装置に関
する。本発明の下位ワードライン駆動回路は、二つのＮ
ＭＯＳトランジスタのみで構成され下位ワードラインを
駆動させることにより、ギガビット（Gigabit)級の超高
集積メモリ製品に適用することになる場合、全体メモリ
素子の面積を低減させることができる。さらに、ブート
ストラッピング過程で要求される駆動信号の間のディレ
イによる時間損害がないため動作速度が速く、素子の信
頼性側面でも有利な効果がある。
位ワードラインを駆動させることにより、レイアウト面
積を低減させた下位ワードライン駆動回路及びこれを利
用した半導体メモリ装置を提供することにある。 【解決手段】 本発明は階層的ワードライン構造を有
し、下位ワードラインを駆動させるための下位ワードラ
イン駆動回路及びこれを利用した半導体メモリ装置に関
する。本発明の下位ワードライン駆動回路は、二つのＮ
ＭＯＳトランジスタのみで構成され下位ワードラインを
駆動させることにより、ギガビット（Gigabit)級の超高
集積メモリ製品に適用することになる場合、全体メモリ
素子の面積を低減させることができる。さらに、ブート
ストラッピング過程で要求される駆動信号の間のディレ
イによる時間損害がないため動作速度が速く、素子の信
頼性側面でも有利な効果がある。
Description
【０００１】
【発明の属する技術分野】本発明は階層的ワードライン
構造を有する半導体メモリ装置に関し、特にレイアウト
（Layout）面積が小さいながらも高速動作が可能な下位
ワードライン駆動回路及びこれを利用した半導体メモリ
装置に関する。
構造を有する半導体メモリ装置に関し、特にレイアウト
（Layout）面積が小さいながらも高速動作が可能な下位
ワードライン駆動回路及びこれを利用した半導体メモリ
装置に関する。
【０００２】
【従来の技術】一般に、階層的ワードライン構造はワー
ドラインのメタルストラッピング（Metal Strapping)で
発生する厳しいメタルデザインルール(Metal Design Ru
le) を緩めるために用いられる。メタルストラッピング
はポリ−シリコン（Poly-Silicon）で作られるワードラ
インの抵抗を低減させるため、メタルラインをワードラ
インピッチ(Pitch) でセルアレイの上部に配列し、ポリ
−シリコンのワードラインに連結することにより、ワー
ドラインの抵抗を減らして駆動時間を速くする。（ここ
で“ピッチ”とは規則的に配列されたライン等でライン
幅 (Line Width)＋スペース(Space) を合わせたことを
指す。）このようなメタルストラッピング方法は、メモ
リ素子の集積度が増加するに従いワードラインピッチが
低減するため、メタル工程の欠陥(Failure) 比が増加し
て歩留り(Yield) が減少する。従って、６４Ｍ級ディラ
ム（ＤＲＡＭ）製品からは階層的ワードライン構造が必
須的に適用されている。
ドラインのメタルストラッピング（Metal Strapping)で
発生する厳しいメタルデザインルール(Metal Design Ru
le) を緩めるために用いられる。メタルストラッピング
はポリ−シリコン（Poly-Silicon）で作られるワードラ
インの抵抗を低減させるため、メタルラインをワードラ
インピッチ(Pitch) でセルアレイの上部に配列し、ポリ
−シリコンのワードラインに連結することにより、ワー
ドラインの抵抗を減らして駆動時間を速くする。（ここ
で“ピッチ”とは規則的に配列されたライン等でライン
幅 (Line Width)＋スペース(Space) を合わせたことを
指す。）このようなメタルストラッピング方法は、メモ
リ素子の集積度が増加するに従いワードラインピッチが
低減するため、メタル工程の欠陥(Failure) 比が増加し
て歩留り(Yield) が減少する。従って、６４Ｍ級ディラ
ム（ＤＲＡＭ）製品からは階層的ワードライン構造が必
須的に適用されている。
【０００３】本発明は、メモリ製品に適用される階層的
ワードライン構造で下位ワードラインを駆動する部分に
用いられる。
ワードライン構造で下位ワードラインを駆動する部分に
用いられる。
【０００４】階層的ワードライン構造に用いられる通常
の下位ワードライン駆動回路は一般に３個のエヌモス
（ＮＭＯＳ）型トランジスタで構成されており、ダブル
ブートストラッピング（Double Bootstrapping）過程を
介して下位ワードラインを昇圧された電圧レベルである
高電位（Vpp)で駆動する。このようなダブルブートスト
ラッピングは非常に高い電圧がかかるノード（Node）が
あって素子の信頼性に問題を発生させ、駆動信号間に要
求される遅延（Delay)により駆動時間が長びく問題点が
ある。さらに、下位ワードライン駆動回路のレイアウト
面積は全体のメモリ素子の面積に及ぼす影響が大きいの
でできるだけ少ない面積のレイアウトが要求される。
の下位ワードライン駆動回路は一般に３個のエヌモス
（ＮＭＯＳ）型トランジスタで構成されており、ダブル
ブートストラッピング（Double Bootstrapping）過程を
介して下位ワードラインを昇圧された電圧レベルである
高電位（Vpp)で駆動する。このようなダブルブートスト
ラッピングは非常に高い電圧がかかるノード（Node）が
あって素子の信頼性に問題を発生させ、駆動信号間に要
求される遅延（Delay)により駆動時間が長びく問題点が
ある。さらに、下位ワードライン駆動回路のレイアウト
面積は全体のメモリ素子の面積に及ぼす影響が大きいの
でできるだけ少ない面積のレイアウトが要求される。
【０００５】
【発明が解決しようとする課題】図１は、通常の下位ワ
ードライン駆動回路の詳細回路図であり、真偽上位ワー
ドライン（ＭＷＬ）及びノード（Ｎ１）の間に接続され
ゲートで電位信号（Ｖｘ）が印加されるＮＭＯＳトラン
ジスタ（ＭＮ３）と、動作信号（ｐｘ）を入力するノー
ド（Ｎ２）及び下位ワードライン（ＳＷＬ）の間に接続
されゲートがノード（Ｎ１）に連結されたＮＭＯＳトラ
ンジスタ（ＭＮ１）と、下位ワードライン（ＳＷＬ）及
び接地電圧（Ｖｓｓ）の間に接続されゲートが補数上位
ワードライン（／ＭＷＬ）に連結されたＮＭＯＳトラン
ジスタ（ＭＮ２）で構成されている。
ードライン駆動回路の詳細回路図であり、真偽上位ワー
ドライン（ＭＷＬ）及びノード（Ｎ１）の間に接続され
ゲートで電位信号（Ｖｘ）が印加されるＮＭＯＳトラン
ジスタ（ＭＮ３）と、動作信号（ｐｘ）を入力するノー
ド（Ｎ２）及び下位ワードライン（ＳＷＬ）の間に接続
されゲートがノード（Ｎ１）に連結されたＮＭＯＳトラ
ンジスタ（ＭＮ１）と、下位ワードライン（ＳＷＬ）及
び接地電圧（Ｖｓｓ）の間に接続されゲートが補数上位
ワードライン（／ＭＷＬ）に連結されたＮＭＯＳトラン
ジスタ（ＭＮ２）で構成されている。
【０００６】上位プルアップトランジスタ（ＭＮ１）は
下位ワードライン（ＳＷＬ）をＶｐｐレベルでプルアッ
プさせ、プルダウントランジスタ（ＭＮ２）は‘０Ｖ’
（グラウンド）でプルダウンさせる役割を果たす。そし
て、ＮＭＯＳトランジスタ（ＭＮ３）はノード（Ｎ１）
をプリチャージしブートストラッピングされた後に電位
がそのまま維持されるようにするスイッチ役割を果た
す。即ち、大部分の場合Ｖｘ＝Ｖｃｃになりノード（Ｎ
１）をＶｘ−Ｖｔ（Ｖｔはしきい値電圧）でプリチャー
ジした後、所定時間（Ｔｄ）遅延後ｐｘが‘Ｖｐｐ’で
活性化するに従いノード（Ｎ１）はＶｐｐ＋Ｖｔ以上の
電圧でブートストラッピングされるためｐｘの電圧‘Ｖ
ｐｐ’がプルアップトランジスタ（ＭＮ１）を介して下
位ワードラインにそのまま伝達される。
下位ワードライン（ＳＷＬ）をＶｐｐレベルでプルアッ
プさせ、プルダウントランジスタ（ＭＮ２）は‘０Ｖ’
（グラウンド）でプルダウンさせる役割を果たす。そし
て、ＮＭＯＳトランジスタ（ＭＮ３）はノード（Ｎ１）
をプリチャージしブートストラッピングされた後に電位
がそのまま維持されるようにするスイッチ役割を果た
す。即ち、大部分の場合Ｖｘ＝Ｖｃｃになりノード（Ｎ
１）をＶｘ−Ｖｔ（Ｖｔはしきい値電圧）でプリチャー
ジした後、所定時間（Ｔｄ）遅延後ｐｘが‘Ｖｐｐ’で
活性化するに従いノード（Ｎ１）はＶｐｐ＋Ｖｔ以上の
電圧でブートストラッピングされるためｐｘの電圧‘Ｖ
ｐｐ’がプルアップトランジスタ（ＭＮ１）を介して下
位ワードラインにそのまま伝達される。
【０００７】図２は、図１に示す下位ワードラインを駆
動するために適用されるタイミング図である。
動するために適用されるタイミング図である。
【０００８】通常の下位ワードライン駆動回路はＴｄデ
ィレイ(Delay) 程度の時間損害があり、高い電圧に上っ
ていくノード（Ｎ１）によりプルアップトランジスタ
（ＭＮ１）の信頼性に悪い影響を与えることになる。
ィレイ(Delay) 程度の時間損害があり、高い電圧に上っ
ていくノード（Ｎ１）によりプルアップトランジスタ
（ＭＮ１）の信頼性に悪い影響を与えることになる。
【０００９】従って、本発明の目的は二つのＮＭＯＳト
ランジスタのみを用いて下位ワードラインを駆動させる
ことにより、レイアウト面積を低減させた下位ワードラ
イン駆動回路及びこれを利用した半導体メモリ装置を提
供することにある。
ランジスタのみを用いて下位ワードラインを駆動させる
ことにより、レイアウト面積を低減させた下位ワードラ
イン駆動回路及びこれを利用した半導体メモリ装置を提
供することにある。
【００１０】本発明の他の目的は、ブートストラッピン
グ過程で要求される駆動信号の間のディレイによる時間
損害を除去することにより、動作速度を向上させた下位
ワードライン駆動回路及びこれを利用した半導体メモリ
装置を提供することにある。
グ過程で要求される駆動信号の間のディレイによる時間
損害を除去することにより、動作速度を向上させた下位
ワードライン駆動回路及びこれを利用した半導体メモリ
装置を提供することにある。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
め、本発明の下位ワードライン駆動回路はｐｘｉ及び下
位ワードラインの間に接続されゲートが上位ワードライ
ンに連結されたプルアップドライバ手段と、下位ワード
ライン及び接地電圧の間に接続されゲートが上位ワード
ラインバーに連結されたプルダウンドライバ手段を備え
ている。
め、本発明の下位ワードライン駆動回路はｐｘｉ及び下
位ワードラインの間に接続されゲートが上位ワードライ
ンに連結されたプルアップドライバ手段と、下位ワード
ライン及び接地電圧の間に接続されゲートが上位ワード
ラインバーに連結されたプルダウンドライバ手段を備え
ている。
【００１２】前記目的を達成するため、本発明の他の下
位ワードライン駆動回路では上位ワードライン及び下位
ワードラインの間に接続されゲートがｐｘｉ電位に連結
されたプルアップドライバ手段と、下位ワードライン及
び接地電圧の間に接続されゲートが／ｐｘｉ電位に連結
されたプルダウンドライバ手段を備えている。
位ワードライン駆動回路では上位ワードライン及び下位
ワードラインの間に接続されゲートがｐｘｉ電位に連結
されたプルアップドライバ手段と、下位ワードライン及
び接地電圧の間に接続されゲートが／ｐｘｉ電位に連結
されたプルダウンドライバ手段を備えている。
【００１３】前記目的を達成するため、本発明の下位ワ
ードライン駆動回路を利用した半導体メモリ装置では各
セルアレイをカラム方向にｎ個下位セルブロックに分
け、各下位セルブロックの下位ワードラインを２m個ず
つ分けて各下位ワードライングループごとに２m個の下
位ワードライン駆動回路があり、上位ワードラインと上
位ワードラインバーがロー方向にある階層的ワードライ
ン構造に対し、一部分のローアドレスを入力で受け、上
位ワードラインと上位ワードラインバーを出力するロー
デコーダ手段と、残りのｍ個のローアドレスを入力で受
け２m個のｐｘｉを生成するｐｘ発生手段、上位ワード
ライン及び上位ワードラインバーの電位信号により下位
ワードラインを駆動するための多数の下位ワードライン
駆動手段とを備えている。
ードライン駆動回路を利用した半導体メモリ装置では各
セルアレイをカラム方向にｎ個下位セルブロックに分
け、各下位セルブロックの下位ワードラインを２m個ず
つ分けて各下位ワードライングループごとに２m個の下
位ワードライン駆動回路があり、上位ワードラインと上
位ワードラインバーがロー方向にある階層的ワードライ
ン構造に対し、一部分のローアドレスを入力で受け、上
位ワードラインと上位ワードラインバーを出力するロー
デコーダ手段と、残りのｍ個のローアドレスを入力で受
け２m個のｐｘｉを生成するｐｘ発生手段、上位ワード
ライン及び上位ワードラインバーの電位信号により下位
ワードラインを駆動するための多数の下位ワードライン
駆動手段とを備えている。
【００１４】前記目的を達成するため、本発明の他の下
位ビットライン駆動回路を利用した半導体メモリ装置で
は各セルアレイをカラム方向にｎ個の下位セルブロック
に分け、各下位セルブロックの下位ワードラインを２m
個ずつ分けて各下位ワードライングループごとに２m個
の下位ワードライン駆動回路があり、上位ワードライン
がロー方向にある階層的ワードライン構造に対し、一部
分のローアドレスを入力として受け上位ワードラインを
出力するローデコーダ手段と、残りのｍ個のローアドレ
スを入力として受けｐｘｉ及び／ｐｘｉを２m個ずつ生
成するｐｘ発生手段と、ｐｘｉ及び／ｐｘｉ電位信号に
より下位ワードラインを駆動するための多数の下位ワー
ドライン駆動手段を備えている。
位ビットライン駆動回路を利用した半導体メモリ装置で
は各セルアレイをカラム方向にｎ個の下位セルブロック
に分け、各下位セルブロックの下位ワードラインを２m
個ずつ分けて各下位ワードライングループごとに２m個
の下位ワードライン駆動回路があり、上位ワードライン
がロー方向にある階層的ワードライン構造に対し、一部
分のローアドレスを入力として受け上位ワードラインを
出力するローデコーダ手段と、残りのｍ個のローアドレ
スを入力として受けｐｘｉ及び／ｐｘｉを２m個ずつ生
成するｐｘ発生手段と、ｐｘｉ及び／ｐｘｉ電位信号に
より下位ワードラインを駆動するための多数の下位ワー
ドライン駆動手段を備えている。
【００１５】
【発明の実施の形態】以下、添付の図面を参照して本発
明の実施形態を詳細に説明する。本実施形態で用いられ
ている技術用語を下記のように定義する。
明の実施形態を詳細に説明する。本実施形態で用いられ
ている技術用語を下記のように定義する。
【００１６】ｐｘｉ：下位ワードライン駆動回路を選択
的に動作させるための信号であり、一部のローアドレス
を入力として受けるｐｘ発生器により生成される。
的に動作させるための信号であり、一部のローアドレス
を入力として受けるｐｘ発生器により生成される。
【００１７】Ｖｐｐ：昇圧された電圧レベルであり、メ
モリチップ内部でチャージポンピング（Ｃｈａｒｇｅ
ｐｕｍｐｉｎｇ）回路を含んだＶｐｐ発生器により発生
する。メモリチップ内部の電源電圧に比べ電圧レベルが
高い。（Ｖｐｐ＞Ｖｃｃ）ＶｐｐＨ（Ｖｐｐ Ｈｉｇ
ｈ）：本発明の下位ワードライン駆動回路に用いられる
第１昇圧電圧。
モリチップ内部でチャージポンピング（Ｃｈａｒｇｅ
ｐｕｍｐｉｎｇ）回路を含んだＶｐｐ発生器により発生
する。メモリチップ内部の電源電圧に比べ電圧レベルが
高い。（Ｖｐｐ＞Ｖｃｃ）ＶｐｐＨ（Ｖｐｐ Ｈｉｇ
ｈ）：本発明の下位ワードライン駆動回路に用いられる
第１昇圧電圧。
【００１８】ＶｐｐＬ（Ｖｐｐ Ｌｏｗ） ：本発明の
下位ワードライン駆動回路に用いられる第２昇圧電圧。
（ＶｐｐＨ＞ＶｐｐＬ） Ｖｘ：通常の下位ワードライン駆動回路で、スイッチ用
トランジスタ（ＭＮ３）のゲートに印加されるＤＣ電
圧、大概の場合Ｖｘ＝Ｖｃｃである。
下位ワードライン駆動回路に用いられる第２昇圧電圧。
（ＶｐｐＨ＞ＶｐｐＬ） Ｖｘ：通常の下位ワードライン駆動回路で、スイッチ用
トランジスタ（ＭＮ３）のゲートに印加されるＤＣ電
圧、大概の場合Ｖｘ＝Ｖｃｃである。
【００１９】図３は、本発明の第１実施形態に係る下位
ワードライン駆動回路の詳細回路図であり、ｐｘ電位を
入力するノード（Ｎ２）及び下位ワードライン（ＳＷ
Ｌ）の間に接続され、ゲートが真偽上位ワードライン
（ＭＷＬ）に連結したＮＭＯＳトランジスタ（ＭＮ１）
と、下位ワードライン（ＳＷＬ）及び接地電圧（Ｖｓ
ｓ）の間に接続され、ゲートが補数上位ワードライン
（／ＭＷＬ）に連結されたＮＭＯＳトランジスタ（ＭＮ
２）で構成される。
ワードライン駆動回路の詳細回路図であり、ｐｘ電位を
入力するノード（Ｎ２）及び下位ワードライン（ＳＷ
Ｌ）の間に接続され、ゲートが真偽上位ワードライン
（ＭＷＬ）に連結したＮＭＯＳトランジスタ（ＭＮ１）
と、下位ワードライン（ＳＷＬ）及び接地電圧（Ｖｓ
ｓ）の間に接続され、ゲートが補数上位ワードライン
（／ＭＷＬ）に連結されたＮＭＯＳトランジスタ（ＭＮ
２）で構成される。
【００２０】下位ワードライン駆動回路は二つのＮＭＯ
Ｓ型トランジスタ（ＭＮ１、ＭＮ２）で構成され、プル
アップトランジスタ（ＭＮ１）は‘ＶｐｐＬ’電圧レベ
ルを下位ワードラインに伝達するプルアップの役割を果
たし、プルダウントランジスタ（ＭＮ２）は下位ワード
ラインを‘０Ｖ’（グラウンド）でプルダウンさせる役
割を果たす。
Ｓ型トランジスタ（ＭＮ１、ＭＮ２）で構成され、プル
アップトランジスタ（ＭＮ１）は‘ＶｐｐＬ’電圧レベ
ルを下位ワードラインに伝達するプルアップの役割を果
たし、プルダウントランジスタ（ＭＮ２）は下位ワード
ラインを‘０Ｖ’（グラウンド）でプルダウンさせる役
割を果たす。
【００２１】図４は、図３に示す下位ワードラインを駆
動するために適用されるタイミング図である。通常の下
位ワードライン駆動回路とは異なり真偽上位ワードライ
ン（ＭＷＬ）及び補数上位ワードライン（／ＭＷＬ）と
ｐｘ信号の間に時間遅延がない。本発明の回路を動作さ
せるためには‘ＶｐｐＨ’及び‘ＶｐｐＬ’の昇圧した
電圧レベルが必要である。‘ＶｐｐＬ’は下位ワードラ
インの活性化のため必要な電圧レベルであり、‘Ｖｐｐ
Ｈ’はプルアップトランジスタ（ＭＮ１）のゲートに印
加されｐｘの‘ＶｐｐＬ’電圧が下位ワードラインにそ
のまま伝達されるようにするための電圧である（Ｖｐｐ
Ｈ＞ＶｐｐＬ＋Ｖｔ）。
動するために適用されるタイミング図である。通常の下
位ワードライン駆動回路とは異なり真偽上位ワードライ
ン（ＭＷＬ）及び補数上位ワードライン（／ＭＷＬ）と
ｐｘ信号の間に時間遅延がない。本発明の回路を動作さ
せるためには‘ＶｐｐＨ’及び‘ＶｐｐＬ’の昇圧した
電圧レベルが必要である。‘ＶｐｐＬ’は下位ワードラ
インの活性化のため必要な電圧レベルであり、‘Ｖｐｐ
Ｈ’はプルアップトランジスタ（ＭＮ１）のゲートに印
加されｐｘの‘ＶｐｐＬ’電圧が下位ワードラインにそ
のまま伝達されるようにするための電圧である（Ｖｐｐ
Ｈ＞ＶｐｐＬ＋Ｖｔ）。
【００２２】図５は、図３に示す下位ワードライン駆動
回路を半導体メモリ装置である全体セルアレイに適用し
た実施形態の一つであり、４個ずつの下位ワードライン
（ＳＷＬ）が各グループに分けられており、ポリ−シリ
コン（Poly-Silicon）で形成された４個の下位ワードラ
イングループ上で二つの真偽上位ワードライン（ＭＷ
Ｌ）及び補数上位ワードライン（／ＭＷＬ）メタルライ
ン（Metal Line）が通過するため、通常のメタルストラ
ッピング方法に比べメタルピッチ（Pitch)を２倍に増加
させる。ローデコーダ（２００）は一部分のローアドレ
スを入力として受けアドレス信号に該当する真偽上位ワ
ードライン（ＭＷＬ）を活性化する。ローアドレスに従
い選択された真偽上位ワードライン（ＭＷＬ）はレベル
変換器（３００）を経て‘０Ｖ’から‘ＶｐｐＨ’に駆
動され、ｐｘ発生器（１００）は二つのローアドレスを
入力として受け該当するアドレスのｐｘｉ（ｉは定数、
０≦ｉ≦３）のみを‘０Ｖ’から‘ＶｐｐＬ’に駆動す
る。各サブセルブロックｉ（１≦ｉ≦ｎ）（４００）両
方には下位ワードライン駆動回路が位置する。
回路を半導体メモリ装置である全体セルアレイに適用し
た実施形態の一つであり、４個ずつの下位ワードライン
（ＳＷＬ）が各グループに分けられており、ポリ−シリ
コン（Poly-Silicon）で形成された４個の下位ワードラ
イングループ上で二つの真偽上位ワードライン（ＭＷ
Ｌ）及び補数上位ワードライン（／ＭＷＬ）メタルライ
ン（Metal Line）が通過するため、通常のメタルストラ
ッピング方法に比べメタルピッチ（Pitch)を２倍に増加
させる。ローデコーダ（２００）は一部分のローアドレ
スを入力として受けアドレス信号に該当する真偽上位ワ
ードライン（ＭＷＬ）を活性化する。ローアドレスに従
い選択された真偽上位ワードライン（ＭＷＬ）はレベル
変換器（３００）を経て‘０Ｖ’から‘ＶｐｐＨ’に駆
動され、ｐｘ発生器（１００）は二つのローアドレスを
入力として受け該当するアドレスのｐｘｉ（ｉは定数、
０≦ｉ≦３）のみを‘０Ｖ’から‘ＶｐｐＬ’に駆動す
る。各サブセルブロックｉ（１≦ｉ≦ｎ）（４００）両
方には下位ワードライン駆動回路が位置する。
【００２３】図６は、図３に示す下位ワードライン駆動
回路を半導体メモリ装置である全体セルアレイに適用し
た他の実施形態であり、８個ずつの下位ワードライン
（ＳＷＬ）が各グループに分けられており、ポリ−シリ
コンで形成された８個の下位ワードライングループ上に
２個の真偽上位ワードライン（ＭＷＬ）及び補数上位ワ
ードライン（／ＭＷＬ）メタルラインが通過するためメ
タルピッチを通常のメタルストラッピング方法に比べ４
倍に増加させる。ローデコーダは一部分のローアドレス
を入力として受けアドレス信号に該当する真偽上位ワー
ドライン（ＭＷＬ）を活性化する。
回路を半導体メモリ装置である全体セルアレイに適用し
た他の実施形態であり、８個ずつの下位ワードライン
（ＳＷＬ）が各グループに分けられており、ポリ−シリ
コンで形成された８個の下位ワードライングループ上に
２個の真偽上位ワードライン（ＭＷＬ）及び補数上位ワ
ードライン（／ＭＷＬ）メタルラインが通過するためメ
タルピッチを通常のメタルストラッピング方法に比べ４
倍に増加させる。ローデコーダは一部分のローアドレス
を入力として受けアドレス信号に該当する真偽上位ワー
ドライン（ＭＷＬ）を活性化する。
【００２４】ローアドレスに従い選択された真偽上位ワ
ードライン（ＭＷＬ）はレベル変換器（３００）を経て
‘０Ｖ’から‘ＶｐｐＨ’に駆動され、ｐｘ発生器（１
００）は三つのローアドレスを入力として受け該当する
アドレスのｐｘｉ（ｉは定数、０≦ｉ≦７）のみを‘０
Ｖ’から‘ＶｐｐＬ’に駆動する。各サブセルブロック
ｉ（１≦ｉ≦ｎ）両方には下位ワードライン駆動回路が
位置する。
ードライン（ＭＷＬ）はレベル変換器（３００）を経て
‘０Ｖ’から‘ＶｐｐＨ’に駆動され、ｐｘ発生器（１
００）は三つのローアドレスを入力として受け該当する
アドレスのｐｘｉ（ｉは定数、０≦ｉ≦７）のみを‘０
Ｖ’から‘ＶｐｐＬ’に駆動する。各サブセルブロック
ｉ（１≦ｉ≦ｎ）両方には下位ワードライン駆動回路が
位置する。
【００２５】図７は、本発明の第２実施形態に係る下位
ワードライン駆動回路の詳細回路図であって、真偽上位
ワードライン（ＭＷＬ）及び下位ワードライン（ＳＷ
Ｌ）の間に接続されゲートが真偽ｐｘｉ電位ラインに連
結されたＮＭＯＳトランジスタ（ＭＮ１）と、下位ワー
ドライン（ＳＷＬ）及び接地電圧（Ｖｓｓ）の間に接続
され／ｐｘｉ（補数ｐｘｉ）電位ラインに連結されたＮ
ＭＯＳトランジスタ（ＭＮ２）で構成される。回路は図
３に示す第１実施形態の回路とは異なり補数上位ワード
ライン（／ＭＷＬ）信号がなく、真偽上位ワードライン
（ＭＷＬ）と二つのｐｘｉ信号及び／ｐｘｉ信号で下位
ワードラインが駆動される。
ワードライン駆動回路の詳細回路図であって、真偽上位
ワードライン（ＭＷＬ）及び下位ワードライン（ＳＷ
Ｌ）の間に接続されゲートが真偽ｐｘｉ電位ラインに連
結されたＮＭＯＳトランジスタ（ＭＮ１）と、下位ワー
ドライン（ＳＷＬ）及び接地電圧（Ｖｓｓ）の間に接続
され／ｐｘｉ（補数ｐｘｉ）電位ラインに連結されたＮ
ＭＯＳトランジスタ（ＭＮ２）で構成される。回路は図
３に示す第１実施形態の回路とは異なり補数上位ワード
ライン（／ＭＷＬ）信号がなく、真偽上位ワードライン
（ＭＷＬ）と二つのｐｘｉ信号及び／ｐｘｉ信号で下位
ワードラインが駆動される。
【００２６】図８は、図７に示す下位ワードラインを駆
動するために適用されるタイミング図である。本回路は
図３の第１実施形態の回路と同様に二つのＮＭＯＳトラ
ンジスタ（ＭＮ１、ＭＮ２）で構成され、プルアップト
ランジスタ（ＭＮ１）はｐｘｉ信号によりオン（ｏｎ）
／オフ（ｏｆｆ）され真偽上位ワードライン（ＭＷＬ）
の‘ＶｐｐＬ’電圧を下位ワードラインに伝達するプル
アップの役割を果たす。反面プルダウントランジスタ
（ＭＷＬ）は／ｐｘｉ信号によりオン（ｏｎ）／オフ
（ｏｆｆ）され、下位ワードラインを‘０Ｖ’（グラウ
ンド）でプルダウンさせる役割を果たす。ｐｘｉ信号は
活性化される場合、‘０Ｖ’から‘ＶｐｐＨ’電圧レベ
ルとなり、真偽上位ワードライン（ＭＷＬ）は‘０Ｖ’
から‘ＶｐｐＬ’電圧レベルになる。
動するために適用されるタイミング図である。本回路は
図３の第１実施形態の回路と同様に二つのＮＭＯＳトラ
ンジスタ（ＭＮ１、ＭＮ２）で構成され、プルアップト
ランジスタ（ＭＮ１）はｐｘｉ信号によりオン（ｏｎ）
／オフ（ｏｆｆ）され真偽上位ワードライン（ＭＷＬ）
の‘ＶｐｐＬ’電圧を下位ワードラインに伝達するプル
アップの役割を果たす。反面プルダウントランジスタ
（ＭＷＬ）は／ｐｘｉ信号によりオン（ｏｎ）／オフ
（ｏｆｆ）され、下位ワードラインを‘０Ｖ’（グラウ
ンド）でプルダウンさせる役割を果たす。ｐｘｉ信号は
活性化される場合、‘０Ｖ’から‘ＶｐｐＨ’電圧レベ
ルとなり、真偽上位ワードライン（ＭＷＬ）は‘０Ｖ’
から‘ＶｐｐＬ’電圧レベルになる。
【００２７】図９は、図７に示す下位ワードライン駆動
回路を半導体メモリ装置である全体セルアレイに適用し
た実施形態である。４個ずつの下位ワードラインが各グ
ループに分けられており、ポリ−シリコンで形成された
４個の下位ワードライングループ上に一つの真偽上位ワ
ードライン（ＭＷＬ）メタルラインが通過するため、通
常的なメタルストラッピング方法に比べメタルピッチを
４倍に増加させる。ローデコーダは一部分のローアドレ
スを入力として受けアドレス信号に該当する真偽上位ワ
ードライン（ＭＷＬ）を活性化する。
回路を半導体メモリ装置である全体セルアレイに適用し
た実施形態である。４個ずつの下位ワードラインが各グ
ループに分けられており、ポリ−シリコンで形成された
４個の下位ワードライングループ上に一つの真偽上位ワ
ードライン（ＭＷＬ）メタルラインが通過するため、通
常的なメタルストラッピング方法に比べメタルピッチを
４倍に増加させる。ローデコーダは一部分のローアドレ
スを入力として受けアドレス信号に該当する真偽上位ワ
ードライン（ＭＷＬ）を活性化する。
【００２８】ローアドレスに従い選択された真偽上位ワ
ードライン（ＭＷＬ）はレベル変換器（３００）を経て
‘０Ｖ’から‘ＶｐｐＬ’に駆動され、ｐｘ発生器（１
００）は二つのローアドレスを入力され該当するアドレ
スのｐｘｉは‘０Ｖ’から‘ＶｐｐＨ’に、／ｐｘｉは
‘Ｖｃｃ’から‘０Ｖ’となる。各サブセルブロックｉ
（１≦ｉ≦ｎ）両側には下位ワードライン駆動回路が位
置する。
ードライン（ＭＷＬ）はレベル変換器（３００）を経て
‘０Ｖ’から‘ＶｐｐＬ’に駆動され、ｐｘ発生器（１
００）は二つのローアドレスを入力され該当するアドレ
スのｐｘｉは‘０Ｖ’から‘ＶｐｐＨ’に、／ｐｘｉは
‘Ｖｃｃ’から‘０Ｖ’となる。各サブセルブロックｉ
（１≦ｉ≦ｎ）両側には下位ワードライン駆動回路が位
置する。
【００２９】
【発明の効果】以上で説明したように、本発明の下位ワ
ードライン駆動回路によれば、二つのＮＭＯＳトランジ
スタのみで構成し下位ワードラインを駆動させることに
より全体メモリ素子の面積を低減させることができる。
このことは、ギガビット（Gigabit)級の超高集積メモリ
製品に用いた場合に特に有効である。さらに、ブートス
トラッピング過程で要求される駆動信号の間のディレイ
による時間損害がないため動作速度が速く、素子の信頼
性側面でも有利な効果がある。
ードライン駆動回路によれば、二つのＮＭＯＳトランジ
スタのみで構成し下位ワードラインを駆動させることに
より全体メモリ素子の面積を低減させることができる。
このことは、ギガビット（Gigabit)級の超高集積メモリ
製品に用いた場合に特に有効である。さらに、ブートス
トラッピング過程で要求される駆動信号の間のディレイ
による時間損害がないため動作速度が速く、素子の信頼
性側面でも有利な効果がある。
【図１】通常の下位ワードライン駆動回路の詳細回路
図。
図。
【図２】図１に示す下位ワードライン駆動回路の動作タ
イミング図。
イミング図。
【図３】本発明の第１実施形態に係る下位ワードライン
駆動回路の詳細回路図。
駆動回路の詳細回路図。
【図４】図３に示す下位ワードライン駆動回路の動作タ
イミング図。
イミング図。
【図５】図３に示す下位ワードライン駆動回路を半導体
メモリ装置である全体セルアレイに適用した実施形態の
一つを示すブロック図。
メモリ装置である全体セルアレイに適用した実施形態の
一つを示すブロック図。
【図６】図３に示す下位ワードライン駆動回路を半導体
メモリ装置である全体セルアレイに適用した他の実施形
態を示すブロック図。
メモリ装置である全体セルアレイに適用した他の実施形
態を示すブロック図。
【図７】本発明の第２実施形態に係る下位ワードライン
駆動回路の詳細回路図。
駆動回路の詳細回路図。
【図８】図７に示す下位ワードライン駆動回路の動作タ
イミング図。
イミング図。
【図９】図７に示す下位ワードライン駆動回路を半導体
メモリ装置である全体セルアレイに適用した実施形態を
示すブロック図。
メモリ装置である全体セルアレイに適用した実施形態を
示すブロック図。
１００…ｐｘ発生器 ２００…ロ
ーデコーダ ３００…レベル変換器 ４００…サ
ブセルブロック ＭＮ１〜ＭＮ３…ＮＭＯＳ型トランジスタ ＭＷＬ（Main Word Line）…上位ワードライン ＳＷＬ（Sub Word Line) …下位ワードライン
ーデコーダ ３００…レベル変換器 ４００…サ
ブセルブロック ＭＮ１〜ＭＮ３…ＮＭＯＳ型トランジスタ ＭＷＬ（Main Word Line）…上位ワードライン ＳＷＬ（Sub Word Line) …下位ワードライン
Claims (8)
- 【請求項１】 多数のローとカラムで構成されたセルア
レイと、 カラムをカラムアドレスに従い選択するためのカラムデ
コーダと、 各セルアレイをｎ個のカラム方向の下位セルブロックに
分割することと、２ｍ個の下位ワードラインのセットを
各々の下位セルブロックと関係させることとによって得
られる、各々が２ｍ個の下位ワードライン駆動回路を有
する、下位ワードライングループを有する階層的ワード
ライン構造と、 ロー方向の各上位ワードラインに提供された上位ワード
ライン信号と、 ローアドレスの第１部分に従った前記上位ワードライン
信号を提供するためのローデコーダと、 前記ローアドレスの前記第１部分ではなく、残りのｍビ
ットのローアドレスを受容し、２ｍ個のワードラインブ
ースティング信号ｐｘｉ及び／ｐｘｉを発生するための
ワードラインブースティング信号発生手段と、 前記ワードラインブースティング信号ｐｘｉ及び／ｐｘ
ｉ電位信号により、前下位ワードラインを駆動するため
の複数の下位ワードライン駆動手段とを備えることを特
徴とする半導体メモリ装置。 - 【請求項２】 前記ｎ及びｍは、自然数であることを特
徴とする請求項１記載の半導体メモリ装置 - 【請求項３】 前記上位ワードラインがグラウンド電位
及び高電位のハイ論理レベルによって駆動され、 前記ワードラインブースティング信号ｐｘｉ発生手段が
前記グラウンド電位及び前記高電位のロー論理レベルを
提供する、ことを特徴とする請求項１記載の半導体メモ
リ装置。 - 【請求項４】 前記２ｍ個のワードラインブースティン
グ信号ｐｘｉ及び／ｐｘｉは一般に複数の下位のワード
ライン駆動回路によって分けられている信号請求項１記
載の半導体メモリ装置。 - 【請求項５】 前記下位ワードライン駆動手段は、 上位ワードライン信号を受容し、下位ワードラインに連
結され、ゲートが前記ワードラインブースティング信号
ｐｘｉ電位に直接接続されたプルアップドライバ手段
と、 前記下位ワードラインと接地電圧との間に連結され、ゲ
ートが前記ワードラインブースティング信号／ｐｘｉ電
位に直接接続されたプルダウンドライバ手段を備えるこ
とを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項６】 前記プルアップドライバ手段及びプルダ
ウンドライバ手段は、ＭＯＳトランジスタで構成された
ことを特徴とする請求項５記載の半導体メモリ装置。 - 【請求項７】 前記ＭＯＳトランジスタは、ＮＭＯＳト
ランジスタであることを特徴とする請求項６記載の半導
体メモリ装置。 - 【請求項８】 前記プルアップドライバ手段が、上位ワ
ードラインと前記ワードラインブースティング信号との
差より小さいしきい値電圧を有するトランジスタを含む
ことを特徴とする請求項６又は請求項７記載の半導体メ
モリ装置。
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|---|---|---|---|
| KR95-48041 | 1995-12-08 | ||
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|---|---|
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|---|---|---|---|
| JP32706596A Expired - Fee Related JP3181845B2 (ja) | 1995-12-08 | 1996-12-06 | 下位ワードライン駆動回路及びこれを利用した半導体メモリ装置 |
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| KR100268889B1 (ko) * | 1997-10-28 | 2000-10-16 | 김영환 | 반도체 메모리 장치의 워드라인 구동회로 |
| KR100457744B1 (ko) * | 1997-12-31 | 2005-01-17 | 주식회사 하이닉스반도체 | 풀다운 노드를 가진 서브 워드 라인 구조 |
| KR100529706B1 (ko) * | 1998-04-21 | 2005-11-22 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체 기억장치 |
| KR100334389B1 (ko) * | 1998-10-28 | 2002-07-18 | 박종섭 | 반도체 메모리장치 |
| KR100283907B1 (ko) * | 1998-12-09 | 2001-03-02 | 김영환 | 서브워드라인 구동회로를 구비한 반도체 메모리 |
| KR20000055319A (ko) * | 1999-02-05 | 2000-09-05 | 김영환 | 하부워드라인구동장치 |
| US6144610A (en) * | 1999-04-20 | 2000-11-07 | Winbond Electronics Corporation | Distributed circuits to turn off word lines in a memory array |
| KR100303364B1 (ko) * | 1999-06-29 | 2001-11-01 | 박종섭 | 서브 워드라인 구동 회로 |
| JP3566608B2 (ja) * | 1999-12-28 | 2004-09-15 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060801 |
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Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20061101 |
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| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20061107 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070403 |