KR100254473B1 - 로오 디코더 회로 - Google Patents
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Abstract
본 발명은 1 개의 워드라인마다 워드라인을 드라이브하기 위한 풀-업 트랜지스터와 워드라인을 클리어(clear)시키기 위한 풀-다운 트랜지스터로 구성되어 있던 것을 1 개의 트랜지스터로 상기 2 가지 동작이 가능하도록 한 로오 디코더 회로에 관한 것이다.
Description
본 발명은 로오 디코더 회로를 사용하는 디램(DRAM), 에스램(SRAM), 롬(ROM)등과 같은 모든 반도체 메모리 소자에 응용될 수 있다.
일반적으로, 디램(DRAM) 소자의 데이타를 저장하는 셀 어레이 블럭(cell array block)은 그물 모양으로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 캐패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 있는 구조이다.
상기 일반적인 셀 어레이 블럭의 워드라인 중 하나를 선택하는 로오 디코더의 동작은 여러개의 워드라인 중에서 입력되는 로오 어드레스(row address)에 해당되는 워드라인을 선택구동하는 것으로서, 도 1은 워드라인을 구동시키기 위한 종래의 로오 디코더 회로를 도시한 것으로, 주 디코더(main decoder)부(10)와 4개의 부 디코더(sub decoder)부(20)로 구성되어 있다.
상기 주 디코더(10)는 전원전압(Vcc)과 노드 N1 사이에 병렬접속되며 게이트가 제어 신호(/DX)를 입력하는 노드와 노드 N2에 각각 연결된 PMOS 트랜지스터 MP1, MP2와, 상기 노드 N1과 접지전압(Vss) 사이에 직렬접속되며 게이트로 어드레스 신호 AX32, AX54, AX76가 각각 입력되는 NMOS 트랜지스터 MN1 내지 MN3와, 상기 노드 N1과 노드 N2 사이에 접속된 인버터 G1로 구성되어 있다. 그리고, 상기 부 디코더부(20)는 상기 노드 N2와 부트스트램 노드(N3, N4, N5, N6) 사이에 각각 접속되며 게이트에 전위 신호 Vxg가 인가되는 부트스트랩 트랜지스터(MN4, MN7, MN10, MN13)와, 워드라인 부스팅 신호(pxi) 라인과 제 1 내지 제 4 워드라인(WL1~WL4) 사이에 각각 접속되며 게이트가 상기 부트스트랩 노드(N3, N4, N5, N6)에 연결된 고전위 전달 트랜지스터(MN5, MN8, MN11, MN14)와, 상기 제 1 내지 제 4 워드라인(WL1~WL4)과 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드 N1에 연결된 저전위 전달 트랜지스터(MN6, MN9, MN12, MN15)로 구성되어 있다.
만약에 하나의 셀 어레이 블럭에 n개의 워드라인이 있다고 가정하면, 주 디코더(10)만을 이용하여 n개의 워드라인 중에서 하나를 선택하려고 할 때에는 n개의 주 디코더가 필요하게 되는데 이런 경우에는 너무 많은 면적을 차지하기 때문에 고집적의 반도체 소자에서 사용하는데에는 문제가 있다. 그래서, 흔히 사용하는 방법은 도 1에 도시된 바와 같이 한개의 주 디코더(10)에 2 개 이상의 부 디코더(20)를 연결해서 고전위 전달 트랜지스터의 드레인으로 입력되는 워드라인 부스팅 신호(pxi)를 디코딩해서 사용하는 것이다.
도 1에 도시된 것은 한개의 주 디코더(10)에 4개의 부 디코더(20)를 연결하고, 이 부 디코더에 입력되는 워드라인 부스팅 신호(pxi) 중의 하나로만 부스팅(boosting)된 고전위(Vpp)가 전달되도록 하는 것으로, 이 경우는 선택할 워드라인이 n개인 경우에 한개의 주 디코더(10)당 4개의 부 디코더(20)를 연결하므로, 셀 어레이 블럭당 n/4개의 주 디코더(10)만 필요하게 되어 면적의 감소에 기여한다. 그리고, 디램 셀(cell) 트랜지스터로 NMOS 트랜지스터를 사용하는 경우는 높은 전위의 데이타가 잘 전달되도록 하기 위하여 워드라인을 인에이블시키는데에 전원전위 보다 더 높은 전위가 사용되는데, 그 이유는 NMOS 트랜지스터인 셀 트랜지스터에는 문턱전위(threshold voltage)에 의한 전위 전달의 한계가 있기 때문이다. 즉, NMOS 트랜지스터에서 게이트의 전위가 전원전위일 때에 전달 가능한 고전위는 Vcc - Vtn(NMOS 트랜지스터의 문턱전위)가 되므로, 문턱전위에 의한 전압 강하를 보상하기 위하여 NMOS 트랜지스터인 셀 트랜지스터의 게이트 전위로 전원전위 보다 높은 전위를 인가한다. 그런데, 이런 경우에는 NMOS 트랜지스터가 고전위로 게이트 전위 - 문턱전위 밖에 전달하지 못하는 특성을 보완할 수 있도록 워드라인에 고전위(Vpp)를 전달할 때에 상기 고전위 전달 트랜지스터의 게이트 전위를 전달할 전위(Vpp) 보다 높은 전위로 만드는 장치가 필요하며, 이러한 역할을 하는 것이 부 디코더(20)의 부트스트랩 트랜지스터이다.
워드라인이 선택되어 고전위(Vpp)가 전달되는 과정을 살펴보면, 우선 입력 어드레스 신호 AX32, AX54, AX76 …에 의하여 선택된 주 디코더(10)의 출력 노드 N2는 전원전위가 되고, 부트스트랩 트랜지스터의 게이트 전위 Vxg가 전원전위(Vcc)인 경우는 부트스트랩 노드로는 Vcc - Vtn(NMOS 트랜지스터의 문턱전위)라는 전위가 전달된다. 그 이후에 부 디코더(20)의 고전위 전달신호 PXi 중의 하나로 워드라인을 인에이블시킬 전위(Vpp)가 전달되게 되는 경우에서 고전위 전달 디코더(도시안됨)에 의해 워드라인 부스팅 신호 px1이 선택된다면, px1의 전위가 접지전위(Vss)에서 워드라인 인에이블 전위(Vpp)로 전이함에 따라 고전위 전달 트랜지스터 MN5의 워드라인 부스팅 신호 px1와 게이트에 접속된 노드 N3 사이에 존재하는 캐패시턴스(capacitance)로 인하여 Vcc - Vtn 전위로 있던 노드 N3의 전위는 고전위(Vpp) 이상의 전위로 올가가게 되고, 이에 따라 고전위 전달 노드 px1의 고전위(Vpp)를 제 1 워드라인 WL1으로 전달하게 된다.
한편, 주 디코더(10)가 선택되지 않은 경우는 부트스트랩 노드(N3)가 접지전압(Vss)이기 때문에 부 디코더(20)의 고전위 전달 트랜지스터(MN5)에서 만들어지는 캐패시턴스가 적어도 부트스트랩 현상이 일어나지 않고, 주 디코더(10)가 선택된 경우라도 고전위 노드(px1)가 접지전위를 유지하는 경우는 워드라인이 인에이블되지 않는다.
그런데, 종래의 로오 디코더 회로는 도 1 에서와 같이 하나의 로오 디코더 회로 하나가 4개의 워드라인을 드라이브하고 워드라인을 클리어하는 형태로 구성되어 있다. 상기 동작을 위하여, 1개의 워드라인에 워드라인을 드라이브하기 위한 고전위 전달 트랜지스터(또는 풀-업 트랜지스터)와 이 워드라인을 클리어시키기 위한 저전위 전달 트랜지스터(풀-다운 트랜지스터)를 각각 1개씩을 필요로 하게 되어 많은 면적을 차지하는 문제점이 있었다.
따라서 본 발명에서는 1 개의 워드라인마다 워드라인을 드라이브하기 위한 풀-업 트랜지스터와 워드라인을 클리어(clear)시키기 위한 풀-다운 트랜지스터로 구성되어 있던 것을 1 개의 트랜지스터로 상기 2 가지 동작이 가능하도록 한 로오 디코더 회로를 제공하는데에 그 목적이 있다.
제1도는 종래의 로오 디코더 회로도.
제2도는 본 발명의 일실시예에 따른 로오 디코더 회로도.
제3도는 워드라인 클리어 신호에 의해 제2도에 도시된 워드라인 부스팅 신호 라인의 전위를 선택적으로 바꾸어주기위한 워드라인 모드 선택 회로도.
제4도는 제2도 및 제3도에 도시된 워드라인 클리어 신호 발생 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 주 디코더부 20 : 부 디코더부
30 : 워드라인 부스팅 신호(pxi) 발생부
40 : 워드라인 클리어 신호(WLC) 발생부
상기 목적을 달성하기 위하여, 본 발명에 의한 로오 디코더 회로는 로오 어드레스 신호에 의해 n 개의 워드라인중 1 개를 선택구동하기 위한 신호를 출력하는 주 디코딩 수단과, 선택되지 않은 나머지 워드라인을 클리어시키기 위한 워드라인 클리어 신호와 그의 반전 신호를 각각 발생하는 워드라인 클리어 신호 발생 수단과, 상기 주 디코딩 수단의 출력 신호와 워드라인 클리어 발생 수단의 출력 신호중 반전 신호를 입력하여 논리연산한 신호를 출력하는 논리연산수단과, 상기 논리연산수단의 출력신호에 의해 상기 주 디코딩 수단의 출력 단자로 전원전위를 공급하는 고전위 전달 수단과, 상기 n 개의 워드라인 중 1 개를 선택 구동시키기 위한 부스팅 신호를 발생시키는 워드라인 부스팅 신호 발생 수단과, 상기 워드라인 클리어 신호에 의해 상기 워드라인 부스팅 신호 발생 수단의 출력 단자의 전위를 제 1 전위로 만드는 워드라인 모드 선택 수단과, 상기 논리연산수단의 출력 신호에 의해 상기 워드라인 모드 선택 수단의 출력 신호를 n 개의 워드라인으로 각각 전달하는 i 개의 스위칭 수단을 구비하였다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 일실시예에 따른 로오 디코더 회로를 도시한 것으로, 전원전압(Vcc)과 노드 N1 사이에 병렬접속되며 게이트가 제어 신호(/DX)를 입력하는 노드와 노드 N2에 각각 연결된 PMOS 트랜지스터 MP1, MP2와, 상기 노드 N1과 접지전압(Vss) 사이에 직렬접속되며 게이트로 어드레스 신호 AX32, AX54, AX76가 각각 입력되는 NMOS 트랜지스터 MN1 내지 MN3와, 상기 노드 N1의 신호와 워드라인 클리어 반전 신호 WLCS를 입력하여 논리연산한 신호를 상기 노드 N2로 출력하는 NAND 게이트(NA1)로 구성한다. 그리고, 상기 노드 N2와 부트스트랩 노드(N3, N4, N5, N6) 사이에 각각 접속되며 게이트에 전위 신호 Vxg가 인가되는 부트스트랩 트랜지스터(MN4, MN7, MN10, MN13)와, 워드라인 부스팅 신호(pxi) 라인과 제 1 내지 제 4 워드라인(WL1~WL4) 사이에 각각 접속되며 게이트가 상기 부트스트랩 노드(N3, N4, N5, N6)에 연결된 N-모스 트랜지스터(MN5, MN8, MN11, MN14)를 구비한다.
도 3은 워드라인 클리어 신호 WLC에 의해 도 2에 도시된 워드라인 부스팅 신호(pxi) 라인의 전위를 선택적으로 바꾸어주기위한 워드라인 모드 선택 회로를 도시한 것으로, 로오 어드레스 신호에 의해 선택된 워드라인을 구동시키기 위한 워드라인 부스팅 신호를 발생시키는 워드라인 부스팅 신호 발생부(30)와, 상기 워드라인 부스팅 신호 발생부(30)의 출력 단자와 접지전압(Vss) 사이에 접속되며 게이트가 전원전위(Vcc)에 연결된 N-모스 트랜지스터 MN16과, 상기 N-모스 트랜지스터 MN16의 일측단자와 접지전압 사이에 접속되며 게이트로 워드라인 클리어 신호 WLC가 인가되는 N-모스 트랜지스터 MN17로 구성하였다.
도 4는 도 2 및 도 3에 도시된 워드라인 클리어 신호 발생 회로의 블럭도를 도시한 것으로, 로오 어드레스 신호에 의해 워드라인 클리어 신호 WLC와 워드라인 클리어 반전 신호 WLCS를 각각 출력하게 된다.
상기 구성을 갖는 본 발명은 각각의 워드라인에서 클리어 작업을 하는 N-모스로 구성된 풀-다운 트랜지스터(또는 저전위 전달 트랜지스터)를 제거시키고, 대신 종래의 풀-업 트랜지스터의 소오스로 입력되는 워드라인 부스팅 신호(pxi)를 어드레스 신호에 의해 선택적인 전위 신호를 갖는 신호로 만들어 워드라인을 드라이브 또는 클리어 시키도록 구현한 것이다.
먼저, 입력 어드레스 신호에 의해 워드 라인을 클리어시킬 신호 'WLC'가 인에이블(하이)되면, 워드라인 드라이브를 위해 만들어진 도 3의 pxi 신호 발생부(30)가 턴-오프되고 N-모스 트랜지스터 MN17이 턴-온되어 워드라인 부스팅 신호라인의 전위를 접지전위(Vss)로 만든다. 그러면, 입력된 로오 어드레스 신호와 워드라인 클리어 반전 신호에 의해 만들어진 도 1의 노드 N2에 의해 선택된 워드라인 쪽에 달린 N-모스 트랜지스터가 동작되어 상기 도 3에서 발생된 접지전위를 워드 라인으로 공급해주게 되어 워드라인 클리어 동작이 완료된다.
이때, 도 3의 워드라인 부스팅 신호 발생부(30)는 워드 라인이 턴-온되야 할 경우에는 고전위(Vpp)을 발생시키고, 워드 라인이 클리어되는 경우에는 워드라인 클리어 신호(WLC)를 받아 여러개의 워드라인을 동시에 클리어시키게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 로오 디코더 회로는 1 개의 워드라인마다 워드라인을 드라이브하기 위한 풀-업 트랜지스터와 워드라인을 클리어(clear)시키기 위한 풀-다운 트랜지스터로 구성되어 있던 것을 1 개의 트랜지스터로 상기 2 가지 동작이 가능하도록 함으로써, 래이아웃 면적을 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.
본 발명은 반도체 메모리 장치의 로오 디코더 회로에 관한 것으로, 특히 1 개의 워드라인마다 워드라인을 드라이브(drive)하기 위한 풀-업 트랜지스터와 워드라인을 클리어(clear)시키기 위한 풀-다운 트랜지스터로 구성되어 있던 것을 1 개의 트랜지스터로 상기 2 가지 동작이 가능하도록 한 로오 디코더 회로에 관한 것이다.
Claims (14)
- 반도체 메모리 장치에 있어서, 로오 어드레스 신호에 의해 n 개의 워드라인중 1 개를 선택구동하기 위한 신호를 출력하는 주 디코딩 수단과, 선택되지 않은 나머지 워드라인을 클리어시키기 위한 워드라인 클리어 신호와 그의 반전 신호를 각각 발생하는 워드라인 클리어 신호 발생 수단과, 상기 주 디코딩 수단의 출력 신호와 워드라인 클리어 발생 수단의 출력 신호중 반전 신호를 입력하여 논리연산한 신호를 출력하는 논리연산수단과, 상기 논리연산수단의 출력 신호에 의해 상기 주 디코딩 수단의 출력 단자로 전원전위를 공급하는 고전위 전달 수단과, 상기 n 개의 워드라인 중 1 개를 선택 구동시키기 위한 부스팅 신호를 발생시키는 워드라인 부스팅 신호 발생 수단과, 상기 워드라인 클리어 신호에 의해 상기 워드라인 부스팅 신호 발생 수단의 출력 단자의 전위를 제 1 전위로 만드는 워드라인 모드 선택 수단과, 상기 논리연산수단의 출력 신호에 의해 상기 워드라인 모드 선택 수단의 출력 신호를 n 개의 워드라인으로 각각 전달하는 i 개의 스위칭 수단을 구비하는 것을 특징으로 하는 로오 디코더 회로.
- 제1항에 있어서, 상기 영문자 n는 자연수 4 이상인 것을 특징으로 하는 로오 디코더 회로.
- 제1항에 있어서, 상기 논리연산수단은 NAND 게이트인 것을 특징으로 하는 로오 디코더 회로.
- 제1항에 있어서, 상기 고전위 전달 수단은 P-모스인 것을 특징으로 하는 로오 디코더 회로.
- 제1항에 있어서, 상기 워드라인 부스팅 신호는 전원전압보다 큰 값을 갖는 것을 특징으로 하는 로오 디코더 회로.
- 제1항에 있어서, 상기 제 1 전위는 접지전위인 것을 특징으로 하는 로오 디코더 회로.
- 제1항에 있어서, 상기 워드라인 모드 선택 수단은 상기 워드라인 부스팅 신호 발생 수단의 출력 단자와 접지전압 사이에 접속되며 게이트가 전원전위에 연결된 제 1 N-모스와, 상기 제 1 N-모스의 일측단자와 접지전압 사이에 접속되며 게이트로 상기 워드라인 클리어 신호가 인가되는 제 2 N-모스로 구성된 것을 특징으로 하는 로오 디코더 회로.
- 제1항에 있어서, 상기 n 개의 스위칭 수단은 모스 트랜지스터인 것을 특징으로 하는 로드 디코더 회로.
- 제8항에 있어서, 상기 모스 트랜지스터는 N-모스인 것을 특징으로 하는 로오 디코더 회로.
- 반도체 메모리 장치에 있어서, 프리차지 신호와 다수개의 디코딩된 로오 어드레스 신호를 입력하여 워드라인을 선택 구동시키기 위한 제 1 제어 신호를 출력하는 주 디코딩 수단과, 상기 제 1 제어 신호와 워드라인을 디스에이블시키기 위한 제 2 제어 신호를 논리연산하는 논리연산수단과, 상기 제 1 제어 신호가 인에이블될때 발생된 제 1 전원전압을 제 1 단자를 통하여 워드라인으로 전달하고, 상기 제 2 제어 신호가 인에이블될때 발생된 제 2 전원전압을 상기 제 1 단자를 통하여 워드라인으로 전달하는 스위칭 수단과, 상기 논리연산수단의 출력단자와 상기 스위칭 수단의 게이트 단자 사이에 접속되며 게이트로 전위신호가 인가되는 모스 트랜지스터를 구비하는 것을 특징으로 하는 로오 디코더 회로.
- 제10항에 있어서, 상기 제 1 제어 신호는 로우이고, 상기 제 2 제어 신호는 하이인 것을 특징으로 하는 로오 디코더 회로.
- 제10항에 있어서, 상기 제 1 전원전압은 Vpp이고, 상기 제 2 전원전압은 Vss인 것을 특징으로 하는 로오 디코더 회로.
- 제10항에 있어서, 상기 스위칭 수단은 NMOS인 것을 특징으로 하는 로오 디코더 회로.
- 제10항에 있어서, 상기 모스 트랜지스터는 NMOS인 것을 특징으로 하는 로오 디코더 회로.
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