CN112652338B - 存储器的行译码器 - Google Patents

Abstract

本申请提供一种存储器的行译码器，其主要结构在于，选择译码器、前置译码器与主译码器为多对多译码器结构，选择译码器与前置译码器受控于放电信号控制线以进行选址信号的输出或清除，驱动模块设置于选择译码器的输出端以调节所有字线驱动电路的选址与读/写控制电位，其各个输出连接对应字线驱动电路。通过选择译码器、前置译码器与主译码器依据输出选址信号，结合驱动模块转换读/写操作电位，及延迟模块协调多个信号传输电路的信号延迟，在缩减组件架构的行译码器结构下，实现字线驱动电路对字线数据的选择和控制。此行译码器具有结构简单、制造成本低、可靠性高等优点。

Description

存储器的行译码器

技术领域

本发明涉及存储器技术领域，特别是关于存储器的行译码器。

背景技术

行译码器电路是将多位输入信号转换成多位输出信号，从而达到选中存储器阵列单元字线目的。就磁阻随机存储器(MRAM)的非易失存储器而言，为了实现可靠的操作，在写操作时，由于磁隧穿结(MTJ)从高阻转换成低阻(或者从低阻转换成高阻)需要较大的驱动电流能力，所以针对写操作时字线一般进行超压处理，即此时所选中单元字线电位较高；而进行读操作时，只需要外部电路将所选中单元MTJ阻值读取出来，即避免重新写数据，又有利于降低功耗，因此针对读操作时字线电位相对于写操作时较低。所以，设计MRAM存储器行译码器电路需要做特殊处理。

存储器通常使用高压器件可靠地传递高压信号，并搭配电位转换(Level Shift)以及使用高压器件的传输们。随着工艺制程演进，高压器件的尺寸较低压器件的尺寸不成比例压缩，现行作法是首先通过两级译码器，结合相应的512个电位转换电路和传输门，因此阵列字线方向的行译码器电路可能占据大量面积，增加了制造存储器芯片成本。其次相关下拉晶体管皆由放电信号(DISCAHRGE)控制，因为电路驱动能力要求较高。其次，放电信号到字线驱动电路的输入端与相关下拉管的延迟较难一致，较易造成选中字线所需要的时间变长，所选字线充放电、相关晶体管开启与关断时间不稳定，如此造成较多的功耗浪费。另外，整体译码器电路中采用多块驱动模块，而驱动模块中一般采用较大尺寸的PMOS管和NMOS管并联以实现传输信号的低延迟，所以占据较大芯片面积。

美国专利U.S.Pat.5719818揭露一种译码器，其将地址分段控制一部分地址线控制前置译码器(PRE-DECODER)和主译码器(MAIN-DECODER)，并通过VCC/VHH的读/写电位选择信号来控制字线驱动电路的输入信号(F0～Fi)；另一部分地址线控制选择译码器(SELECT-DECODER)来驱动信号传输电路的选择信号(S0～Sj)，最终通过输入信号Fi和选择信号Sj信号共同驱动字线(WL0～WLj)。

发明内容

为了解决上述技术问题，本申请的目的在于，提供一种存储器的行译码器，其通过调整不同功能的译码器，在缩减组件架构的行译码器结构下，实现字线驱动电路对字线数据的选择和控制。此行译码器具有结构简单、制造成本低、可靠性高等优点。

本申请的目的及解决其技术问题是采用以下技术方案来实现的。

依据本申请提出的一种存储器的行译码器，适用于磁性随机存储器芯片架构，通过行译码器和列译码器的控制连接选中的字线及位线，所述行译码器包括：选择译码器，所述选择译码器的输入端连接第一组位地址线；前置译码器，所述前置译码器的输入端连接第二组位地址线；放电信号控制线，电性连接所述选择译码器与所述前置译码器的控制端；主译码器，其输入端连接所述前置译码器的输出端；所述选择译码器、所述前置译码器与所述主译码器为多对多译码器结构；多个字线驱动电路，每一字线驱动电路包括：电位转换器，连接至所述主译码器的一个输出端，用以将所述主译码器输出的适合核心器件的低逻辑电平信号转换成适合外围器件的高逻辑电平信号；多个信号传输电路，所述多个信号传输电路的输入端对应的电性连接所述选择译码器的输出端，所述多个信号传输电路的信号控制端连接所述电位转换器的输出端；延迟模块，所述延迟模块的输入端电性连接所述多个信号传输电路的地址选择控制端，所述延迟模块的输出端连接所述多个信号传输电路的字线选择控制端；驱动模块，设置于所述选择译码器的多数个输出端与所述多数个字线驱动电路之间，依据控制信息切换所述选择译码器的各个输出电压在不同电位；其中，所述前置译码器与所述选择译码器依据所述放电信号控制线的电位进行输出选址信号或清除选址信号，所述主译码器依据所述前置译码器输出选址信号驱动选取字线驱动电路，及所述选取字线驱动电路通过所述选择译码器与所述驱动模块的输出信息，令所述选取字线驱动电路的信号传输电路进行位字线数据的读取或写入操作；所述延迟模块协调所述多个信号传输电路的地址选择控制端与字线选择控制端的信号传输延迟于一延迟值以内。

本申请解决其技术问题还可采用以下技术措施进一步实现。

在本申请的一实施例中，所述放电信号控制线输出有效控制信号时，所述前置译码器的输出端皆输出低电位，所述主译码器受控而使所有输出端输出高电位，从而有效将所有字线拉低至低电位。

在本申请的一实施例中，当所述放电信号控制线输出无效控制信号时，所述前置译码器依据所述第二组位地址线提供的位地址线信号控制所述主译码器，以驱动对应字线驱动电路，所述对应字线驱动电路的电位转换器输出高电位。

在本申请的一实施例中，当所述放电信号控制线输出无效控制信号时，所述选择译码器依据所述第一组位地址线提供的位地址线信号输出位选址信号至所述多数个字线驱动电路，所述驱动模块选择性的调节所述位选址信号的电位为读操作字线电位或写操作字线电位。

在本申请的一实施例中，所述写操作字线电位高于所述读操作字线电位。

在本申请的一实施例中，每一信号传输电路包括信号控制晶体管与字线控制晶体管，所述信号控制晶体管的源极电性连接所述驱动模块的输出端之一，所述信号控制晶体管的栅极连接所述延迟模块的输入端，所述字线控制晶体管的控制端连接所述延迟模块的输出端，所述字线控制晶体管的漏极连接至相应字线，所述信号控制晶体管的漏极连接所述字线控制晶体管的漏极。

在本申请的一实施例中，还包括电容；所述信号控制晶体管与所述字线控制晶体管分别为P型场效应晶体管和N型场效应晶体管，所述电容连接所述字线控制晶体管的源极与漏极。

在本申请的一实施例中，所述电容采用电路板的版图布局实现。

在本申请的一实施例中，所述延迟模块包括与非逻辑门与反相器，所述与非逻辑门的二输入端连接所述电位转换器的一输出端，所述二输入端之一设置有延迟单元，所述与非逻辑门的输出端连接所述反相器的输入端，所述反相器的输出端连接所述多个信号传输电路的字线选择控制端。

在本申请的一实施例中，所述延迟单元为电阻电容延迟电路。

在本申请的一实施例中，所述延迟单元还包括连接所述电阻电容延迟电路的延迟晶体管，所述延迟晶体管的栅端连接所述电阻电容延迟电路与所述与非逻辑门之间线路，所述延迟晶体管的源极与漏极接地。

本申请另一目的在提供一种如前述任一种存储器的行译码器的时序控制方法，包括：当一地址信息达到所述行译码器时，根据放电信号将选择译码器控制所有的电位转换模块输出均拉低至低电位，同时将前置译码器和主译码器控制所有的驱动器输出均拉高至高电位，以使控制信号控制的传输门逐渐关断；经过延迟值后，将所有地址信息对应的延迟信号充电至高电位信号，从而对所有的字线进行放电；当所有字线放电完成后，拉低放电信号，选择译码器根据地址信号控制相应电位转换模块输出拉高至高电位，同时前置译码器和主译码器控制相应驱动器输出拉高至高电位，以使控制信号控制的传输门逐渐开启，将相应电位转换器模块输出信号传输给相应字线，从而使所选中的字线电位抬高至高电位；以及存储阵列中所选中的单元即可根据读写操作要求实现字线电位正确配置。

本申请通过组件连接结构的改变，所有字线驱动电路皆改为受控于单一主译码器，放电信号控制线仅用于控制选择译码器与前置译码器的选址或信号清除，各字线驱动电路的字线控制端皆由各自延迟模块作信息控制，放电信号控制线连接至所有字线驱动电路的字线控制端，故可选择性的缩减电路规模，在保持选址信息的前提下降低信息驱动能力，较能降低芯片成本。其次，通过延模块，所有信号传输电路的字线选取信号皆是由电位转换器的输出信号延迟得到，两信号时序相对固定，不会出现信号相互延滞的情形，同时避免对先前选中字线放电同时充电的情形，较能减少行译码电路的动态功耗。再者，未选中的字线，由于字线上电容的存在，使得字线选取信号下降时，其字线0电位受下降沿耦合影响减小，同时维持未选中的字线0电位，因此增加了字线选取与操作的可靠性。此外，电容可以通过版图布局设置，一方面可以增加字线寄生电容，另一方面则有利于降低字线寄生电阻。另外，本发明中传输门只需要一个PMOS管即可实现传输信号功能，故大致节省一半传输门面积，最终降低芯片成本。本申请所揭行译码器具有操作简单、芯片成本低、可靠性高等优点，适用于存储器电路中。

附图说明

为了能更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为范例性的存储器的行译码器的结构示意图；

图2为本申请实施例的存储器的行译码器的结构示意图；

图3为本申请实施例的行译码器的延迟模块的结构示意图；

图4为本申请实施例的存储器行译码器工作时序图；

图5a至图5d为本申请实施例的存储器行译码器具体实施原理图。

具体实施方式

请参照附图中的图式，其中相同的组件符号代表相同的组件。以下的说明是基于所例示的本申请具体实施例，其不应被视为限制本申请未在此详述的其它具体实施例。

以下各实施例的说明是参考附加的图式，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。

本申请的说明书和权利要求书以及上述附图中的述语“第一”、“第二”、“第三”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应当理解，这样描述的对象在适当情形下可以互换。此外，术语“包括”和“具有”以及他譬的变形，意图在于覆盖不排他的包含。

本申请说明书中使用的术语仅用来描述特定实施方式，而并不意图显示本申请的概念。除非上下文中有明确不同的意义，否则，以单数形式使用的表达涵盖复数形式的表达。在本申请说明书中，应理解，诸如“包括”、“具有”以及“含有”等术语意图说明存在本申请说明书中揭示的特征、数字、步骤、动作或其组合的可能性，而并不意图排除可存在或可添加一个或多个其他特征、数字、步骤、动作或其组合的可能性。附图中的相同参考标号指代相同部分。

附图和说明被认为在本质上是示出性的，而不是限制性的。在图中，结构相似的单元是以相同标号表示。另外，为了理解和便于描述，附图中示出的每个组件的尺寸和厚度是任意示出的，但是本申请不限于此。

在附图中，为了清晰、理解和便于描述，夸大设备、系统、组件、电路的配置范围。将理解的是，当组件被称作“在”另一组件“上”时，所述组件可以直接在所述另一组件上，或者也可以存在中间组件。

另外，在说明书中，除非明确地描述为相反的，否则词语“包括”将被理解为意指包括所述组件，但是不排除任何其它组件。此外，在说明书中，“在......上”意指位于目标组件上方或者下方，而不意指必须位于基于重力方向的顶部上。

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施例，对依据本发明提出的一种存储器的行译码器，其具体实施方式、结构、特征及其功效，详细说明如后。

图1为范例性的存储器的行译码器的结构示意图。如图1所示，行译码器包括选择译码器(Select-Decoder)110、前置译码器(Pre-Decoder)120、主译码器(Main-Decoder)130、多个字线驱动电路(Word Line Driver)140、多个驱动模块(Drive Module)150。选择译码器110与前置译码器120为多对多译码器，主译码器130为多对一译码器。选择译码器110的输入端接收连接第一组位地址线210，以接收第一组位地址信号，选择译码器110的输出端输出位选址信号(S0～Sj)。前置译码器120的输入端连接第二组位地址线220，以接收第二组位地址信号，前置译码器120的输出端则连接至所有主译码器130的输入端，以作为主译码器130的选择控制。每一主译码器130的输出端皆连接驱动模块150，以调节传输至对应字线驱动电路140的控制信号(F0～Fj)，其中，主译码器130、驱动模块150与字线驱动电路140为对应设置，共有i+1组。每一字线驱动电路140皆有j个信号传输电路，此j个信号传输电路的信号输入端分别连接选择译码器110的输出端，以取得位选址信号(S0～Sj)，此j个信号传输电路的地址选择控制端皆连接驱动模块150的输出端，以接收所属字线驱动电路140的控制信号(Fi)，所有字线驱动电路140的字线选择控制端与前置译码器120的控制端皆连接放电信号控制线(Discharge)。在一些实施例中，通过控制信号(Fi)和位选址信号(Sj)信号共同驱动字线(WL0～WLj至WL(i-1)*j～WLi*j)，同时配合放电信号(Discharge)来控制字线的充放电时间。

然而，放电信号(Discharge)控制前置译码器120和驱动所有字线选择控制端的下拉管。就图1所示存储阵列结构，j一般为512，即是指每个字线可能挂载512个单元，甚至更多，所以要求字线对应的下拉管尺寸较大，而且所有的下拉管均由放电信号(Discharge)控制。因此，对放电信号(Discharge)电路的信号驱动能力要求较高。

再者，放电信号(Discharge)到控制信号(Fi)的延迟和放电信号(Discharge)到字线选择控制端的下拉管的延迟很难一致。假设控制信号(Fi)的上升沿较之后达到，那么前地址所选中的字线在放电的同时进行充电，造成字线选取结果取决于充电与放电的电流大小，即：放电电流小，则字线电位维持不变，反之则电位下降。相类似的，假设控制信号(Fi)的下降沿先达到，可能会导致字线电位下降。因此，控制信号(Fi)和放电信号(Discharge)达到时间不一致，会导致选中字线需求时间变长，同时产生额外的功耗浪费。

此外，位选址信号(Sj)信号达到之后，当控制信号(Fi)电位降低之后，所选中的字线电位已完成放电，现通过PMOS管进行充电，可能需要时间较长；另外，此时未选中的字线已完成放电由于此时控制信号(Fi)为高电位，故PMOS管已经关断，当放电信号(Discharge)由高变低时，控制信号(Fi)控制的NMOS管逐渐关断而PMOS管慢慢开启，由于字线选择控制端的下拉管漏端和栅极存在寄生电容，字线上由于电荷得不到及时补充而降低变成负电位；其负电位值的大小取决于栅漏寄生电容以及栅极电容和栅极电位突变值。如果字线电位足够负，那么会产生较大的瞬态电流。即使PMOS管缓慢开启，其导通电阻较大，仍需要较长的时间将未选中的字线电位拉回零点平。因此，现有的分段译码器存在字线驱动难以及传输延迟不同导致的功耗浪费和字线开启时间较长的问题。

图2为本申请实施例的存储器的行译码器的结构示意图。如图2，存储器的行译码器，适用于磁性随机存储器芯片架构，通过行译码器和列译码器的控制连接选中的字线及位线，所述行译码器包括：选择译码器(Select-Decoder)110，所述选择译码器110的输入端连接第一组位地址线210；前置译码器(Pre-Decoder)120，所述前置译码器120的输入端连接第二组位地址线220；放电信号控制线(Discharge)，电性连接所述选择译码器110与所述前置译码器120的控制端；主译码器(Main-Decoder)130，其输入端连接所述前置译码器120的输出端；所述选择译码器110、所述前置译码器120与所述主译码器130为多对多译码器结构；多数个字线驱动电路140，每一字线驱动电路140包括：电位转换器(Level Shift)160，连接至所述主译码器130的一个输出端，用以将所述主译码器130输出的适合核心器件的低逻辑电平信号转换成适合外围器件的高逻辑电平信号；多个信号传输电路，所述多个信号传输电路的输入端对应的电性连接所述选择译码器110，所述多个信号传输电路的信号控制端连接所述电位转换器160的输出端；延迟模块143，所述延迟模块143的输入端电性连接所述多个信号传输电路的地址选择控制端141，所述延迟模块143的输出端连接所述多个信号传输电路的字线选择控制端142；驱动模块150，设置于所述选择译码器的多数个输出端与所述多数个字线驱动电路140之间，依据控制信息切换所述选择译码器110的各个输出电压在不同电位；其中，所述前置译码器120与所述选择译码器110依据所述放电信号控制线(Discharge)的电位进行输出选址信号或清除选址信号，所述主译码器130依据所述前置译码器120输出选址信号驱动被选中的字线驱动电路140，及所述选取字线驱动电路140通过所述选择译码器110与所述驱动模块150的输出信息，令所述选取字线驱动电路140的信号传输电路进行位字线数据的读取或写入操作；所述延迟模块143协调所述多个信号传输电路的地址选择控制端141与字线选择控制端142的信号传输延迟于一延迟值以内。

在一些实施例中，所述电位转换器160主要包括电位转换电路(控制信号(Fi)的传输驱动与延迟模块143的驱动)。

在本申请的一实施例中，前置译码器120的输入信号主要来自所述放电信号控制线(Discharge)跟第二组位地址线220。所述前置译码器120的输出信号直接作为主译码器130的地址输入。主译码器130的多位输出信号，其通过电位转换器160进行电位转换与信号驱动，以输出控制信号(Fi)。

在一些实施例中，所述放电信号控制线(Discharge)输出有效控制信号时，所述前置译码器120的输出端皆输出低电位，所述主译码器130受控而使所有输出端输出高电位，从而有效将所有字线拉低至低电位。

在一些实施例中，当所述放电信号控制线(Discharge)输出无效控制信号时，所述前置译码器120依据所述第二组位地址线220提供的位地址线信号控制所述主译码器130，以驱动对应字线驱动电路140，所述对应字线驱动电路140的电位转换器160输出高电位，即i个控制信号(F)中只有一位高电位,其电压值为VHH。

在本申请的一实施例中，选择译码器110的输入信号主要来自所述放电信号控制线(Discharge)跟第一组位地址线210。选择译码器110译码后的多位信号经过驱动模块150转换后，作为字线驱动电路140的输入信号。

在本申请的一实施例中，当所述放电信号控制线(Discharge)输出无效控制信号时，所述选择译码器110依据所述第一组位地址线210提供的位地址线信号输出位选址信号至所述多数个字线驱动电路140，所述驱动模块150选择性的调节所述位选址信号的电位为高电位，也就是说，j个位选址信号(V)中只有一位高电位存在，此高电位具体的电位根据写使能(WEN)信号进行配置，即因WEN信号电平高低来调整为读操作字线电位或写操作字线电位。

在本申请的一实施例中，整个行译码器包含i+1个字线驱动电路140。每个字线驱动电路140包含1个延迟模块143以及j+1个信号传输电路。通过i个控制信号(F)和延迟信号(D)控制j+1个位选址信号(V)是否连接到其对应的位字线WLi*j。

在一些实施例中，信号传输电路用以控制位选址信号(Vj)与相应字线的有效导通与否。每一信号传输电路包括信号控制晶体管(前述地址选择控制端141对应组件)与字线控制晶体管(前述字线选择控制端142对应组件)，所述信号控制晶体管的源极电性连接所述驱动模块150的输出端之一，所述信号控制晶体管的栅极连接所述延迟模块143的输入端，所述字线控制晶体管的控制端连接所述延迟模块143的输出端，所述字线控制晶体管的漏极连接字线，所述信号控制晶体管的漏极连接所述字线控制晶体管的源极。

在一些实施例中，还包括电容；所述信号控制晶体管与所述字线控制晶体管分别为P型场效应晶体管和N型场效应晶体管，所述电容连接所述字线控制晶体管的源极与漏极。

在一些实施例中，所述电容采用电路板的版图布局实现，利用增加字线宽度，一方面可以增加字线寄生电容，另一方面有利于降低字线寄生电阻。

图3为本申请实施例的行译码器的延迟模块143的结构示意图。在本申请的一实施例中，所述延迟模块143由逻辑门(Logical Gate)构成，延迟模块143包括与非逻辑门(NANDGate)145与反相器146，所述与非逻辑门145的二输入端连接所述电位转换器160的一输出端，所述二输入端之一设置有延迟单元144，所述与非逻辑门145的输出端连接所述反相器146的输入端，所述反相器146的输出端连接所述多个信号传输电路的字线选择控制端142。

在一些实施例中，所述延迟单元144为电阻电容延迟电路。

在一些实施例中，所述延迟单元144还包括连接所述电阻电容延迟电路的延迟晶体管，所述延迟晶体管的栅端连接所述电阻电容延迟电路与所述与非逻辑门145之间线路，所述延迟晶体管的源极与漏极接地。

在一些实施例中，所述延迟模块143将控制信号(Fi)与经过延迟单元144的控制信号(Fi)进行逻辑“与非”操作，再经过反相器146输出延迟信号(Di)驱动字线。

值得说明的是，延迟单元144不能设置过大或者过小。如果延迟较小，则不能有效减小瞬态大电流；反之较大，则不能有效驱动字线，甚至无法开启字线，因此设置一个较小的延迟值较为合理。延迟单元144可以单纯用反相器链构成，也可以用电阻和电容构成，其主要根据延迟值选择。如果延迟值较小，则用反相器链构成较容易，以节省芯片面积。

在一些实施例中，就MRAM而言，所选中位字线需要针对写操作或者读操作具有不同的电位。一般地，写操作字线电位比读操作电位高，所以在选择译码器110结束译码后，根据WEN信号通过驱动模块150将电位转换成读操作电位VCC或者写操作字线电位VHH。一些实施例中，写操作时将写操作字线电位VHH作为位选址信号(Vj)并传递到所选中的信号传输电路，而读操作时将读操作字线电位VCC作为位选址信号(Vj)并传递到所选中的信号传输电路。电位转换器160当中，因为写操作字线电位VHH即可完成传输位选址信号(Vj)到相应字线功能以及将字线放电功能，所以只需要将电位转换到VHH即可，以节省芯片成本。

图4为本申请实施例的存储器行译码器工作时序图，请同时配合图1至图3，以及先行配合参阅图5以利于理解。图4示例存储器的地址自ADD0转换至ADD1的过程，但不以此为限，其它地址的选取方式亦在此概念范围之中。

在一些实施例中，当ADD1地址信息(不论是通过第一组位地址线210与第二组位地址线220)达到行译码器时，首先根据放电信号(Discharge)将所有控制信号(Fi)(包含上个地址选中的F信号)拉高至VHH电位；将所有位选址信号(Vj)(包含上个地址选中的V信号)均拉低至0电位。控制信号(Fi)控制的传输门逐渐关断，经过延迟值后，再将其对应的延迟信号(Di)充电至VHH信号，从而对选中的字线(图4中以WLi为例)进行有效放电。待所有字线放电完成后，放电信号(Discharge)开始拉低，此时将选中的位选址信号(Vj)充电至高电位(即先前所述的读操作电位VCC或者写操作字线电位VHH)，同时将所选中的控制信号(Fi)和延迟信号(Di)拉低至0电位，从而使所选中的字线电位抬高至高电位(图4中以WLj为例，其电位为VCC或者VHH)。存储阵列中所选中的位字线单元即根据字线和位线电位进行相应的读/写操作。至此，以上整个时序是行译码器电路由地址ADD0切换到ADD1时的一个完整操作。从以上可以看出，本申请所示行译码器，其时序操作简单以及芯片成本低等优点，适合应用到存储器电路中。

图5a至图5d为本申请实施例的存储器行译码器具体实施原理图。在本申请的一实施例中，以寻址MRAM电路512根地址线为例进行详细说明。如图5a至图5d所示，本申请具体实施原理图主要包含1个读/写操作选择器(通过WEN信号操控)、1个4-16译码器(选择译码器110)、1个5-32译码器(前置译码器120结合主译码器130)以及49个驱动模块150(选择译码器110输出端需求16个，主译码器130输出端需求32个，读/写操作选择器需求1个，共49个)以及32个字线驱动电路140。利用运放结合带隙基准信号产生VCC(优选VCC电位与低压器件电源电位一致)和VHH电路(即驱动模块150的一种实施态样)亦在图中示出。其中，所述电位VCC与电位VHH是由存储器电路中参考电压VREF，其个别通过不同规格的运算放大器(Operational Amplifier，OPA)转换而得。

在一些实施例中，低位字线ADD0～ADD3(第一组位地址线210)译码出VSEL0～VSEL15，一部分16根VSEL信号线通过电位转换电路将某个高电位VCC升高到VHH，来控制位选址信号(Vj)与VHH的导通与否；另一部分16根VSEL通过驱动电路以及PMOS管传输某个高电位(VCC)传递到位选址信号(Vj)，具体所选中的位选址信号(Vj)电位是VHH或者VCC取决于WEN信号；当WEN为高电位(对选中单元进行写操作)时，对应的位选址信号(Vj)为VHH，当WEN为低电平(对选中单元进行读操作)，对应的位选址信号(Vj)电位为VCC(正常工作只有一个信号为高电位，其电位值是VHH或者VCC)。

在一些实施例中，高位字线ADD4～ADD8(第二组位地址线220)译码出XSEL0～XSEL31，经过电位转换器160进行电位转换与信号调节，形成控制信号F0～F31(正常工作只有一个信号为低电平)，经过延迟模块143得到延迟信号D0～D31，最终将所选中的单元字线电位充电到位选址信号(Vj)的电位。进一步地，写操作时所选中单元字线为VHH电位值；或读操作时所选中单元字线为VCC电位值。

本申请通过组件连接结构的改变，所有字线驱动电路皆改为受控于单一主译码器，释放信号控制线仅用于控制选择译码器与前置译码器的选址与信号清除，各字线驱动电路的字线控制端皆由各自延迟模块作信息控制，释放信号控制线连接至所有字线驱动电路的字线控制端，故可选择性的缩减电路规模，在保持选址信息的前提下降低信息驱动能力，较能降低芯片成本。其次，通过延模块，所有信号传输电路的字线选取信号皆是由电位转换器的输出信号延迟得到，两信号时序相对固定，不会出现信号相互延滞的情形，同时避免对先前选中字线放电同时充电的情形，较能减少行译码电路的动态功耗。再者，未选中的字线，由于字线上电容的存在，使得字线选取信号下降时，其字线0电位受下降沿耦合影响减小，同时维持未选中的字线0电位，因此增加了字线选取与操作的可靠性。此外，电容可以通过版图布局设置，一方面可以增加字线寄生电容，另一方面则有利于降低字线寄生电阻。另外，本发明中传输门只需要一个PMOS管即可实现传输信号功能，故大致节省一半传输门面积，最终降低芯片成本。本申请所揭行译码器具有操作简单，芯片成本低，可靠性高等优点，适用于存储器电路中。

“在本申请的一实施例中”及“在各种实施例中”等用语被重复地使用。此用语通常不是指相同的实施例；但它也可以是指相同的实施例。“包含”、“具有”及“包括”等用词是同义词，除非其前后文意显示出其它意思。

以上所述，仅是本申请的具体实施例而已，并非对本申请作任何形式上的限制，虽然本申请已以具体实施例揭露如上，然而并非用以限定本申请，任何熟悉本专业的技术人员，在不脱离本申请技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本申请技术方案的范围内。

Claims (12)

1.一种存储器的行译码器，适用于磁性随机存储器芯片架构，通过行译码器和列译码器的控制连接选中的字线及位线，其特征在于，所述行译码器包括：选择译码器，所述选择译码器的输入端连接第一组位地址线；

前置译码器，所述前置译码器的输入端连接第二组位地址线；

放电信号控制线，电性连接所述选择译码器与所述前置译码器的控制端；

主译码器，其输入端连接所述前置译码器的输出端；

所述选择译码器、所述前置译码器与所述主译码器为多对多译码器结构；

多个字线驱动电路，每一字线驱动电路包括：

电位转换器，连接至所述主译码器的一个输出端，用以将所述主译码器输出的适合核心器件的低逻辑电平信号转换成适合外围器件的高逻辑电平信号；多个信号传输电路，所述多个信号传输电路的输入端对应的电性连接所述选择译码器的输出端，所述多个信号传输电路的信号控制端连接所述电位转换器的输出端；

延迟模块，所述延迟模块的输入端电性连接所述多个信号传输电路的地址选择控制端，所述延迟模块的输出端连接所述多个信号传输电路的字线选择控制端；

驱动模块，设置于所述选择译码器的多个输出端与所述多个字线驱动电路之间，依据控制信息切换所述选择译码器的各个输出电压在不同电位；

其中，所述前置译码器与所述选择译码器依据所述放电信号控制线的电位进行输出选址信号或清除选址信号，所述主译码器依据所述前置译码器输出选址信号驱动选取字线驱动电路，及所述选取字线驱动电路通过所述选择译码器与所述驱动模块的输出信息，令所述选取字线驱动电路的信号传输电路进行位字线数据的读取或写入操作；所述延迟模块协调所述多个信号传输电路的地址选择控制端与字线选择控制端的信号传输延迟于一延迟值以内。

2.如权利要求1所述存储器的行译码器，其特征在于，所述放电信号控制线输出有效控制信号时，所述前置译码器的输出端皆输出低电位，所述主译码器受控而使所有输出端输出高电位，以将所有字线拉低至低电位。

3.如权利要求1所述存储器的行译码器，其特征在于，当所述放电信号控制线输出无效控制信号时，所述前置译码器依据所述第二组位地址线提供的位地址线信号控制所述主译码器，以驱动对应字线驱动电路，所述对应字线驱动电路的电位转换器输出高电位。

4.如权利要求1所述存储器的行译码器，其特征在于，当所述放电信号控制线输出无效控制信号时，所述选择译码器依据所述第一组位地址线提供的位地址线信号输出位选址信号至所述多数个字线驱动电路，所述驱动模块选择性的调节所述位选址信号的电位为读操作字线电位或写操作字线电位。

5.如权利要求4所述存储器的行译码器，其特征在于，所述写操作字线电位高于所述读操作字线电位。

6.如权利要求1所述存储器的行译码器，其特征在于，每一信号传输电路包括信号控制晶体管与字线控制晶体管，所述信号控制晶体管的源极电性连接所述驱动模块的输出端之一，所述信号控制晶体管的栅极连接所述延迟模块的输入端，所述字线控制晶体管的控制端连接所述延迟模块的输出端，所述字线控制晶体管的漏极连接至相应字线，所述信号控制晶体管的漏极连接所述字线控制晶体管的漏极。

7.如权利要求6所述存储器的行译码器，其特征在于，还包括电容；所述信号控制晶体管与所述字线控制晶体管分别为P型场效应晶体管和N型场效应晶体管，所述电容连接所述字线控制晶体管的源极与漏极。

8.如权利要求7所述存储器的行译码器，其特征在于，优先地，所述电容采用版图布局实现。

9.如权利要求1所述存储器的行译码器，其特征在于，所述延迟模块包括与非逻辑门与反相器，所述与非逻辑门的二输入端连接所述电位转换器的一输出端，所述二输入端之一设置有延迟单元，所述与非逻辑门的输出端连接所述反相器的输入端，所述反相器的输出端连接所述多个信号传输电路的字线选择控制端。

10.如权利要求9所述存储器的行译码器，其特征在于，所述延迟单元为电阻电容延迟电路。

11.如权利要求10所述存储器的行译码器，其特征在于，所述延迟单元还包括连接所述电阻电容延迟电路的延迟晶体管，所述延迟晶体管的栅端连接所述电阻电容延迟电路与所述与非逻辑门之间线路，所述延迟晶体管的源极与漏极接地。

12.一种如权利要求1所述存储器的行译码器的时序控制方法，其特征在于，包括：

当一地址信息达到所述行译码器时，根据放电信号将选择译码器控制所有的电位转换模块输出均拉低至低电位，同时将前置译码器和主译码器控制所有的驱动器输出均拉高至高电位，以使控制信号控制的传输门逐渐关断；

经过延迟值后，将所有地址信息对应的延迟信号充电至高电位信号，从而对所有的字线进行放电；

当所有字线放电完成后，拉低放电信号，选择译码器根据地址信号控制相应电位转换模块输出拉高至高电位，同时前置译码器和主译码器控制相应驱动器输出拉高至高电位，以使控制信号控制的传输门逐渐开启，将相应电位转换器模块输出信号传输给相应字线，从而使所选中的字线电位抬高至高电位；

以及存储阵列中所选中的单元即可根据读写操作要求实现字线电位正确配置。