KR20120049509A - 로우 디코더 회로 및 이를 포함하는 비휘발성 메모리 장치 - Google Patents

Abstract

로우 디코더 회로는 디코딩부 및 복수의 워드 라인 구동부들을 포함한다. 디코딩부는 선택 신호 및 복수의 워드 라인 전압들에 기초하여 동작 모드에 따라 상이한 전압 레벨을 가지는 제1 구동 신호 및 제2 구동 신호를 제공한다. 복수의 워드 라인 구동부들은 복수의 워드 라인들 각각과 연결되고, 동일한 타입의 트랜지스터로 각각 구현되며, 프로그램 동작 모드 및 소거 동작 모드에서 상응하는 워드 라인의 선택 여부에 따라 제1 구동 신호보다 낮은 전압 레벨 또는 제2 구동 신호와 동일한 전압 레벨을 가지는 구동 제어 신호들에 기초하여 제1 구동 신호 및 제2 구동 신호 중 하나를 워드 라인 구동 신호로 각각 출력한다.

Description

로우 디코더 회로 및 이를 포함하는 비휘발성 메모리 장치{ROW DECODER CIRCUIT AND NON-VOLATILE MEMORY DEVICE INCLUDING THE SAME}

본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 로우 디코더 회로 및 이를 포함하는 비휘발성 메모리 장치에 관한 것이다.

반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라, 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다. 반도체 메모리 장치는 행들과 열들의 매트릭스 형태로 배열되는 복수의 메모리 셀들을 포함하며, 데이터가 기입 또는 독출되는 행 및 열들을 선택하는 로우 디코더 회로 및 칼럼 디코더 회로를 포함한다. 로우 디코더 회로는 로우 어드레스 신호에 기초하여 임의의 워드 라인을 활성화시키는 방식으로 데이터가 기입 또는 독출되는 행을 선택할 수 있다.

본 발명의 일 목적은 구조가 간단하고 전력 소모를 감소시킬 수 있는 로우 디코더 회로를 제공하는 것이다.

본 발명의 다른 목적은 상기 로우 디코더 회로를 포함하는 비휘발성 메모리 장치를 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 로우 디코더 회로는 디코딩부 및 복수의 워드 라인 구동부들을 포함한다. 상기 디코딩부는 선택 신호 및 복수의 워드 라인 전압들에 기초하여 동작 모드에 따라 상이한 전압 레벨을 가지는 제1 구동 신호 및 제2 구동 신호를 제공한다. 상기 복수의 워드 라인 구동부들은 복수의 워드 라인들 각각과 연결되고, 동일한 타입의 트랜지스터로 각각 구현되며, 프로그램 동작 모드 및 소거 동작 모드에서 상응하는 워드 라인의 선택 여부에 따라 상기 제1 구동 신호보다 낮은 전압 레벨 또는 상기 제2 구동 신호와 동일한 전압 레벨을 가지는 구동 제어 신호들에 기초하여 상기 제1 구동 신호 및 상기 제2 구동 신호 중 하나를 워드 라인 구동 신호로 각각 출력한다.

상기 복수의 워드 라인 구동부들은 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터를 각각 포함할 수 있다. 상기 제1 PMOS 트랜지스터는 상기 상응하는 워드 라인과 연결되는 제1 단자, 제1 구동 제어 신호가 인가되는 게이트 및 상기 제1 구동 신호가 인가되는 제2 단자를 구비할 수 있다. 상기 제2 PMOS 트랜지스터는 상기 제2 구동 신호가 인가되는 제2 단자, 제2 구동 제어 신호가 인가되는 게이트 및 상기 제1 PMOS 트랜지스터의 제1 단자와 연결되는 제2 단자를 구비할 수 있다.

일 실시예에서, 상기 복수의 워드 라인 구동부들은, 상기 프로그램 동작 모드에서 상기 상응하는 워드 라인이 비선택된 경우에 상기 제1 구동 신호의 전압 레벨보다 낮은 프로그램 제어 전압 레벨을 가지는 제1 구동 제어 신호에 기초하여 상기 제1 구동 신호를 상기 워드 라인 구동 신호로 각각 출력할 수 있다.

상기 복수의 워드 라인 구동부들은, 상기 프로그램 동작 모드에서 상기 상응하는 워드 라인이 선택된 경우에 상기 프로그램 제어 전압 레벨을 가지는 제2 구동 제어 신호에 기초하여 상기 제2 구동 신호를 상기 워드 라인 구동 신호로 각각 출력할 수 있다.

상기 제2 구동 신호는 상기 프로그램 동작 모드에서 제1 프로그램 전압 레벨을 가지며, 상기 제1 구동 신호는 상기 프로그램 동작 모드에서 제2 프로그램 전압 레벨을 가질 수 있다.

상기 제1 구동 제어 신호는 상기 프로그램 동작 모드에서 상기 상응하는 워드 라인이 선택된 경우에 상기 제1 프로그램 전압 레벨을 가지며, 상기 제2 구동 제어 신호는 상기 프로그램 동작 모드에서 상기 상응하는 워드 라인이 비선택된 경우에 상기 제1 프로그램 전압 레벨을 가질 수 있다.

일 실시예에서, 상기 복수의 워드 라인 구동부들은, 소거 동작 모드에서 상기 상응하는 워드 라인이 선택된 경우에 상기 제1 구동 신호의 전압 레벨보다 낮은 소거 제어 전압 레벨을 가지는 제1 구동 제어 신호에 기초하여 상기 제1 구동 신호를 상기 워드 라인 구동 신호로 각각 출력할 수 있다.

상기 복수의 워드 라인 구동부들은, 상기 소거 동작 모드에서 상기 상응하는 워드 라인이 비선택된 경우에 상기 소거 제어 전압 레벨을 가지는 제2 구동 제어 신호에 기초하여 상기 제2 구동 신호를 상기 워드 라인 구동 신호로 각각 출력할 수 있다.

상기 제1 구동 신호는 상기 소거 동작 모드에서 제1 소거 전압 레벨을 가지며, 상기 제2 구동 신호는 상기 소거 동작 모드에서 제2 소거 전압 레벨을 가질 수 있다.

상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 전압 발생기 및 로우 디코더 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 워드 라인들 및 복수의 비트 라인들에 연결된 복수의 메모리 셀들을 구비한다. 상기 전압 발생기는 상기 복수의 워드 라인들에 인가되는 복수의 워드 라인 전압들 및 구동 제어 신호들을 생성한다. 상기 로우 디코더 회로는 상기 복수의 워드 라인 전압들 및 상기 구동 제어 신호들에 기초하여 상기 복수의 워드 라인들에 워드 라인 구동 신호를 제공한다. 상기 로우 디코더 회로는 디코딩부 및 복수의 워드 라인 구동부들을 포함한다. 상기 디코딩부는 선택 신호 및 상기 복수의 워드 라인 전압들에 기초하여 동작 모드에 따라 상이한 전압 레벨을 가지는 제1 구동 신호 및 제2 구동 신호를 제공한다. 상기 복수의 워드 라인 구동부들은 상기 복수의 워드 라인들 각각과 연결되고, 동일한 타입의 트랜지스터로 각각 구현되며, 프로그램 동작 모드 및 소거 동작 모드에서 상응하는 워드 라인의 선택 여부에 따라 상기 제1 구동 신호보다 낮은 전압 레벨 또는 상기 제2 구동 신호와 동일한 전압 레벨을 가지는 구동 제어 신호들에 기초하여 상기 제1 구동 신호 및 상기 제2 구동 신호 중 하나를 상기 워드 라인 구동 신호로 각각 출력한다.

상기와 같은 본 발명의 실시예들에 따른 로우 디코더 회로는, 예를 들어 PMOS 트랜지스터인 동일한 타입의 트랜지스터들을 구비하는 복수의 워드 라인 구동부들을 포함하고, 프로그램 동작 모드 및 소거 동작 모드에서 상응하는 워드 라인의 선택 여부에 따라 제1 구동 신호보다 낮은 전압 레벨 또는 제2 구동 신호와 동일한 전압 레벨을 가지는 구동 제어 신호들을 이용하여 워드 라인 구동 신호를 제공함으로써, 구조가 간단하고 전력 소모를 감소시킴과 동시에 워드 라인 구동 신호를 안정적으로 제공할 수 있다.

도 1은 본 발명의 일 실시예에 따른 로우 디코더 회로를 나타내는 도면이다.
도 2는 도 1의 디코딩부의 일 예를 나타내는 회로도이다.
도 3은 프로그램 동작 모드에서 도 1의 로우 디코더 회로의 동작의 일 예를 나타내는 표이다.
도 4는 소거 동작 모드에서 도 1의 로우 디코더 회로의 동작의 일 예를 나타내는 표이다.
도 5는 본 발명의 다른 실시예에 따른 로우 디코더 회로를 나타내는 블록도이다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 7은 도 6의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 8은 도 6의 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 9는 도 8의 메모리 시스템을 관리하기 위한 장치 드라이버를 나타내는 블록도이다.
도 10은 도 8의 메모리 시스템이 구현되는 일 예를 나타내는 블록도이다.
도 11은 도 8의 메모리 시스템이 구현되는 다른 예를 나타내는 블록도이다.
도 12는 도 8의 메모리 시스템이 구현되는 또 다른 예를 나타내는 블록도이다.
도 13은 도 8의 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 로우 디코더 회로를 나타내는 도면이다.

도 1을 참조하면, 로우 디코더 회로(100)는 디코딩부(110) 및 복수의 워드 라인 구동부들(120a, 120b, ..., 120n)을 포함한다.

디코딩부(110)는 선택 신호(SEL) 및 복수의 워드 라인 전압들(VWL)에 기초하여 동작 모드에 따라 상이한 전압 레벨을 가지는 제1 구동 신호(DS1) 및 제2 구동 신호(DS2)를 제공한다. 로우 디코더 회로(100)를 포함하는 비휘발성 메모리 장치는 다양한 동작 모드로 동작할 수 있으며, 예를 들어 상기 동작 모드는 메모리 셀에 데이터를 저장하는 프로그램 동작 모드, 메모리 셀에 저장된 데이터를 읽는 독출 동작 모드 및 메모리 셀에 저장된 데이터를 삭제하는 소거 동작 모드 등을 포함할 수 있다. 제1 구동 신호(DS1) 및 제2 구동 신호(DS2)는 상기와 같은 다양한 동작 모드에 따라 전압 레벨이 변경될 수 있다. 예를 들어, 프로그램 동작 모드에서 제2 구동 신호(DS2)는 제1 프로그램 전압 레벨을 가지고 제1 구동 신호(DS1)는 제2 프로그램 전압 레벨을 가지며, 소거 동작 모드에서 제1 구동 신호(DS1)는 제1 소거 전압 레벨을 가지고 제2 구동 신호(DS2)는 제2 소거 전압 레벨을 가질 수 있다.

복수의 워드 라인 구동부들(120a, 120b, ..., 120n)은 복수의 워드 라인들(WL1, WL2, ..., WLn) 각각과 연결되고, 동일한 타입의 트랜지스터들로 각각 구현된다. 예를 들어, 제1 워드 라인 구동부(120a)는 제1 워드 라인(WL1)과 연결되고, 제2 워드 라인 구동부(120b)는 제2 워드 라인(WL2)과 연결되며, 제n(n은 2 이상의 자연수) 워드 라인 구동부(120n)는 제n 워드 라인(WLn)과 연결될 수 있다. 일 실시예에서, 로우 디코더 회로(100)는 16개의 워드 라인 구동부들을 포함하여 구현될 수 있다. 상기 동일한 타입의 트랜지스터는 PMOS 트랜지스터일 수 있다.

복수의 워드 라인 구동부들(120a, 120b, ..., 120n)은 프로그램 동작 모드 및 소거 동작 모드에서 상응하는 워드 라인의 선택 여부에 따라 제1 구동 신호(DS1)보다 낮은 전압 레벨 또는 제2 구동 신호(DS2)와 동일한 전압 레벨을 가지는 구동 제어 신호들(DCS11, DCS12, DCS21, DCS22, ..., DCSn1, DCSn2)에 기초하여 제1 구동 신호(DS1) 및 제2 구동 신호(DS2) 중 하나를 워드 라인 구동 신호(WOUT1, WOUT2, ..., WOUTn)로 각각 출력한다.

예를 들어, 제1 워드 라인 구동부(120a)는 프로그램 동작 모드 및 소거 동작 모드에서 제1 구동 제어 신호(DCS11) 및 제2 구동 제어 신호(DCS12)에 기초하여 제1 및 제2 구동 신호들(DS1, DS2) 중 하나를 제1 워드 라인 구동 신호(WOUT1)로 출력한다. 제1 및 제2 구동 제어 신호들(DCS11, DCS12)은 제1 워드 라인(WL1)의 선택 여부, 즉 제1 워드 라인(WL1)과 연결된 메모리 셀들(미도시)에 대하여 프로그램 동작 또는 소거 동작을 수행하는지 여부에 따라 제1 구동 신호(DS1)보다 낮은 전압 레벨 또는 제2 구동 신호(DS2)와 동일한 전압 레벨을 가질 수 있다. 동작 모드 및 상응하는 워드 라인의 선택 여부에 따른 구동 신호들(DS1, DS2)과 구동 제어 신호들(DCS11, DCS12, DCS21, DCS22, ..., DCSn1, DCSn2)의 전압 레벨은 도 3 및 도 4의 표를 참조하여 상세하게 후술하도록 한다.

일 실시예에서, 복수의 워드 라인 전압들(VWL) 및 구동 제어 신호들(DCS11, DCS12, DCS21, DCS22, ..., DCSn1, DCSn2)은 비휘발성 메모리 장치에 포함된 전압 발생기(미도시)로부터 제공될 수 있다.

일 실시예에서, 제1 구동 제어 신호들(DCS11, DCS21, ..., DCSn1) 및 상응하는 제2 구동 제어 신호들(DCS12, DCS22, ..., DCSn2)은 각각 상보적인 전압 레벨을 가질 수 있다. 예를 들어, 제1 워드 라인 구동부(120a)에 인가되는 제1 구동 제어 신호(DCS11) 및 상응하는 제2 구동 제어 신호(DCS12)는 상보적인 전압 레벨을 가질 수 있다. 즉, 제1 구동 제어 신호(DCS11)는 제1 구동 신호(DS1)보다 낮은 전압 레벨 또는 제2 구동 신호(DS2)와 동일한 전압 레벨 중 하나의 전압 레벨을 가지고, 제2 구동 제어 신호(DCS12)는 제1 구동 신호(DS1)보다 낮은 전압 레벨 또는 제2 구동 신호(DS2)와 동일한 전압 레벨 중 다른 하나의 전압 레벨을 가질 수 있다.

일 실시예에서, 복수의 워드 라인 구동부들(120a, 120b, ..., 120n)은 PMOS 트랜지스터들만으로 각각 구현될 수 있으며, 제1 PMOS 트랜지스터들(MP11, MP21, ..., MPn1) 중 하나 및 제2 PMOS 트랜지스터들(MP12, MP22, ..., MPn2) 중 하나를 각각 포함할 수 있다. 제1 PMOS 트랜지스터들(MP11, MP21, ..., MPn1)은 상응하는 워드 라인과 연결되는 제1 단자, 상응하는 제1 구동 제어 신호가 인가되는 게이트 및 제1 구동 신호(DS1)가 인가되는 제2 단자를 각각 포함할 수 있다. 제2 PMOS 트랜지스터들(MP12, MP22, ..., MPn2)은 제2 구동 신호(DS2)가 인가되는 제1 단자, 상응하는 제2 구동 제어 신호가 인가되는 게이트 및 상응하는 제1 PMOS 트랜지스터의 제1 단자와 연결되는 제2 단자를 각각 포함할 수 있다.

예를 들어, 제1 워드 라인 구동부(120a)는 제1 및 제2 PMOS 트랜지스터들(MP11, MP12)을 포함하여 구현될 수 있다. 제1 PMOS 트랜지스터(MP11)는 제1 워드 라인(WL1)과 연결되는 제1 단자, 제1 구동 제어 신호(DCS11)가 인가되는 게이트 및 제1 구동 신호(DS1)가 인가되는 제1 단자를 포함할 수 있다. 제2 PMOS 트랜지스터(MP12)는 제2 구동 신호(DS2)가 인가되는 제1 단자, 제2 구동 제어 신호(DCS12)가 인가되는 게이트 및 상기 제1 PMOS 트랜지스터(MP11)의 제1 단자와 연결된 제2 단자를 포함할 수 있다. 제2 내지 제n 워드 라인 구동부들(120b, ..., 120n)은 입력되는 구동 제어 신호들 및 연결되는 워드 라인들이 상이한 것을 제외하면 제1 워드 라인 구동부(120a)와 실질적으로 동일한 구성을 가지고 실질적으로 동일한 동작을 수행할 수 있다.

도 1에서는 복수의 워드 라인 구동부들(120a, 120b, ..., 120n)이 PMOS 트랜지스터들만으로 구현되는 것을 도시하였으나, 실시예에 따라서 복수의 워드 라인 구동부들은 NMOS 트랜지스터들만으로 구현될 수도 있다.

일반적으로, 로우 디코더 회로는 프로그램 동작 모드에서 메모리 셀에 데이터를 프로그램하기 위하여 데이터를 저장하고자 하는 메모리 셀과 연결된 워드 라인을 선택하고 상기 선택된 워드 라인에 제1 프로그램 전압(예를 들어, 양의 고전압)을 인가하며, 선택되지 않은 워드 라인들에는 제2 프로그램 전압(예를 들어, 0V)을 인가한다. 또한, 로우 디코더 회로는 소거 동작 모드에서 메모리 셀에 저장된 데이터를 삭제하기 위하여 선택된 워드 라인에 제1 소거 전압(예를 들어, 음의 고전압)을 인가하고 선택되지 않은 워드 라인들에 제2 소거 전압(예를 들어, 양의 고전압)을 인가한다.

종래의 로우 디코더 회로는 상기 제1 프로그램 전압을 인가하기 위한 제1 PMOS 트랜지스터, 상기 제2 프로그램 전압을 인가하기 위한 제1 NMOS 트랜지스터, 상기 제1 소거 전압을 인가하기 위한 제2 NMOS 트랜지스터 및 상기 제2 소거 전압을 인가하기 위한 제2 PMOS 트랜지스터를 각각 구비하는 복수의 워드 라인 구동부들을 포함하였다. 즉, 종래의 로우 디코더 회로에 포함된 복수의 워드 라인 구동부들은 파워 코딩(power coding) 구조로 인하여 서로 다른 타입의 트랜지스터들인 PMOS 트랜지스터와 NMOS 트랜지스터들을 각각 2개씩 포함하여 구현되었으며, 상대적으로 복잡한 구조로 인하여 반도체 메모리 장치에서 로우 디코더 회로가 차지하는 면적이 증가하고 전력 소모가 증가하는 문제가 있었다.

본 발명의 일 실시예에 따른 로우 디코더 회로(100)는 동일한 타입의 트랜지스터들을 구비하는 복수의 워드 라인 구동부들(120a, 120b, ..., 120n)을 포함하여 구현됨으로써, 상대적으로 구조가 간단하고 전력 소모를 감소시킬 수 있다. 즉, 본 발명의 일 실시예에 따른 로우 디코더 회로(100)에 포함된 워드 라인 구동부들(120a, 120b, ..., 120n)은 2개의 PMOS 트랜지스터들을 각각 포함하며, 프로그램 동작 모드 및 소거 동작 모드에서 상응하는 워드 라인의 선택 여부에 따라 제1 구동 신호(DS1)보다 낮은 전압 레벨 또는 제2 구동 신호(DS2)와 동일한 전압 레벨을 가지는 구동 제어 신호들(DCS11, DCS12, DCS21, DCS22, ..., DCSn1, DCSn2)을 이용함으로써, 종래의 로우 디코더 회로에 비하여 상대적으로 구조가 간단하고 전력 소모를 감소시킬 수 있다. 또한 본 발명의 일 실시예에 따른 로우 디코더 회로(100)는 동작 모드에 따라 제1 및 제2 프로그램 전압 또는 제1 및 제2 소거 전압을 상기 상응하는 워드 라인에 안정적으로 제공할 수 있다.

도 2는 도 1의 디코딩부의 일 예를 나타내는 회로도이다.

도 2를 참조하면, 디코딩부(110a)는 제1 NMOS 트랜지스터(111), 제2 NMOS 트랜지스터(112) 및 래치부(113)를 포함할 수 있다.

제1 NMOS 트랜지스터(111)는 제2 구동 신호(DS2)가 출력되는 제1 노드(N1)와 연결된 제1 단자, 선택 신호(SEL)가 인가되는 게이트 및 접지 전압과 연결된 제2 단자를 포함할 수 있다. 제2 NMOS 트랜지스터(112)는 제1 구동 신호(DS1)가 출력되는 제2 노드(N2)와 연결된 제1 단자, 선택 신호(SEL)의 반전 신호(/SEL)가 인가되는 게이트 및 상기 접지 전압과 연결된 제2 단자를 포함할 수 있다.

일 실시예에서, 선택 신호(SEL)는 도 1의 로우 디코더 회로(100)가 프로그램 동작 모드, 독출 동작 모드 및 소거 동작 모드로 동작하는 경우에 활성화될 수 있다. 다른 실시예에서, 도 5를 참조하여 후술하는 바와 같이, 도 1의 로우 디코더 회로(100)는 도 5의 로우 디코더 회로(200)에 포함된 로컬 디코더들 중 하나와 실질적으로 동일한 구조를 가질 수 있으며, 이 경우 선택 신호(SEL)는 상기 로컬 디코더에 상응하는 글로벌 워드 라인이 선택된 경우에 활성화될 수 있다.

래치부(113)는 제1 워드 라인 전압(VWL1) 및 제2 워드 라인 전압(VWL2) 사이에 접속되고, 제1 노드(N1) 및 제2 노드(N2)에 연결될 수 있다. 래치부(113)는 제3 PMOS 트랜지스터(114), 제3 NMOS 트랜지스터(115), 제4 PMOS 트랜지스터(116) 및 제4 NMOS 트랜지스터(117)를 포함하여 구현될 수 있다. 제3 PMOS 트랜지스터(114) 및 제3 NMOS 트랜지스터(115)는 하나의 인버터를 형성하며, 제4 PMOS 트랜지스터(116) 및 제4 NMOS 트랜지스터(117)는 또 하나의 인버터를 형성할 수 있다. 즉, 래치부(113)는 두 개의 인버터들로 구현될 수 있다.

제3 PMOS 트랜지스터(114)는 제1 워드 라인 전압(VWL1)과 제1 노드(N1) 사이에 연결될 수 있다. 제3 NMOS 트랜지스터(115)는 제1 노드(N1)와 제2 워드 라인 전압(VWL2) 사이에 연결될 수 있다. 제3 PMOS 트랜지스터(114) 및 제3 NMOS 트랜지스터(115)의 게이트들은 제2 노드(N2)에 연결될 수 있다. 제4 PMOS 트랜지스터(116)는 제1 워드 라인 전압(VWL1)과 제2 노드(N2) 사이에 연결될 수 있다. 제4 NMOS 트랜지스터(117)는 제2 노드(N2)와 제2 워드 라인 전압(VWL2) 사이에 연결될 수 있다. 제4 PMOS 트랜지스터(116) 및 제4 NMOS 트랜지스터(117)의 게이트들은 제1 노드(N1)에 연결될 수 있다.

디코딩부(110a)는 제1 워드 라인 전압(VWL1) 및 제2 워드 라인 전압(VWL2)을 제2 구동 신호(DS2) 및 제1 구동 신호(DS1)로 각각 출력할 수 있으며, 제1 및 제2 구동 신호들(DS1, DS2)은 선택 신호(SEL) 및 동작 모드에 따라 상이한 전압 레벨을 가질 수 있다. 일 실시예에서, 선택 신호(SEL)가 활성화된 경우에, 프로그램 동작 모드에서 제2 구동 신호(DS2)는 제1 프로그램 전압 레벨을 가지고 제1 구동 신호(DS1)는 제2 프로그램 전압 레벨을 가질 수 있다. 선택 신호(SEL)가 활성화된 경우에, 소거 동작 모드에서 제1 구동 신호(DS1)는 제1 소거 전압 레벨을 가지고 제2 구동 신호(DS2)는 제2 소거 전압 레벨을 가질 수 있다. 다른 실시예에서, 선택 신호(SEL)가 비활성화된 경우에, 프로그램 동작 모드에서 제1 및 제2 구동 신호들(DS1, DS2)은 상기 제2 프로그램 전압 레벨을 가지고, 소거 동작 모드에서 제1 및 제2 구동 신호들(DS1, DS2)은 상기 제2 소거 전압 레벨을 가질 수 있다.

도 3은 프로그램 동작 모드에서 도 1의 로우 디코더 회로의 동작의 일 예를 나타내는 표이다. 특히 도 3은 프로그램 동작 모드에서 도 1의 로우 디코더 회로(100)의 제1 워드 라인(WL1)의 선택 여부에 따른 제1 워드 라인 구동부(120a)의 입출력 신호들의 전압 레벨의 일 예를 나타낸다.

이하 도 1 내지 도 3을 참조하여 프로그램 동작 모드에서 로우 디코더 회로(100)의 동작을 설명하도록 한다.

로우 디코더 회로(100)는 프로그램 동작 모드로 동작하며, 따라서 도 2를 참조하여 상술된 것처럼, 선택 신호(SEL)는 활성화되고, 제2 구동 신호(DS2)는 제1 프로그램 전압 레벨을 가지며 제1 구동 신호(DS1)는 제2 프로그램 전압 레벨을 가질 수 있다. 예를 들어, 상기 제1 프로그램 전압 레벨은 10V이며, 상기 제2 프로그램 전압 레벨은 0V일 수 있다.

제1 워드 라인(WL1)이 선택된 경우에, 즉 제1 워드 라인(WL1)과 연결된 메모리 셀에 데이터를 프로그램하는 경우에 제1 구동 제어 신호(DCS11)는 제2 구동 신호(DS2)의 전압 레벨과 동일한 전압 레벨, 즉 상기 제1 프로그램 전압 레벨(10V)을 가지며, 제2 구동 제어 신호(DCS12)는 제1 구동 신호(DS1)의 전압 레벨보다 낮은 프로그램 제어 전압 레벨을 가질 수 있다. 예를 들어, 상기 프로그램 제어 전압 레벨은 -2.5V일 수 있다. 따라서 제1 PMOS 트랜지스터(MP11)는 턴오프되고 제2 PMOS 트랜지스터(MP12)는 턴온되며, 제1 워드 라인 구동부(120a)는 제2 PMOS 트랜지스터(MP12)를 통하여 제2 구동 신호(DS2)를 제1 워드 라인 구동 신호(WOUT1)로 출력한다. 즉, 제1 워드 라인 구동 신호(WOUT1)는 제2 구동 신호(DS2)의 전압 레벨과 동일한 상기 제1 프로그램 전압 레벨(10V)을 가진다.

한편, 제1 워드 라인(WL1)이 선택된 경우에, 제2 내지 제n 워드 라인 구동부들(120b, ..., 120n)에 인가되는 제1 구동 제어 신호들(DCS21, ..., DCSn1)은 상기 프로그램 제어 전압 레벨(-2.5V)을 가지고, 제2 구동 제어 신호들(DCS22, ..., DCSn2)은 상기 제1 프로그램 전압 레벨(10V)을 가지며, 제2 내지 제n 워드 라인 구동부들(120b, ..., 120n)은 제1 구동 신호(DS1)를 워드 라인 구동 신호들(WOUT2, ..., WOUTn)로 각각 출력한다.

제1 워드 라인(WL1)이 비선택된 경우에, 즉 제1 워드 라인(WL1)과 연결된 메모리 셀에 데이터를 프로그램하지 않는 경우에 제1 구동 제어 신호(DCS11)는 상기 프로그램 제어 전압 레벨(-2.5V)을 가지며, 제2 구동 제어 신호(DCS12)는 상기 제1 프로그램 전압 레벨(10V)을 가질 수 있다. 따라서 제1 PMOS 트랜지스터(MP11)는 턴온되고 제2 PMOS 트랜지스터(MP12)는 턴오프되며, 제1 워드 라인 구동부(120a)는 제1 PMOS 트랜지스터(MP11)를 통하여 제1 구동 신호(DS1)를 제1 워드 라인 구동 신호(WOUT1)로 출력한다. 즉, 제1 워드 라인 구동 신호(WOUT1)는 제1 구동 신호(DS1)의 전압 레벨과 동일한 상기 제2 프로그램 전압 레벨(0V)을 가진다.

한편, 제1 워드 라인(WL1)이 비선택된 경우에, 예를 들어 제2 워드 라인(WL2)이 선택되면 제2 워드 라인 구동부(120b)에 인가되는 제1 구동 제어 신호(DCS21)는 상기 제1 프로그램 전압 레벨(10V)을 가지고, 제2 구동 제어 신호(DCS22)는 상기 프로그램 제어 전압 레벨(-2.5V)을 가지며, 제2 워드 라인 구동부(120b)는 제2 구동 신호(DS2)를 제2 워드 라인 구동 신호(WOUT2)로 출력한다. 나머지 비선택된 워드 라인들과 연결된 워드 라인 구동부들은 제1 워드 라인 구동부(120a)와 실질적으로 동일한 동작을 수행한다.

도 3에서는 상기 제1 프로그램 전압 레벨이 10V이고 상기 제2 프로그램 전압 레벨이 0V이며 상기 프로그램 제어 전압 레벨이 -2.5V인 경우를 도시하였지만, 실시예에 따라서 상기 전압 레벨들은 임의의 값을 가질 수 있다. 예를 들어, 상기 제1 프로그램 전압 레벨은 임의의 양의 고전압 레벨일 수 있고, 상기 제2 프로그램 전압 레벨은 상기 제1 프로그램 전압 레벨보다 낮은 임의의 양의 전압 레벨 또는 음의 전압 레벨일 수 있으며, 상기 프로그램 제어 전압 레벨은 상기 제2 프로그램 전압 레벨보다 낮은 임의의 전압 레벨일 수 있다.

본 발명의 일 실시예에 따른 로우 디코더 회로(100)는, PMOS 트랜지스터만으로 구현된 워드 라인 구동부들(120a, 120b, ..., 120n)을 포함하며, 워드 라인 구동부들(120a, 120b, ..., 120n)은 프로그램 동작 모드에서 상응하는 워드 라인이 비선택된 경우에 상기 제2 프로그램 전압 레벨보다 낮은 프로그램 제어 전압 레벨을 가지는 상응하는 제1 구동 제어 신호에 기초하여 상기 제2 프로그램 전압 레벨을 가지는 제1 구동 신호(DS1)를 상응하는 워드 라인 구동 신호로 각각 출력하기 때문에, 비선택된 워드 라인들이 플로팅(floating) 상태를 가지지 않고 상기 제2 프로그램 전압 레벨을 가지는 워드 라인 구동 신호들을 안정적으로 제공받을 수 있다.

도 4는 소거 동작 모드에서 도 1의 로우 디코더 회로의 동작의 일 예를 나타내는 표이다. 특히 도 4는 소거 동작 모드에서 도 1의 로우 디코더 회로(100)의 제1 워드 라인(WL1)의 선택 여부에 따른 제1 워드 라인 구동부(120a)의 입출력 신호들의 전압 레벨의 일 예를 나타낸다.

이하 도 1, 도 2 및 도 4를 참조하여 소거 동작 모드에서 로우 디코더 회로(100)의 동작을 설명하도록 한다.

로우 디코더 회로(100)는 소거 동작 모드로 동작하며, 따라서 도 2를 참조하여 상술된 것처럼, 선택 신호(SEL)는 활성화되고, 제1 구동 신호(DS1)는 제1 소거 전압 레벨을 가지며 제2 구동 신호(DS2)는 제2 소거 전압 레벨을 가질 수 있다. 예를 들어, 상기 제1 소거 전압 레벨은 -6V이며, 상기 제2 소거 전압 레벨은 6V일 수 있다.

제1 워드 라인(WL1)이 선택된 경우에, 즉 제1 워드 라인(WL1)과 연결된 메모리 셀에 저장된 데이터를 삭제하는 경우에 제1 구동 제어 신호(DCS11)는 제1 구동 신호(DS1)의 전압 레벨보다 낮은 소거 제어 전압 레벨을 가지며, 제2 구동 제어 신호(DCS12)는 제2 구동 신호(DS2)의 전압 레벨과 동일한 전압 레벨, 즉 상기 제2 소거 전압 레벨(6V)을 가질 수 있다. 예를 들어, 상기 소거 제어 전압 레벨은 -8.5V일 수 있다. 따라서 제1 PMOS 트랜지스터(MP11)는 턴온되고 제2 PMOS 트랜지스터(MP12)는 턴오프되며, 제1 워드 라인 구동부(120a)는 제1 PMOS 트랜지스터(MP11)를 통하여 제1 구동 신호(DS1)를 제1 워드 라인 구동 신호(WOUT1)로 출력한다. 즉, 제1 워드 라인 구동 신호(WOUT1)는 제1 구동 신호(DS1)의 전압 레벨과 동일한 상기 제1 소거 전압 레벨(-6V)을 가진다.

한편, 제1 워드 라인(WL1)이 선택된 경우에, 제2 내지 제n 워드 라인 구동부들(120b, ..., 120n)에 인가되는 제1 구동 제어 신호들(DCS21, ..., DCSn1)은 상기 제2 소거 전압 레벨(6V)을 가지고, 제2 구동 제어 신호들(DCS22, ..., DCSn2)은 상기 소거 제어 전압 레벨(-8.5V)을 가지며, 제2 내지 제n 워드 라인 구동부들(120b, ..., 120n)은 제2 구동 신호(DS2)를 워드 라인 구동 신호들(WOUT2, ..., WOUTn)로 각각 출력한다.

제1 워드 라인(WL1)이 비선택된 경우에, 즉 제1 워드 라인(WL1)과 연결된 메모리 셀에 저장된 데이터를 삭제하지 않는 경우에 제1 구동 제어 신호(DCS11)는 상기 제2 소거 전압 레벨(6V)을 가지며, 제2 구동 제어 신호(DCS12)는 상기 소거 제어 전압 레벨(-8.5V)을 가질 수 있다. 따라서 제1 PMOS 트랜지스터(MP11)는 턴오프되고 제2 PMOS 트랜지스터(MP12)는 턴온되며, 제1 워드 라인 구동부(120a)는 제2 PMOS 트랜지스터(MP12)를 통하여 제2 구동 신호(DS2)를 제1 워드 라인 구동 신호(WOUT1)로 출력한다. 즉, 제1 워드 라인 구동 신호(WOUT1)는 제2 구동 신호(DS2)의 전압 레벨과 동일한 상기 제2 소거 전압 레벨(6V)을 가진다.

한편, 제1 워드 라인(WL1)이 비선택된 경우에, 예를 들어 제2 워드 라인(WL2)이 선택되면 제2 워드 라인 구동부(120b)에 인가되는 제1 구동 제어 신호(DCS21)는 상기 소거 제어 전압 레벨(-8.5V)을 가지고, 제2 구동 제어 신호(DCS22)는 상기 제2 소거 전압 레벨(6V)을 가지며, 제2 워드 라인 구동부(120b)는 제1 구동 신호(DS1)를 제2 워드 라인 구동 신호(WOUT2)로 출력한다. 나머지 비선택된 워드 라인들과 연결된 워드 라인 구동부들은 제1 워드 라인 구동부(120a)와 실질적으로 동일한 동작을 수행한다.

도 4에서는 상기 제1 소거 전압 레벨이 -6V이고 상기 제2 소거 전압 레벨이 6V이며 상기 소거 제어 전압 레벨이 -8.5V인 경우를 도시하였지만, 실시예에 따라서 상기 전압 레벨들은 임의의 값을 가질 수 있다. 예를 들어, 상기 제1 소거 전압 레벨은 임의의 음의 고전압일 수 있고, 상기 제2 소거 전압 레벨은 임의의 양의 고전압일 수 있다. 다른 예에서, 상기 제1 소거 전압 레벨은 임의의 양의 고전압일 수 있고, 상기 제2 소거 전압 레벨은 상기 제1 소거 전압 레벨보다 높은 임의의 양의 고전압일 수 있다. 상기 소거 제어 전압 레벨은 상기 제1 소거 전압 레벨보다 낮은 임의의 전압 레벨일 수 있다.

본 발명의 일 실시예에 따른 로우 디코더 회로(100)는, 소거 동작 모드에서 상응하는 워드 라인이 선택된 경우에 상기 제1 소거 전압 레벨보다 낮은 소거 제어 전압 레벨을 가지는 상응하는 제1 구동 제어 신호에 기초하여 상기 제1 소거 전압 레벨을 가지는 제2 구동 신호(DS2)를 상응하는 워드 라인 구동 신호로 각각 출력하는 워드 라인 구동부들(120a, 120b, ..., 120n)을 포함하기 때문에, 선택된 워드 라인들이 플로팅(floating) 상태를 가지지 않고 상기 제1 소거 전압 레벨을 가지는 워드 라인 구동 신호들을 안정적으로 제공받을 수 있다.

도 5는 본 발명의 다른 실시예에 따른 로우 디코더 회로를 나타내는 블록도이다.

도 5를 참조하면, 로우 디코더 회로(200)는 글로벌 디코더(210) 및 복수의 로컬 디코더들(220a, 220b, ..., 220m)을 포함한다. 로우 디코더 회로(200)는 글로벌 디코더(210) 및 복수의 로컬 디코더들(220a, 220b, ..., 220m)이 계층적인 구조(hierarchical structure)를 가질 수 있다.

글로벌 디코더(210)는 어드레스 신호(ADDR)에 기초하여 복수의 글로벌 워드 라인들(GWL) 중 하나를 선택하고 복수의 선택 신호들(SEL1, SEL2, ..., SELm)을 생성한다. 글로벌 디코더(210)는 복수의 선택 신호들(SEL1, SEL2, ..., SELm) 중 선택된 글로벌 워드 라인에 상응하는 선택 신호를 활성화시킬 수 있다. 예를 들어, 글로벌 디코더(210)는 어드레스 신호(ADDR)에 기초하여 복수의 글로벌 워드 라인들(GWL) 중 제1 글로벌 워드 라인을 선택하고 제1 선택 신호(SEL1)를 활성화시킬 수 있다. 다른 예에서, 글로벌 디코더(210)는 어드레스 신호(ADDR)에 기초하여 복수의 글로벌 워드 라인들(GWL) 중 제m(m은 2 이상의 자연수) 글로벌 워드 라인을 선택하고 제m 선택 신호(SELm)를 활성화시킬 수 있다. 글로벌 디코더(210)는 어드레스 신호(ADDR)에 대하여 논리 연산을 수행하는 적어도 하나의 논리 소자를 포함하여 구현될 수 있다.

복수의 로컬 디코더들(220a, 220b, ..., 220m)은 복수의 글로벌 워드 라인들(GWL) 각각과 연결되고, 복수의 선택 신호들(SEL1, SEL2, ..., SELm) 중 상응하는 선택 신호, 복수의 워드 라인 전압들(VWL) 및 복수의 구동 제어 신호들(DCS)에 기초하여 복수의 로컬 워드 라인들(LWL1, LWL2, ..., LWLm) 중 상응하는 로컬 워드 라인들에 워드 라인 구동 신호(WOUT11, WOUT12, ..., WOUT1n, WOUT21, WOUT22, ..., WOUT2n, WOUTm1, WOUTm2, ..., WOUTmn)를 각각 제공한다. 예를 들어 제1 로컬 디코더(220a)는 상기 제1 글로벌 워드 라인과 연결되며, 제1 선택 신호(SEL1), 복수의 워드 라인 전압들(VWL) 및 복수의 구동 제어 신호들(DCS)에 기초하여 제1 로컬 워드 라인들(LWL1)에 워드 라인 구동 신호들(WOUT11, WOUT12, ..., WOUT1n)을 제공할 수 있다.

일 실시예에서, 복수의 로컬 디코더들(220a, 220b, ..., 220m) 각각은 도 1의 로우 디코더 회로(100)와 실질적으로 동일한 구성을 가질 수 있으며, 디코딩부 및 복수의 로컬 워드 라인 구동부들을 각각 포함할 수 있다. 예를 들어, 제1 로컬 디코더(220a)는 제1 디코딩부 및 복수의 제1 로컬 워드 라인 구동부들을 포함할 수 있다. 상기 제1 디코딩부는 상응하는 제1 선택 신호(SEL1) 및 복수의 워드 라인 전압들(VWL)에 기초하여 동작 모드에 따라 상이한 전압 레벨을 가지는 제1 구동 신호(DS1) 및 제2 구동 신호(DS2)를 제공할 수 있다. 상기 복수의 제1 로컬 워드 라인 구동부들은 제1 로컬 워드 라인들(LWL1) 각각과 연결되고, 동일한 타입의 트랜지스터로 각각 구현되며, 프로그램 동작 모드 및 소거 동작 모드에서 상응하는 제1 로컬 워드 라인들(LWL1)의 선택 여부에 따라 제1 구동 신호(DS1)보다 낮은 전압 레벨 또는 제2 구동 신호(DS2)와 동일한 전압 레벨을 가지는 구동 제어 신호들(DCS)에 기초하여 제1 구동 신호(DS1) 및 제2 구동 신호(DS2) 중 하나를 워드 라인 구동 신호(WOUT11, WOUT12, ..., WOUT1n)로 각각 출력할 수 있다. 상기 제1 디코딩부 및 상기 복수의 제1 로컬 워드 라인 구동부들의 구체적인 구성 및 동작은 도 1을 참조하여 상술되었으므로 중복되는 설명은 생략하도록 한다.

일 실시예에서, 로컬 디코더들(220a, 220b, ..., 220m)에 각각 포함된 상기 디코딩부에서 생성되는 제1 및 제2 구동 신호들은 동작 모드 및 상응하는 글로벌 워드 라인의 선택 여부에 따라 상이한 전압 레벨을 가질 수 있다. 예를 들어, 프로그램 동작 모드에서 상기 제1 글로벌 워드 라인이 선택된 경우에, 상기 제1 디코딩부에서 생성되는 제2 구동 신호(DS2)는 제1 프로그램 전압 레벨을 가질 수 있다. 프로그램 동작 모드에서 상기 제1 글로벌 워드 라인이 비선택된 경우에, 상기 제1 디코딩부에서 생성되는 제2 구동 신호(DS2)는 제2 프로그램 전압 레벨을 가질 수 있다. 프로그램 동작 모드에서 상기 제1 디코딩부에서 생성되는 제1 구동 신호(DS1)는 상기 제1 글로벌 워드 라인의 선택 여부와 상관없이 상기 제2 프로그램 전압 레벨을 가질 수 있다.

다른 예에서, 소거 동작 모드에서 상기 제1 글로벌 워드 라인이 선택된 경우에, 상기 제1 디코딩부에서 생성되는 제1 구동 신호(DS1)는 제1 소거 전압 레벨을 가질 수 있다. 소거 동작 모드에서 상기 제1 글로벌 워드 라인이 비선택된 경우에, 상기 제1 디코딩부에서 생성되는 제1 구동 신호(DS1)는 제2 소거 전압 레벨을 가질 수 있다. 소거 동작 모드에서 상기 제1 디코딩부에서 생성되는 제2 구동 신호(DS2)는 상기 제1 글로벌 워드 라인의 선택 여부와 상관없이 상기 제2 소거 전압 레벨을 가질 수 있다.

본 발명의 다른 실시예에 따른 로우 디코더 회로(200)는 계층적인 워드 라인 구조로 구현되어 구동 시간 및 액세스 시간이 감소될 수 있다. 또한 로우 디코더 회로(200)에 포함된 복수의 로컬 디코더들(220a, 220b, ..., 220m)이 동일한 타입의 트랜지스터들을 구비하는 복수의 로컬 워드 라인 구동부들을 각각 포함하고, 프로그램 동작 모드 및 소거 동작 모드에서 상응하는 워드 라인의 선택 여부에 따라 제1 구동 신호(DS1)보다 낮은 전압 레벨 또는 제2 구동 신호(DS2)와 동일한 전압 레벨을 가지는 구동 제어 신호들(DCS)을 이용하여 구동됨으로써, 로우 디코더 회로(200)는 구조가 간단하고 전력 소모를 감소시킴과 동시에 워드 라인 구동 신호를 안정적으로 제공할 수 있다.

도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.

도 6을 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 로우 디코더 회로(330) 및 전압 발생기(340)를 포함한다. 비휘발성 메모리 장치(300)는 페이지 버퍼부(320) 및 제어 회로(350)를 더 포함할 수 있다.

메모리 셀 어레이(310)는 복수의 워드 라인들 및 복수의 비트 라인들에 연결된 복수의 메모리 셀들을 포함한다. 일 실시예에서, 상기 복수의 메모리 셀들은 각각 낸드(NAND) 또는 노어(NOR) 플래시 메모리 셀들일 수 있다. 상기 복수의 메모리 셀들이 낸드 플래시 메모리 셀들인 경우에는 비트 라인과 공통 소스 라인 사이에 셀 트랜지스터들이 직렬로 배치될 수 있고, 노어 플래시 메모리 셀들인 경우에는 비트 라인과 공통 소스 라인 사이에 셀 트랜지스터들이 병렬로 배치될 수 있다. 일 실시예에서, 상기 복수의 메모리 셀들은 공통 소스 라인에 각각 연결될 수 있다. 일 실시예에서, 상기 복수의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 메모리 셀(single level memory cell; SLC)들 또는 복수의 데이터 비트들을 저장하는 멀티 레벨 메모리 셀(multi level memory cell; MLC)들일 수 있다. 멀티 레벨 메모리 셀의 경우 프로그램 동작 모드에서의 프로그램 방식은 쉐도우 프로그램 방식, 리프로그램 방식 또는 온칩 버퍼드 프로그램 방식과 같은 다양한 프로그램 방식이 적용될 수 있다.

전압 발생기(340)는 비휘발성 메모리 장치(300)의 동작 모드에 기초하여 상기 복수의 워드 라인들에 인가되는 복수의 워드 라인 전압들(VWL) 및 구동 제어 신호들(DCS)을 생성한다. 전압 발생기(340)는 제어 회로(350)에서 제공되는 제어 신호들(CTL2)에 기초하여 워드 라인 전압들(VWL) 및 구동 제어 신호들(DCS)을 발생할 수 있다. 워드 라인 전압들(VWL)은 제1 및 제2 프로그램 전압, 제1 및 제2 소거 전압들을 포함할 수 있으며, 패스 전압, 검증 전압, 독출 전압 등을 더 포함할 수 있다.

로우 디코더 회로(330)는 로우 어드레스(row address)에 응답하여 하나의 워드 라인을 선택하는 방식으로 선택 워드 라인에 연결된 복수의 메모리 셀들을 선택한다. 로우 디코더 회로(330)는 복수의 워드 라인 전압들(VWL) 및 구동 제어 신호들(DCS)에 기초하여 상기 복수의 워드 라인들에 워드 라인 구동 신호를 제공한다. 예를 들어, 로우 디코더 회로(330)는 프로그램 동작 모드에서 선택된 워드 라인에 제1 프로그램 전압 레벨을 가지는 워드 라인 구동 신호를 제공하며, 소거 동작 모드에서 선택된 워드 라인에 제1 소거 전압 레벨을 가지는 워드 라인 구동 신호를 제공한다.

일 실시예에서, 로우 디코더 회로(330)는 도 1의 로우 디코더 회로(100)일 수 있다. 즉, 로우 디코더 회로(330)는 디코딩부 및 복수의 워드 라인 구동부들을 포함할 수 있다. 상기 디코딩부는 선택 신호 및 복수의 워드 라인 전압들(VWL)에 기초하여 동작 모드에 따라 상이한 전압 레벨을 가지는 제1 구동 신호(DS1) 및 제2 구동 신호(DS2)를 제공할 수 있다. 상기 복수의 워드 라인 구동부들은 상기 복수의 워드 라인들 각각과 연결되고, 동일한 타입의 트랜지스터들로 각각 구현되며, 프로그램 동작 모드 및 소거 동작 모드에서 상응하는 워드 라인의 선택 여부에 따라 제1 구동 신호(DS1)보다 낮은 전압 레벨 또는 제2 구동 신호(DS2)와 동일한 전압 레벨을 가지는 구동 제어 신호들(DCS)에 기초하여 제1 구동 신호(DS1) 및 제2 구동 신호(DS2) 중 하나를 상기 워드 라인 구동 신호로 각각 출력할 수 있다.

다른 실시예에서, 로우 디코더 회로(330)는 도 5의 로우 디코더 회로(200)일 수 있다. 즉, 로우 디코더 회로(330)는 글로벌 디코더 및 복수의 로컬 디코더들을 포함할 수 있다. 상기 글로벌 디코더는 어드레스 신호에 기초하여 복수의 글로벌 워드 라인들 중 하나를 선택하고 복수의 선택 신호들을 생성할 수 있다. 상기 복수의 로컬 디코더들은 상기 복수의 글로벌 워드 라인들 각각과 연결되고, 상기 복수의 선택 신호들 중 상응하는 선택 신호, 복수의 워드 라인 전압들(VWL) 및 복수의 구동 제어 신호들(DCS)에 기초하여 복수의 로컬 워드 라인들 중 상응하는 로컬 워드 라인들에 워드 라인 구동 신호를 각각 제공할 수 있다.

페이지 버퍼부(320)는 상기 복수의 비트 라인들에 연결되고, 메모리 셀 어레이(310)에 프로그램 될 기입 데이터를 저장하거나 혹은 메모리 셀 어레이(310)로부터 감지된 독출 데이터를 저장할 수 있다. 페이지 버퍼부(320)는 상기 복수의 비트 라인들에 상응하는 복수의 페이지 버퍼(321)들을 포함할 수 있다. 페이지 버퍼(321)들은 복수의 데이터 래치들을 각각 포함할 수 있다. 페이지 버퍼부(320)는 비휘발성 메모리 장치(300)의 동작 모드에 기초하여 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 즉, 페이지 버퍼(321)들이 상기 기입 드라이버 또는 감지 증폭기로서 동작할 수 있으며, 비휘발성 메모리 장치(300)는 상기 복수의 비트 라인들마다 감지 증폭기가 각각 연결되는 구조를 가질 수 있다. 예를 들어, 페이지 버퍼부(320)는 비휘발성 메모리 장치(300)의 독출 동작 모드에서 감지 증폭기로서 동작할 수 있고, 비휘발성 메모리 장치(300)의 프로그램 동작 모드에서 기입 드라이버로서 동작할 수 있다. 한편, 실시예에 따라서, 페이지 버퍼부(320)는 상기 복수의 비트 라인들을 선택하기 위한 컬럼 디코더의 기능을 수행할 수 있고, 문턱 전압을 검증하기 위한 패스-패일 검출기의 기능을 수행할 수도 있다.

제어 회로(350)는 전압 발생기(340), 로우 디코더 회로(330) 및 페이지 버퍼부(320)의 동작을 제어한다. 제어 회로(350)는 제어 신호(CTL1)를 생성하여 페이지 버퍼부(320)의 동작을 제어하고, 제어 신호(CTL3)를 생성하여 로우 디코더(330)의 동작을 제어할 수 있다. 제어 회로(350)는 제어 신호(CTL2)를 생성하여 동작 모드 및 상응하는 워드 라인의 선택 여부에 따라 구동 제어 신호들(DCS) 및 워드 라인 전압들(VWL)이 상이한 전압 레벨을 가지도록 전압 발생기(340)의 동작을 제어할 수 있다.

도 7은 도 6의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이다.

도 7을 참조하면, 메모리 셀 어레이(310a)는 스트링 선택 트랜지스터들(311), 접지 선택 트랜지스터들(312) 및 메모리 셀들(313)을 포함할 수 있다. 실시예에 따라서, 메모리 셀들(313)은 2차원 어레이(array) 구조로 배열될 수 있고, 3차원 수직 어레이 구조로 배열될 수도 있다.

스트링 선택 트랜지스터들(311)은 비트 라인들(BL(1), ..., BL(m))에 연결되고, 접지 선택 트랜지스터들(312)은 공통 소스 라인(CSL)에 연결될 수 있다. 스트링 선택 트랜지스터들(311)과 접지 선택 트랜지스터들(312) 사이에는 메모리 셀들(313)이 직렬로 연결될 수 있다. 동일한 행에 배열된 메모리 셀들(313)은 워드 라인들(WL(1), WL(2), WL(3), ..., WL(n-1), WL(n))에 각각 공통으로 연결될 수 있다. 예를 들어, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 16개, 32개 또는 64개의 복수의 워드 라인들이 배열될 수 있다. 스트링 선택 트랜지스터들(311)은 스트링 선택 라인(SSL)에 연결되어, 스트링 선택 라인(SSL)으로부터 인가되는 전압에 의하여 제어될 수 있고, 접지 선택 트랜지스터들(312)은 접지 선택 라인(GSL)에 연결되어, 접지 선택 라인(GSL)으로부터 인가되는 전압에 의하여 제어될 수 있다. 메모리 셀들(313)은 워드 라인들(WL(1), ..., WL(n))로부터 인가되는 워드 라인 구동 신호들의 전압 레벨에 따라 제어될 수 있다. 일 실시예에서, 메모리 셀들(313)이 멀티 레벨 메모리 셀들인 경우, 메모리 셀들(313)에는 복수의 비트가 저장될 수 있다.

한편, 페이지 버퍼부(320) 내의 페이지 버퍼(321)들은 각각 짝수 비트 라인과 홀수 비트 라인이 하나씩 연결될 수 있다. 이 경우, 짝수 비트 라인들은 짝수 페이지를 형성하고, 홀수 비트 라인들은 홀수 페이지를 형성하며, 메모리 셀들(313)에 대한 프로그램은 짝수 페이지와 홀수 페이지가 번갈아가며 순차적으로 수행될 수 있다.

도 8은 도 6의 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.

도 8을 참조하면, 메모리 시스템(500)은 비휘발성 메모리 장치(520) 및 메모리 컨트롤러(540)를 포함할 수 있다.

비휘발성 메모리 장치(520)는 도 6의 비휘발성 메모리 장치(300)일 수 있다. 비휘발성 메모리 장치(520)는 메모리 셀 어레이(521), 페이지 버퍼부(522), 로우 디코더 회로(523) 및 전압 발생기(524)를 포함할 수 있으며, 도 6에 도시된 것과 같은 제어 회로(미도시)를 더 포함할 수 있다. 실시예에 따라서, 비휘발성 메모리 장치(520)는 증가형 스텝 펄스 프로그램에서의 문턱 전압 상태를 검증하기 위한 패스-패일 검출기를 더 포함할 수 있다. 비휘발성 메모리 장치(520)는 낸드 플래시 메모리 장치 또는 노어 플래시 메모리 장치일 수 있지만 그에 한정되는 것은 아니다.

상술한 바와 같이, 로우 디코더 회로(523)는 도 1의 로우 디코더 회로(100)일 수 있다. 로우 디코더 회로(523)는 디코딩부 및 동일한 타입의 트랜지스터들을 구비하는 복수의 워드 라인 구동부들을 포함하여 구현될 수 있다. 즉, 상기 디코딩부는 선택 신호 및 전압 발생기(524)에서 발생되는 복수의 워드 라인 전압들(VWL)에 기초하여 동작 모드에 따라 상이한 전압 레벨을 가지는 제1 구동 신호 및 제2 구동 신호를 제공한다. 상기 워드 라인 구동부들은 2개의 PMOS 트랜지스터들을 각각 포함하여 구현될 수 있으며, 프로그램 동작 모드 및 소거 동작 모드에서 상응하는 워드 라인의 선택 여부에 따라 상기 제1 구동 신호보다 낮은 전압 레벨 또는 상기 제2 구동 신호와 동일한 전압 레벨을 가지는 구동 제어 신호들(DCS)에 기초하여 상기 제1 구동 신호 및 상기 제2 구동 신호 중 하나를 워드 라인 구동 신호로 각각 출력할 수 있다. 따라서 로우 디코더 회로(523)를 포함하는 비휘발성 메모리 장치(520)는 구조가 간단하고 전력 소모를 감소시킴과 동시에 동작 모드에 따라 제1 및 제2 프로그램 전압 또는 제1 및 제2 소거 전압을 상기 상응하는 워드 라인에 안정적으로 제공할 수 있다.

메모리 컨트롤러(540)는 중앙 처리부(541), 메모리부(542), 호스트 인터페이스(543) 및 메모리 인터페이스(544)를 포함할 수 있다. 메모리 컨트롤러(540)는 비휘발성 메모리 장치(520)를 제어할 수 있고, 외부의 호스트장치와 비휘발성 메모리 장치(520) 사이의 데이터 송수신을 수행할 수 있다.

중앙 처리부(541)는 데이터 송수신을 위하여 메모리부(542), 호스트 인터페이스(543) 및 메모리 인터페이스(544)를 제어할 수 있다. 메모리부(542)는 호스트 장치로부터 제공되는 데이터 또는 비휘발성 메모리 장치(520)로부터 제공되는 데이터를 일시적으로 저장할 수 있다. 실시예에 따라, 메모리부(542)는 디램(Dynamic Random Access Memory; DRAM), 에스램(Static Random Access Memory; SRAM), 피램(Phase Random Access Memory; PRAM), 에프램(Ferroelectric Random Access Memory; FRAM), 알램(Resistive Random Access Memory; RRAM) 및/또는 엠램(Magnetic Random Access Memory; MRAM)으로 구현될 수 있다. 호스트 인터페이스(543)는 호스트 장치와 연결되어 통신을 수행하고, 메모리 인터페이스(544)는 비휘발성 메모리 장치(520)와 연결되어 통신을 수행할 수 있다. 나아가, 중앙 처리부(541)는 메모리 인터페이스(544)를 통하여 비휘발성 메모리 장치(520)를 제어할 수도 있다.

실시예에 따라, 호스트 인터페이스(543)는 호스트 장치와 범용 직렬 버스(Universal Serial Bus; USB), 멀티미디어 카드(Multi-Media Card; MMC), 피씨아이(Peripheral Component Interconnect; PCI), 피씨아이-익스프레스(PCI-Express), 에이티에이(AT Attachment; ATA), 직렬-에이티에이(Serial-ATA; S-ATA), 병렬-에이티에이(Parallel-ATA; P-ATA), 스카시(Small Computer System Interface; SCSI), 이에스디아이(Enhanced Small Disk Interface; ESDI), 에스에이에스(Serial Attached SCSI; SAS) 및 아이디이(Integrated Drive Electronics; IDE) 등과 같은 표준 프로토콜을 이용하여 데이터 통신을 수행할 수 있다. 메모리 인터페이스(544)는 비휘발성 메모리 장치(520)와 낸드 인터페이스 프로토콜 등과 같은 표준 프로토콜을 이용하여 데이터 통신을 수행할 수 있다. 한편, 메모리 컨트롤러(540)는 비휘발성 메모리 장치들(520)에 빌트 인(built-in)되어 구현될 수 있으며, 메모리 컨트롤러(540)가 빌트 인되어 구현된 비휘발성 메모리 장치(520)를 소위 원낸드 메모리 장치(One-NAND memory device)라 명명할 수 있다.

메모리 시스템(500)은 메모리 카드(memory card), 솔리드 스테이트 드라이브(solid state drive) 등과 같은 형태로 구현될 수 있다. 메모리 시스템(500)은 다양한 형태들의 패키지를 이용하여 구현될 수 있는데, 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지를 이용하여 구현될 수 있다.

도 9는 도 8의 메모리 시스템을 관리하기 위한 장치 드라이버를 나타내는 블록도이다.

도 9를 참조하면, 도 8의 메모리 시스템(500)이 동작하는 소프트웨어 구조(400)는 어플리케이션(410), 파일 시스템(420), 플래시 변환 계층(430) 및 비휘발성 메모리 장치(440)를 포함할 수 있다. 도 9에서는 비휘발성 메모리 장치(440)가 도시되었지만, 본 발명은 비휘발성 메모리 장치(440)로 한정되지 않고, 페이지 단위로 메모리 셀들에 프로그램을 수행할 수 있는 다양한 반도체 메모리 장치에 적용될 수 있다.

메모리 시스템(500)이 동작하는 소프트웨어 구조(400)는 어플리케이션(410), 파일 시스템(420), 플래시 변환 계층(430) 및 비휘발성 메모리 장치(440) 순으로 이루어진 계층 구조(hierarchical structure)를 가질 수 있다. 구체적으로, 어플리케이션(410)이 각각의 동작에 요구되는 커맨드(CMD)를 파일 시스템(420)으로 출력하면, 파일 시스템(420)은 이러한 커맨드(CMD)에 기초하여 비휘발성 메모리 장치(440)의 각각의 메모리 셀들에 접근하기 위한 논리적 어드레스(LA)를 출력할 수 있다. 플래시 변환 계층(430)은 파일 시스템(420)으로부터 논리적 어드레스(LA)를 입력받고, 내부에 구비된 어드레스 맵핑 테이블(address mapping table)에 기초하여 논리적 어드레스(LA)를 물리적 어드레스(PA)로 변환하며, 물리적 어드레스(PA)를 비휘발성 메모리 장치(440)에 제공할 수 있다. 일 실시예에서, 어드레스 맵핑 테이블은 논리 블록 번호를 물리 블록 번호로 변환하기 위한 블록 맵핑 테이블 및/또는 논리 페이지 번호를 물리 페이지 번호로 변환하기 위한 페이지 맵핑 테이블을 포함할 수 있다. 비휘발성 메모리 장치(440)는 플래시 변환 계층(430)으로부터 제공되는 물리적 어드레스(PA)에 기초하여 각각의 메모리 셀들에 직접 접근할 수 있다. 플래시 변환 계층(430)의 어드레스 맵핑 방식은 맵핑 단위에 따라 다양하게 구분될 수 있다. 예를 들어, 플래시 변환 계층(430)의 어드레스 맵핑 방식은 페이지 단위로 어드레스 맵핑을 수행하는 페이지 맵핑 방식, 블록 단위로 어드레스 맵핑을 수행하는 블록 맵핑 방식 및 페이지 맵핑 방식과 블록 맵핑 방식을 혼용하는 혼합 맵핑 방식으로 구분될 수 있다.

도 10은 도 8의 메모리 시스템이 구현되는 일 예를 나타내는 블록도이다.

도 10을 참조하면, 메모리 시스템(600)은 호스트 장치(620), 메모리 컨트롤러(630) 및 적어도 하나의 비휘발성 메모리 장치들(640)을 포함할 수 있다.

메모리 시스템(600)에서 호스트 장치(620)와 적어도 하나의 비휘발성 메모리 장치들(640) 사이에 메모리 컨트롤러(630)가 위치한다. 일 실시예에서, 적어도 하나의 비휘발성 메모리 장치들(640)은 단일 채널 또는 멀티 채널을 구성할 수 있다. 메모리 컨트롤러(630)는 호스트 장치(620) 및 적어도 하나의 비휘발성 메모리 장치들(640)과 물리적으로 분리되어 구현되기 때문에, 메모리 컨트롤러(630)는 도 8에 도시된 중앙 처리부(541), 메모리부(542), 호스트 인터페이스(543) 및 메모리 인터페이스(544)를 포함할 수 있다.

일 실시예에서, 호스트 인터페이스(543)는 호스트 장치(620)와 범용 직렬 버스(USB), 멀티미디어 카드(MMC), 피씨아이(PCI), 피씨아이-익스프레스(PCI-Express), 에이티에이(ATA), 직렬-에이티에이(S-ATA), 병렬-에이티에이(P-ATA), 스카시(SCSI), 이에스디아이(ESDI), 에스에이에스(SAS) 및 아이디이(IDE) 등과 같은 표준 프로토콜을 이용하여 인터액션(interaction)을 수행할 수 있고, 메모리 인터페이스(544)는 적어도 하나의 비휘발성 메모리 장치들(640)과 낸드 인터페이스 프로토콜 등과 같은 표준 프로토콜을 이용하여 인터액션을 수행할 수 있다. 이러한 구현 형태는, 메모리 컨트롤러(630)가 호스트 인터페이스(543)를 이용하여 호스트 장치(620)에 의하여 이미 지원되는 표준 프로토콜을 사용하고, 메모리 인터페이스(544)를 이용하여 적어도 하나의 비휘발성 메모리 장치들(640)에 의하여 이미 지원되는 표준 프로토콜을 사용하기 때문에 범용적이라는 장점이 있다.

도 11은 도 8의 메모리 시스템이 구현되는 다른 예를 나타내는 블록도이다.

도 11을 참조하면, 메모리 시스템(700)은 메모리 컨트롤러(730)가 빌트 인되어 구현된 호스트 장치(720) 및 적어도 하나의 비휘발성 메모리 장치들(740)을 포함할 수 있다.

메모리 시스템(700)에서 메모리 컨트롤러(730)는 호스트 장치(720)에 위치한다. 일 실시예에서, 적어도 하나의 비휘발성 메모리 장치들(740)은 단일 채널 또는 멀티 채널을 구성할 수 있다. 메모리 컨트롤러(730)는 도 8에 도시된 중앙 처리부(541), 메모리부(542), 호스트 인터페이스(543) 및 메모리 인터페이스(544)를 포함할 수 있다. 실시예에 따라서, 메모리 컨트롤러(730)는 호스트 장치(720)에 빌트 인되어 구현되기 때문에, 도 8의 호스트 인터페이스(543)가 구비되지 않거나, 또는 독자적인 프로토콜을 이용하여 인터액션을 수행할 수 있다. 나아가, 메모리 컨트롤러(730)가 도 8의 중앙 처리부(541)를 구비하지 않는 경우, 호스트 장치(720)의 호스트 프로세서에 의하여 해당 기능이 수행될 수 있다.

일 실시예에서, 호스트 인터페이스(543) 또는 호스트 인터페이스(543)와 동일한 역할을 수행하는 호스트 장치(720)의 구성요소는 호스트 장치(720)의 내부에서 독자적인 프로토콜을 이용하여 인터액션을 수행할 수 있고, 메모리 인터페이스(544)는 적어도 하나의 비휘발성 메모리 장치들(740)과 낸드 인터페이스 프로토콜 등과 같은 표준 프로토콜을 이용하여 인터액션을 수행할 수 있다. 이러한 구현 형태는, 메모리 컨트롤러(730)가 호스트 장치(720)와의 관계에서 이미 지원되는 표준 프로토콜보다 메모리 시스템(700)에 적합한 독자적인 프로토콜을 사용할 수 있고, 호스트 장치(720) 내부에서 인터액션이 수행되기 때문에 고속 동작이 가능하다는 장점이 있다.

도 12는 도 8의 메모리 시스템이 구현되는 또 다른 예를 나타내는 블록도이다.

도 12를 참조하면, 메모리 시스템(800)은 호스트 장치(820) 및 메모리 컨트롤러(830)가 빌트 인되어 각각 구현된 적어도 하나의 비휘발성 메모리 장치들(840)을 포함할 수 있다.

메모리 시스템(800)에서 메모리 컨트롤러(830)는 적어도 하나의 비휘발성 메모리 장치들(840)에 각각 위치한다. 일 실시예에서, 적어도 하나의 비휘발성 메모리 장치들(840)은 단일 채널 또는 멀티 채널을 구성할 수 있다. 메모리 컨트롤러(830)는 도 8에 도시된 중앙 처리부(541), 메모리부(542), 호스트 인터페이스(543) 및 메모리 인터페이스(544)를 포함할 수 있다. 실시예에 따라서, 메모리 컨트롤러(830)는 적어도 하나의 비휘발성 메모리 장치들(840)에 각각 빌트 인되어 구현되기 때문에, 도 8의 메모리 인터페이스(544)가 구비되지 않거나, 또는 독자적인 프로토콜을 이용하여 인터액션을 수행할 수 있다. 나아가, 메모리 컨트롤러(830)의 중앙 처리부는 적어도 하나의 비휘발성 메모리 장치들(840)을 제어하는 기능까지 수행할 수 있다.

일 실시예에서, 호스트 인터페이스(543)는 호스트 장치(820)와 범용직렬버스(USB), 멀티미디어 카드(MMC), 피씨아이(PCI), 피씨아이-익스프레스(PCI-Express), 에이티에이(ATA), 직렬-에이티에이(S-ATA), 병렬-에이티에이(P-ATA), 스카시(SCSI), 이에스디아이(ESDI), 에스에이에스(SAS) 및 아이디이(IDE) 등과 같은 표준 프로토콜을 이용하여 인터액션을 수행할 수 있고, 메모리 인터페이스(544) 또는 메모리 인터페이스(544)와 동일한 역할을 수행하는 비휘발성 메모리 장치들(840)의 구성요소는 적어도 하나의 비휘발성 메모리 장치들(840)의 내부에서 각각 독자적인 프로토콜을 이용하여 인터액션을 수행할 수 있다. 이러한 구현 형태는, 메모리 컨트롤러(830)가 적어도 하나의 비휘발성 메모리 장치들(840)과의 관계에서 이미 지원되는 표준 프로토콜보다 메모리 시스템(800)에 적합한 독자적인 프로토콜을 사용할 수 있고, 적어도 하나의 비휘발성 메모리 장치들(840) 각각의 내부에서 인터액션이 수행되기 때문에 고속 동작이 가능하다는 장점이 있다.

도 13은 도 8의 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.

도 13을 참조하면, 컴퓨팅 시스템(900)은 프로세서(910), 메모리 장치(920), 사용자 인터페이스(930), 전원 공급 장치(940) 및 메모리 시스템(950)을 포함할 수 있다.

프로세서(910)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 일 실시예에서, 프로세서(910)는 마이크로프로세서(microprocessor) 또는 중앙 처리 장치(CPU)일 수 있는데, 어드레스 버스, 제어 버스 및/또는 데이터 버스를 통하여 다른 구성 요소들에 연결될 수 있다. 한편, 프로세서(910)는 PCI 버스와 같은 확장 버스에 연결될 수 있다. 따라서, 프로세서(910)는 키보드 또는 마우스와 같은 하나 이상의 입력 장치, 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함하는 사용자 인터페이스(930)를 제어할 수 있다.

메모리 장치(920)는 디램(DRAM), 에스램(SRAM), 또는 이피롬(Erasable Programmable Read-only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 및 플래시 메모리 장치를 포함하는 모든 형태의 비휘발성 메모리 장치일 수 있다.

사용자 인터페이스(930)는 사용자와 컴퓨팅 시스템(900)과의 인터페이싱을 수행할 수 있다. 전원 공급 장치(940)는 컴퓨팅 시스템(900)이 동작하기 위한 전원을 공급할 수 있다. 실시예에 따라, 컴퓨팅 시스템(900)은 응용 칩셋, 카메라 이미지 프로세서, 모바일 디램 등을 더 포함할 수 있다. 메모리 시스템(950)은 도 8의 메모리 시스템(500)일 수 있으며, 비휘발성 메모리 장치(520) 및 메모리 컨트롤러(540)를 포함할 수 있다. 비휘발성 메모리 장치(520)는 동일한 타입의 트랜지스터들을 구비하는 복수의 워드 라인 구동부들을 포함하는 로우 디코더 회로(523)를 구비함으로써, 구조가 간단하고 전력 소모를 감소시킴과 동시에 동작 모드에 따라 제1 및 제2 프로그램 전압 또는 제1 및 제2 소거 전압을 상기 상응하는 워드 라인에 안정적으로 제공할 수 있다.

본 발명은 반도체 메모리 장치를 이용하는 다양한 시스템에 적용될 수 있다. 따라서, 본 발명은 반도체 메모리 장치를 구비하는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 솔리드 스테이트 드라이브(SSD), 메모리 카드 등과 같은 전자 기기에 확대 적용될 수 있을 것이다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

1. 선택 신호 및 복수의 워드 라인 전압들에 기초하여 동작 모드에 따라 상이한 전압 레벨을 가지는 제1 구동 신호 및 제2 구동 신호를 제공하는 디코딩부; 및
   복수의 워드 라인들 각각과 연결되고, 동일한 타입의 트랜지스터로 각각 구현되며, 프로그램 동작 모드 및 소거 동작 모드에서 상응하는 워드 라인의 선택 여부에 따라 상기 제1 구동 신호보다 낮은 전압 레벨 또는 상기 제2 구동 신호와 동일한 전압 레벨을 가지는 구동 제어 신호들에 기초하여 상기 제1 구동 신호 및 상기 제2 구동 신호 중 하나를 워드 라인 구동 신호로 각각 출력하는 복수의 워드 라인 구동부들을 포함하는 로우 디코더 회로.
2. 제 1 항에 있어서, 상기 복수의 워드 라인 구동부들은,
   상기 상응하는 워드 라인과 연결되는 제1 단자, 제1 구동 제어 신호가 인가되는 게이트 및 상기 제1 구동 신호가 인가되는 제2 단자를 구비하는 제1 PMOS 트랜지스터; 및
   상기 제2 구동 신호가 인가되는 제1 단자, 제2 구동 제어 신호가 인가되는 게이트 및 상기 제1 PMOS 트랜지스터의 제1 단자와 연결되는 제2 단자를 구비하는 제2 PMOS 트랜지스터를 각각 포함하는 것을 특징으로 하는 로우 디코더 회로.
3. 제 1 항에 있어서, 상기 복수의 워드 라인 구동부들은,
   상기 프로그램 동작 모드에서 상기 상응하는 워드 라인이 비선택된 경우에 상기 제1 구동 신호의 전압 레벨보다 낮은 프로그램 제어 전압 레벨을 가지는 제1 구동 제어 신호에 기초하여 상기 제1 구동 신호를 상기 워드 라인 구동 신호로 각각 출력하는 것을 특징으로 하는 로우 디코더 회로.
4. 제 3 항에 있어서, 상기 복수의 워드 라인 구동부들은,
   상기 프로그램 동작 모드에서 상기 상응하는 워드 라인이 선택된 경우에 상기 프로그램 제어 전압 레벨을 가지는 제2 구동 제어 신호에 기초하여 상기 제2 구동 신호를 상기 워드 라인 구동 신호로 각각 출력하는 것을 특징으로 하는 로우 디코더 회로.
5. 제 4 항에 있어서,
   상기 제2 구동 신호는 상기 프로그램 동작 모드에서 제1 프로그램 전압 레벨을 가지며, 상기 제1 구동 신호는 상기 프로그램 동작 모드에서 제2 프로그램 전압 레벨을 가지는 것을 특징으로 하는 로우 디코더 회로.
6. 제 5 항에 있어서,
   상기 제1 구동 제어 신호는 상기 프로그램 동작 모드에서 상기 상응하는 워드 라인이 선택된 경우에 상기 제1 프로그램 전압 레벨을 가지며, 상기 제2 구동 제어 신호는 상기 프로그램 동작 모드에서 상기 상응하는 워드 라인이 비선택된 경우에 상기 제1 프로그램 전압 레벨을 가지는 것을 특징으로 하는 로우 디코더 회로.
7. 제 1 항에 있어서, 상기 복수의 워드 라인 구동부들은,
   소거 동작 모드에서 상기 상응하는 워드 라인이 선택된 경우에 상기 제1 구동 신호의 전압 레벨보다 낮은 소거 제어 전압 레벨을 가지는 제1 구동 제어 신호에 기초하여 상기 제1 구동 신호를 상기 워드 라인 구동 신호로 각각 출력하는 것을 특징으로 하는 로우 디코더 회로.
8. 제 7 항에 있어서, 상기 복수의 워드 라인 구동부들은,
   상기 소거 동작 모드에서 상기 상응하는 워드 라인이 비선택된 경우에 상기 소거 제어 전압 레벨을 가지는 제2 구동 제어 신호에 기초하여 상기 제2 구동 신호를 상기 워드 라인 구동 신호로 각각 출력하는 것을 특징으로 하는 로우 디코더 회로.
9. 제 8 항에 있어서,
   상기 제1 구동 신호는 상기 소거 동작 모드에서 제1 소거 전압 레벨을 가지며, 상기 제2 구동 신호는 상기 소거 동작 모드에서 제2 소거 전압 레벨을 가지는 것을 특징으로 하는 로우 디코더 회로.
10. 복수의 워드 라인들 및 복수의 비트 라인들에 연결된 복수의 메모리 셀들을 구비하는 메모리 셀 어레이;
    상기 복수의 워드 라인들에 인가되는 복수의 워드 라인 전압들 및 구동 제어 신호들을 생성하는 전압 발생기; 및
    상기 복수의 워드 라인 전압들 및 상기 구동 제어 신호들에 기초하여 상기 복수의 워드 라인들에 워드 라인 구동 신호를 제공하는 로우 디코더 회로를 포함하고,
    상기 로우 디코더 회로는,
    선택 신호 및 상기 복수의 워드 라인 전압들에 기초하여 동작 모드에 따라 상이한 전압 레벨을 가지는 제1 구동 신호 및 제2 구동 신호를 제공하는 디코딩부; 및
    상기 복수의 워드 라인들 각각과 연결되고, 동일한 타입의 트랜지스터로 각각 구현되며, 프로그램 동작 모드 및 소거 동작 모드에서 상응하는 워드 라인의 선택 여부에 따라 상기 제1 구동 신호보다 낮은 전압 레벨 또는 상기 제2 구동 신호와 동일한 전압 레벨을 가지는 구동 제어 신호들에 기초하여 상기 제1 구동 신호 및 상기 제2 구동 신호 중 하나를 상기 워드 라인 구동 신호로 각각 출력하는 복수의 워드 라인 구동부들을 포함하는 비휘발성 메모리 장치.

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