CN112992213B - 存储器的列译码器 - Google Patents

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Abstract

本申请提供一种存储器的列译码器，其主要结构在于，全局译码器与局部译码器受控于放电信号控制线以进行选址信号的输出或清除，通过三态开关、局部逻辑电路及位线/源极线控制电路的协同作业，调节所有位线与源极线的选址与写平行/反平行的电位操作，在简化组件架构的列译码器结构下，实现位线/源极线驱动电路对位线与源极线的选择与操作。此列译码器具有结构简单、制造成本低、可靠性高等优点。

Description

存储器的列译码器
技术领域
本发明涉及存储器技术领域，特别是关于存储器的列译码器。
背景技术
列译码器是将多位地址输入信号转换成多位位线输出信号，进而控制存储器阵列的位线和内部存储单元位线连接与否，为所有存储器不可或缺的一部分。就磁性随机存储器(MRAM)的非易失存储器而言，为了实现可靠的操作，在写操作时，由于磁性隧道结(MTJ)从高阻转换成低阻(或者从低阻转换成高阻)需要较大的驱动电流能力，所以针对写操作时字线一般进行超压处理，即此时所选中单元字线电位较高；而进行读操作时，只需要外部电路将所选中单元MTJ阻值读取出来，即避免重新写数据，又有利于降低功耗，因此针对读操作时字线电位相对于写操作时较低。所以，设计MRAM存储器列译码器电路需要做特殊处理。在一些情形中，存储单元的位线(Bit Line，BL)及源极线(Source Line，SL)在写操作和读操作采用不同电压，需要传输门来传递具有不同电位的信号。为了降低芯片制造成本，即减小芯片面积，可将MRAM单元配置成共享结构实现，即多个单元的SL共享。
然而，现行存储器结构中，BL到外围输出输入线号(IO)的传输路径均是由一个NMOS管构成，需要增加连接位线的NMOS管的高电位电压值。由于MRAM在写操作(“P”态)时，BL需要传递较高电压，此时施加在传输管的栅极电压高出其一个阈值电压，故需要额外电路提供此高电压，不利于缩小芯片尺寸。其次，现行译码电路应用于共享结构中存在相邻单元额外写操作问题，容易导致其相邻单元原有数据丢失，进而破坏了相邻单元原有数据。其三，现行译码电路应用时，行选中但列未选中的存储单元，其容易受到正偏置温度不稳定效应(Positive Bias Temperature Instabilities,PBTI)影响，导致NMOS管阈值电压升高，造成数据存储不稳定的情形产生，存储可靠性大为下降。在高温下影响更为恶劣，尤其是反复针对同一行进行写操作情形。
美国专利申请号U.S.2016/0012894，其揭露一种译码器。其中，Yr1～Yr4控制BL1～BL4到a1连接，同时控制BL5～BL8到a2连接；Rst1控制a1接地与否，Rst2控制a2接地与否，Yr5和Yr6控制DLr连接a1或者a2。此列译码器工作原理是：首先抬高Rst1和Rst2信号至高电位，将a1信号和a2信号接地，同时将DLr信号拉低。接着根据Yr1～Yr6信号来控制BLi到DLr的连通。若Yr2和Yr5接至高电位，Mra2和Mrc1的NMOS会导通，DLr连接至BL2，以此进行IO和位线的数据选择，进而实现列译码器功能。
发明内容
为了解决上述技术问题，本申请的目的在于，提供一种存储器的列译码器，其通过调整不同功能的译码器，在缩减组件架构的列译码器结构下，实现位线驱动电路对位线数据的选择和控制。此列译码器具有结构简单、制造成本低、可靠性高等优点。
本申请的目的及解决其技术问题是采用以下技术方案来实现的。
依据本申请提出的一种存储器的列译码器，适用于磁性随机存储器芯片架构，通过行译码器和列译码器的控制连接选中的字线及位线，所述列译码器包括：全局译码器，依据第一组列地址信号产生一个以上的全局译码信号；局部译码器，依据第二组列地址信号产生一个以上的局部译码信号；放电信号控制线，电性连接所述全局译码器与所述局部译码器的控制端，用以控制所述全局译码器与所述局部译码器进行输出选址信号或清除选址信号；三态开关选通电路，依据所述全局译码信号将外围的位线数据输入输出信号与源极数据输入输出信号转换为对应的暂态位线信号与暂态源极线信号；局部逻辑电路，转换所述局部译码信号为相对应的源极线选通信号；源极线控制电路，依据所述源极线选通信号将所述暂态源极线信号传输至所述存储器的相应位线；以及，位线源极线控制电路，将暂态位线信号传输至所述局部译码信号指定的存储单元位线，被指定的存储单元的源极线连接至相邻存储单元位线，以使所述指定的存储单元进行写平行状态或写反平行状态时，所述相邻存储单元位线电平相等于所述指定存储单元源极线电平。
本申请解决其技术问题还可采用以下技术措施进一步实现。
在本申请的一实施例中，所述放电信号控制线输出有效控制信号时，所述全局译码器与所述局部译码器的输出端皆输出低电位。
在本申请的一实施例中，所述第一组列地址信号与所述第二组列地址信号被译码成多列地址线信号；当所述放电信号控制线输出无效控制信号时，所述全局译码器与所述局部译码器根据多列地址线信号对照的列地址线，将相应输出线路的输出信号置为低电平。
在本申请的一实施例中，所述三态开关选通电路依据所述全局译码信号将其选取的所述暂态位线信号与所述暂态源极线信号的输出线路，连接至所述位线数据输入输出信号与所述源极数据输入输出信号的外围线路。
在本申请的一实施例中，当所述全局译码器的输出信号为低电平时，所述三态开关选通电路将相对应的所述输出线路与所述外围线路连通；当所述全局译码器的输出信号为高电平时，所述三态开关选通电路将所述输出线路的输出信号的电平拉低。
在本申请的一实施例中，所述局部逻辑电路包括多个与门结构，所述多个与门结构将局部译码信号转换成相应的源极线选通信号。
在本申请的一实施例中，所述局部逻辑电路的输出中只有一者为低电位，以将相应的源极线进行信号选通，其它源极线的信号电平均被拉低。
在本申请的一实施例中，所述源极线控制电路通过所述局部逻辑电路的输出信号，以控制所述源极线控制电路的输出线路连通所述暂态源极线信号的传输线路或拉低电平。
在本申请的一实施例中，当所述源极线选通信号为高电平时，所述源极线控制电路的输出线路的信号电平被拉低或是接地；当所述源极线选通信号为低电平时，所述源极线控制电路的输出线路连通所述暂态源极线信号的传输线路。
在本申请的一实施例中，所述被指定的存储单元进行写平行状态操作时，所述被指定的存储单元的位线为高电平、源极线为低电平，所述相邻存储单元的位线为低电平；所述被指定的存储单元进行写反平行状态操作时，所述被指定的存储单元的位线为低电平、源极线为高电平，所述相邻存储单元的位线为高电平。
在本申请的一实施例中，未被指定的存储单元位线与源极线，在任何操作情况下均为低电平。
本申请另一目的在提供一种如前述任一种存储器的列译码器的控制方法，包括：当一地址信息达到列译码器时，拉高放电信号以将全局译码器和局部译码器的输出均拉至高电位，使全局译码器控制三态开关选通电路的所有输出信号均拉至低电平，及使局部逻辑电路的输出信号均为高电平，以将源极线控制电路与位线源极线控制电路对位线与源极线的输出均拉至低电平，从而对所有位线与源极线进行放电；当所有位线与源极线放电完成后，拉低放电信号，全局译码器与局部译码器将第一组列地址信号与第二组列地址信号译码成多列地址线信号，并根据多列地址线信号对照的列地址线，将相应输出线路的输出信号置为低电平；依据全局译码器的输出信号，三态开关选通电路将相应于被选取的存储单元的暂态位线信号与暂态源极线信号的输出线路，连通至位线数据输入输出信号与源极数据输入输出信号的外围线路；依据局部译码器的输出信号，源极线控制电路将相应于被选取的存储单元源极线选通信号拉低，使得源极线控制电路将暂态源极线信号传输至存储器相邻未选中单元的相应位线；其中，被指定的存储单元进行写平行状态操作时，被指定的存储单元位线为高电平、源极线为低电平，相邻存储单元的位线为低电平；被指定的存储单元进行写反平行状态操作时，被指定的存储单元的位线为低电平、源极线为高电平，相邻存储单元的位线为高电平；未被指定的存储单元的位线与源极线，在任何操作情况下均为低电平。
本申请中，位线与源极线至外围的位数据IO信号与源数据IO信号的传输线路，是通过三态开关选通电路结合相关源极线/位线控制器作衔接，每一线路均简化为NMOS管与PMOS管并联构成，对于路径上的低电平和高电平均具有较好的导通效果。MRAM在写操作时，所选中存储单元的位线信号与源极线信号均获得与外围的位数据IO信号与源数据IO信号一致的电平，故具有较高的驱动效果，增加了写操作的可靠性。其次，在共享单元阵列中，通过局部逻辑电路和位线源极线控制电路将相邻单元位线与源极线短接，不管在读或者还是写操作，相邻存储单元皆不会有有额外漏电，原有数据也不会受影响，避免共享单元阵列中所有相邻单元额外写反平行状态(“AP”)问题。再者，在共享单元阵列中，被选中存储单元在进行写反平行状态(“AP”)操作时，行选中但列未选中的相邻单元不会受到正偏置温度不稳定效应的影响，进而提升了数据存储的可靠性与稳定性。以及，在共享单元阵列中，若存储器包括k个存储单元，其阵列中即有k-1个相邻单元SL为短接，故可以节省面积，对于整个阵列而言，节省的面积相当可观。本申请所揭列译码器具有操作简单、芯片成本低、可靠性高等优点，适用于存储器电路中。
附图说明
为了能更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为范例性的磁性随机存储器的普通存储单元的示意图；
图2为范例性的磁性随机存储器的共享存储单元的示意图；
图3为范例性的译码器的结构示意图；
图4为本申请实施例的存储器的列译码器的结构示意图；
图5为本申请实施例的存储器列译码器工作时序图；
图6a至图6e为本申请实施例的存储器列译码器具体实施原理图。
具体实施方式
请参照附图中的图式，其中相同的组件符号代表相同的组件。以下的说明是基于所例示的本申请具体实施例，其不应被视为限制本申请未在此详述的其它具体实施例。
以下各实施例的说明是参考附加的图式，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。
本申请的说明书和权利要求书以及上述附图中的述语“第一”、“第二”、“第三”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应当理解，这样描述的对象在适当情形下可以互换。此外，术语“包括”和“具有”以及其它相关或相类似的变形，意图在于覆盖不排他的包含。
本申请说明书中使用的术语仅用来描述特定实施方式，而并不意图显示本申请的概念。除非上下文中有明确不同的意义，否则，以单数形式使用的表达涵盖复数形式的表达。在本申请说明书中，应理解，诸如“包括”、“具有”以及“含有”等术语意图说明存在本申请说明书中揭示的特征、数字、步骤、动作或其组合的可能性，而并不意图排除可存在或可添加一个或多个其他特征、数字、步骤、动作或其组合的可能性。附图中的相同参考标号指代相同部分。
附图和说明被认为在本质上是示出性的，而不是限制性的。在图中，结构相似的单元是以相同标号表示。另外，为了理解和便于描述，附图中示出的每个组件的尺寸和厚度是任意示出的，但是本申请不限于此。
在附图中，为了清晰、理解和便于描述，夸大设备、系统、组件、电路的配置范围。将理解的是，当组件被称作“在”另一组件“上”时，所述组件可以直接在所述另一组件上，或者也可以存在中间组件。
另外，在说明书中，除非明确地描述为相反的，否则词语“包括”将被理解为意指包括所述组件，但是不排除任何其它组件。此外，在说明书中，“在......上”意指位于目标组件上方或者下方，而不意指必须位于基于重力方向的顶部上。
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施例，对依据本发明提出的一种存储器的列译码器，其具体实施方式、结构、特征及其功效，详细说明如后。
图1为范例性的磁性随机存储器的普通存储单元的示意图。所述存储单元包含一个NMOS存取管和一个磁性隧道结(Magnetic Tunneling Junction，MTJ)，读写操作对存储单元的字线和位线要求不同。
一般地，针对MRAM单元写“P”态操作时，首先将选中存储单元的位线(Bit Line，BL)和源极线(Source Line,SL)分别施加高电平和低电平，然后将选中存储单元的字线(Word Line，WL)施加高电平，以使得从SL流入的电子隧穿MTJ的自由层，进一步将自由层的磁化方向与固定层相同，此时MTJ呈现出低阻值特性。
一般地，针对MRAM单元写“AP”态操作时，首先将选中存储单元的SL和BL分别施加高电平和低电平，然后将选中存储单元的WL施加高电平，以使得从BL流入的电子隧穿自由层，进一步将自由层的磁化方向与固定层相反，此时MTJ呈现出高阻值特性。
一般地，针对MRAM单元进行读操作时，首先将SL和BL分别施加低电平和中间值电平(相对于高电平与低电平之间的中间值)，然后将选中存储单元的WL施加高电平，读电路通过根据MTJ所处阻值状态所呈现出不同电流，从而被感知电路读取出来。
然而，由于MTJ从高阻转换成低阻(或者从低阻转换成高阻)需要较大的驱动电流能力，所以针对写操作时BL或者SL可能需要进行超压处理，即此时所选中存储单元BL或者SL电位比工作电压较高。而进行读操作时，只需要外部电路将所选中存储单元的MTJ阻值读取出来，即避免重新写数据，又有利于降低功耗，因此针对读操作时位线电位相对较低。所以，MRAM存储器的列译码器需要做特殊处理。所以，存储单元BL与SL，在不同写操作和读操作所需要电压不同，一般需要传输门或相类似功能组件/组合，以传递具有不同电位的信号。
如图1所示，同一WL的k个存储单元，每列存储单元均有各自的位线(BL1-BLk)及源极线(SL1-SLk)。
图2为范例性的磁性随机存储器的共享存储单元的示意图。为了降低芯片制造成本，即减小芯片面积，可以通过将MRAM单元可配置成共享结构实现，即多个单元的SL共享。如图2所示，k个存储单元共享SL，即所有k个存储单元的SL线均连接在一起，从而减小存储阵列布线面积，进一步降低存储芯片制造成本。
图3为范例性的译码器的结构示意图，其揭露于美国专利申请号U.S.2016/0012894。该案所揭示的译码器，Yr1～Yr4控制BL1～BL4到a1连接，同时控制BL5～BL8到a2连接；Rst1控制a1接地与否，Rst2控制a2接地与否，Yr5和Yr6控制DLr连接a1或者a2。此列译码器工作原理是：首先抬高Rst1和Rst2信号至高电位，将a1信号和a2信号接地，同时将DLr信号拉低。接着根据Yr1～Yr6信号来控制BLi到DLr的连通。若Yr2和Yr5接至高电位，Mra2和Mrc1的NMOS会导通，DLr连接至BL2，以此进行IO(外围的位线/源极线的输入输出信号)和位线的数据选择，进而实现列译码器功能。
然而，现行存储器结构中，BL到外围输出输入线号(IO)的传输路径均是由一个NMOS管构成，需要增加Yr1～Yr6的高电位电压值。由于MRAM在写操作(“P”态)时，BL需要传递较高电压，此时施加在传输管的栅极电压高出其一个阈值电压，故需要额外电路提供此高电压，不利于缩小芯片尺寸。
再者，现行译码电路应用于共享结构中存在相邻单元额外写操作问题，容易导致其相邻单元原有数据丢失。假设列译码器选中一存储单元并且进行写“AP”操作时，此时所选中单元BL为低电平、SL为高电平，同时其相邻单元BL为低电平、SL为高电平；若此相邻单元原有状态为“P”态，那么在将所选中单元写成“AP”状态的同时，将此相邻单元也写成了“AP”态，即破坏了相邻单元原有数据。
此外，现行译码电路应用时，行选中但列未选中的存储单元较易有存储数据可靠性存疑的问题。以选中单元写“P”为例，行选中但列未选中单元存取管NMOS偏置条件：栅极为高电平、源极和漏极均为低电平，此时这些NMOS均受到正偏置温度不稳定效应(PositiveBias Temperature Instabilities,PBTI)影响，导致NMOS管阈值电压升高；在高温下影响更为恶劣；尤其是反复针对同一行进行写操作情形。
图4为本申请实施例的存储器的列译码器的结构示意图，请同时先行参考后续图示。如图4，存储器的列译码器，适用于磁性随机存储器芯片架构，通过行译码器和列译码器的控制连接选中的字线(Word Line，WL)及位线(Bit Line，BL)，所述列译码器包括：全局译码器(Global Decoder)100，依据第一组列地址信号(A[n-1：m]，其中n≥3，m≥2)产生一个以上的全局译码信号(Global[2n-m-1：0])；局部译码器(Local Decoder)200，依据第二组列地址信号(A[m-1：0]，其中m≥2)产生一个以上的局部译码信号(Local[2m-1：0])；放电信号控制线(DISCHARGE)300，电性连接所述全局译码器100与所述局部译码器200的控制端，用以控制所述全局译码器100与所述局部译码器200进行输出选址信号或清除选址信号；三态开关选通电路(IO_Tri_Gate_BL_SL-Controller)400，依据所述全局译码信号将外围的位线数据输入输出信号(IO_BL)与源极数据输入输出信号(IO_SL)转换为对应的暂态位线信号(Temp_BL[2n-m-1：0])与暂态源极线信号(Temp_SL[2m-1：0])；局部逻辑电路(Local-Controller)500，转换所述局部译码信号为相对应的源极线选通信号(Source_Sel[2m-k-1：0]，m>k≥0)；源极线控制电路(SL-Controller)600，依据所述源极线选通信号将所述暂态源极线信号传输至所述存储器的存储单元阵列800的相应位线(Source_Line[2n-k-1：0])；以及，位线源极线控制电路(BL_SL_Controller)700，将暂态位线信号传输至所述局部译码信号指定的存储单元位线，被指定的存储单元的源极线连接至相邻存储单元位线，以使所述指定的存储单元进行写平行状态或写反平行状态时，所述相邻存储单元位线电平相等于所述指定存储单元源极线电平。
在本申请的一实施例中，全局译码器100和局部译码器200主要将第一组列地址信号与第二组列地址信号译码成多列地址线信号，其用来控制外围位线数据输入输出信号(IO_BL)与存储单元位线(BL)以及外围源极数据输入输出信号(IO_SL)与存储单元的源极线(SL)的选通。当放电信号控制线(DISCHARGE)输出有效控制信号时，全局译码器100和局部译码器200的所有输出信号皆为高电平。只有当放电信号控制线(DISCHARGE)输出无效控制信号时，全局译码器100和局部译码器200根据多列地址线信号对照的列地址线，将相应输出线路在本申请的一实施例中，的输出信号置为低电平。
在本申请的一实施例中，三态开关选通电路400是通过全局译码器100输出的全局译码信号将相应的暂态位线信号与暂态源极线信号的输出线路，连接至位线数据输入输出信号与源极数据输入输出信号的外围传输线路。若全局译码器100输出信号为低电平，三态开关选通电路400将相对应的所述输出线路与所述外围线路连通，即是将相应的Temp_BL线路连通IO_BL线路，将Temp_SL线路连通IO_SL线路。当全局译码器100的输出信号为高电平时，三态开关选通电路400将输出线路的输出信号的电平拉低。
在本申请的一实施例中，局部逻辑电路500的架构组成包括多个与门结构，此等与门结构将局部译码信号转换成相应的源极线选通信号。当列译码器使能时，局部逻辑电路500输出中只有一个为低电位，以将相应的源极线的SL信号选通，而其它源极线的SL信号均通过相应的开关下拉管NMOS拉低。
在本申请的一实施例中，源极线控制电路600根据局部逻辑电路500的输出信号，控制源极线控制电路600的输出线路连通暂态源极线信号的传输线路，或拉低电平。在一些实施例中，源极线控制电路600通过局部逻辑电路500的输出信号，控制自身内部相应源极线SL是否连通至Temp_SL线路，或者是否连通至接地Gnd。当某一源极线选通信号(Source_Sel)为高电平时，源极线控制电路600内部相应源极线SL的信号会拉为低电平或是接地；反之，源极线控制电路600内部相应源极线SL会连通至Temp_SL线路，而形成信号相连。
在本申请的一实施例中，位线源极线控制电路700通过局部译码器200的输出信号，控制自身内部相应位线BL是否连接至Temp_BL线路，或者是否连接至相应存储单元的源极线SL。当所选存储单元的位线BL与Temp_BL线路连接时，则相邻存储单元的位线BL与所选存储单元的源极线SL连接。
在本申请的一实施例中，被指定的存储单元进行写平行状态(“P”)操作时，被指定的存储单元的位线BL为高电平，源极线SL为低电平，相邻存储单元的位线BL为低电平；被指定的存储单元进行写反平行状态(“AP”)操作时，被指定的存储单元的位线BL为低电平，源极线SL为高电平，相邻存储单元的位线BL为高电平。在一些实施例中，未被指定的存储单元的位线BL与源极线SL，在任何操作情况下均为低电平。
图5为本申请实施例的存储器列译码器工作时序图，请同时配合图1至图4，以及先行配合参阅后续图示以利于理解。图5示例存储器的地址自ADD0转换至ADD1的过程，但不以此为限，其它地址的选取方式亦在此概念范围之中。
在一些实施例中，当ADD1地址达到列译码电路时，首先全局译码器100和局部译码器200根据放电信号(DISCHARGE)将所有全局译码信号和局部译码信号(包含上个地址选中的全局译码信号和局部译码信号)拉高至高电位；使全局译码器100控制三态开关选通电路400的所有输出信号均拉至低电平，例如三态开关选通电路400中所有下拉管逐渐导通，很快地将所有Temp_BL信号和Temp_SL信号均拉低至低电平。
同时使局部逻辑电路500输出信号均为高电平，以将源极线控制电路600与位线源极线控制电路700对位线BL与源极线SL的输出均拉至低电平，从而对所有位线BL与源极线SL进行放电，即是指，源极线控制电路600中下拉管NMOS逐渐开启，位线源极线控制电路700中相邻存储单元的位线BL均连接对应的源极线SL。因此，所有的位线BL和源极线SL均下拉至低电平。
待所有位线BL和源极线SL均放电完成后，放电信号(DISCHARGE)开始拉低。全局译码器100与局部译码器200将第一组列地址信号与第二组列地址信号译码成多列地址线信号，并根据多列地址线信号对照的列地址线，将相应输出线路的输出信号置为低电平
此时，依据全局译码器100的输出信号，三态开关选通电路400选中存储单元的Temp_BL线路连接至IO_BL线路、选中存储单元的Temp_SL线路连接至IO_SL线路，依据局部译码器200的输出信号，源极线控制电路600将相应于被选取的存储单元的源极线选通信号(Source_Sel)拉低，使得源极线SL连接至相应的Temp_SL线路；并且选中存储单元的位线BL连接至Temp__BL线路，相邻存储单元的位线BL连接至所选中存储单元的位线SL。此时，所选中存储单元的位线BL连接至IO_BL线路、源极线SL连接至IO_SL线路，并且相邻存储单元的位线BL连接至所选中存储单元的源极线SL，分别形成对应信号传递与相通。
其它未选中单元的位线BL和源极线SL的信号电平均被拉低。
至此，上述整个时序说明是列译码器电路由地址ADD0切换到ADD1时的一个完整操作。不管MRAM针对选中存储单元进行读或者写操作，相邻存储单元和其它未选中单元均互不影响。从以上可以看出，本发明时序操作简单以及芯片成本低等优点，适合应用到存储器电路。
图6a至图6e为本申请实施例的存储器列译码器具体实施原理图。以高三位、低三位地址线寻址MRAM阵列并且2个共享单元为例进行详细说明。
图6a所示，全局译码器(Global Decoder 3-8)100与局部译码器(Local Decoder3-8)200为3-8译码器。图6b为三态开关选通电路400的等效电路示意图。图6c为局部逻辑电路500的等效电路示意图。图6d为位线源极线控制电路600的等效电路示意图。图6e为位线源极线控制电路700的等效电路示意图。
全局译码器100将高位地址线A[5:3]译码出Global[7:0]控制信号。局部译码器200将低位地址线A[2:0]译码出Local[7:0]控制信号。
通过三态开关选通电路400结合Global[7:0]信号，控制Temp_BL[7:0]线路和IO_BL线路或者接地Gnd相连。
通过局部逻辑电路500与源极线控制器600结合Local[7:0]信号，控制Temp_SL[7:0]线路和IO_SL线路或者接地Gnd相连。其中，通过局部逻辑电路500，将Local[7:1:2]和Local[6:0:2]两两做“与”计算得到Source_Sel[3:0]信号。进一步地，源极线控制器600结合Source_Sel[3:0]信号，以分别控制SL信号线路和Temp_SL信号线路或者接地相连。通过位线源极线控制电路结合Local[7:0]信号，控制BL信号线路和Temp_BL信号线路或者SL信号线路相连。
假设，A[5:0]信号为011011，当放电信号(DISCHARGE)使能时，Global[7:0]和Local[7:0]均为高电平，Temp_BL[7:0]、Temp_SL[7:0]、以及BL[63:0]和SL[31:0]均为低电平；随后，DISCHARGE信号无效时，Global[3]和Local[3]开始放电至低电平，将Temp_BL[3]线路连接至IO_BL线路、Temp_SL[3]线路连接至IO_SL线路；Source_Sel[1]线路开始放电至低电平，所以SL[13]线路连接至Temp_SL[3]线路；由于Local[3]线路为低电平，BL[26]线路连接至Temp_BL[3]线路，而且BL[27]线路连接至SL[13]线路。
整体而言，所选中存储单元的位线BL与外围位线IO_BL相连、源极线SL与外围IO_SL相连，其相邻存储单元的位线BL与外围IO_SL相连、源极线SL与外围IO_SL相连。因此实现了共享单元的译码器功能，避免了相邻存储单元额外写“AP”操作。
本申请中，位线与源极线至外围的位数据IO信号与源数据IO信号的传输线路，是通过三态开关选通电路结合相关源极线/位线控制器作衔接，每一线路均简化为NMOS管与PMOS管并联构成，对于路径上的低电平和高电平均具有较好的导通效果。MRAM在写操作时，所选中存储单元的位线信号与源极线信号均获得与外围的位数据IO信号与源数据IO信号一致的电平，故具有较高的驱动效果，增加了写操作的可靠性。其次，在共享单元阵列中，通过局部逻辑电路和位线源极线控制电路将相邻单元位线与源极线短接，不管在读或者还是写操作，相邻存储单元皆不会有有额外漏电，原有数据也不会受影响，避免共享单元阵列中所有相邻单元额外写反平行状态(“AP”)问题。再者，在共享单元阵列中，被选中存储单元在进行写反平行状态(“AP”)操作时，行选中但列未选中的相邻单元不会受到正偏置温度不稳定效应的影响，进而提升了数据存储的可靠性与稳定性。及，在共享单元阵列中，若存储器包括k个存储单元，其阵列中即有k-1个相邻单元SL为短接，故可以节省面积，对于整个阵列而言，节省的面积相当可观。本申请所揭列译码器具有操作简单、芯片成本低、可靠性高等优点，适用于存储器电路中。
“在本申请的一实施例中”及“在各种实施例中”等用语被重复地使用。此用语通常不是指相同的实施例；但它也可以是指相同的实施例。“包含”、“具有”及“包括”等用词是同义词，除非其前后文意显示出其它意思。
以上所述，仅是本申请的具体实施例而已，并非对本申请作任何形式上的限制，虽然本申请已以具体实施例揭露如上，然而并非用以限定本申请，任何熟悉本专业的技术人员，在不脱离本申请技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本申请技术方案的范围内。

Claims (10)

1.一种存储器的列译码器，适用于磁性随机存储器芯片架构，通过行译码器和列译码器的控制连接选中的字线及位线，其特征在于，所述列译码器包括：
全局译码器，依据第一组列地址信号产生一个以上的全局译码信号；
局部译码器，依据第二组列地址信号产生一个以上的局部译码信号；
放电信号控制线，电性连接所述全局译码器与所述局部译码器的控制端，用以控制所述全局译码器与所述局部译码器进行输出选址信号或清除选址信号；
三态开关选通电路，依据所述全局译码信号将外围的位线数据输入输出信号与源极数据输入输出信号转换为对应的暂态位线信号与暂态源极线信号；
局部逻辑电路，转换所述局部译码信号为相对应的源极线选通信号；
源极线控制电路，依据所述源极线选通信号将所述暂态源极线信号传输至所述存储器的相应位线；以及位线源极线控制电路，将暂态位线信号传输至所述局部译码信号指定的存储单元位线，被指定存储单元的源极线连接至相邻存储单元位线，以使所述指定的存储单元进行写平行状态或写反平行状态时，所述相邻存储单元位线电平相等于所述指定存储单元源极线电平。
2.如权利要求1所述存储器的列译码器，其特征在于，所述放电信号控制线输出有效控制信号时，所述全局译码器与所述局部译码器输出端皆输出低电位；所述第一组列地址信号与所述第二组列地址信号被译码成多列地址线信号；当所述放电信号控制线输出无效控制信号时，所述全局译码器与所述局部译码器根据多列地址线信号对照的列地址线，将相应输出线路的输出信号置为低电平。
3.如权利要求1所述存储器的列译码器，其特征在于，所述三态开关选通电路依据所述全局译码信号将其选取的所述暂态位线信号与所述暂态源极线信号的输出线路，连接至所述位线数据输入输出信号与所述源极数据输入输出信号的外围线路。
4.如权利要求3所述存储器的列译码器，其特征在于，当所述全局译码器的输出信号为低电平时，所述三态开关选通电路将相对应的所述输出线路与所述外围线路连通；当所述全局译码器的输出信号为高电平时，所述三态开关选通电路将所述输出线路的输出信号的电平拉低。
5.如权利要求1所述存储器的列译码器，其特征在于，所述局部逻辑电路包括多个与门结构，所述多个与门结构将局部译码信号转换成相应的源极线选通信号；所述局部逻辑电路的输出中只有一者为低电位，以将相应的源极线进行信号选通，其它源极线的信号电平均被拉低。
6.如权利要求1所述存储器的列译码器，其特征在于，所述源极线控制电路通过所述局部逻辑电路输出信号，以控制所述源极线控制电路的输出线路连通所述暂态源极线信号的传输线路或拉低电平。
7.如权利要求6所述存储器的列译码器，其特征在于，当所述源极线选通信号为高电平时，所述源极线控制电路的输出线路的信号电平被拉低或是接地；当所述源极线选通信号为低电平时，所述源极线控制电路的输出线路连通所述暂态源极线信号的传输线路。
8.如权利要求1所述存储器的列译码器，其特征在于，所述被指定的存储单元进行写平行状态操作时，所述被指定的存储单元的位线为高电平，源极线为低电平，所述相邻存储单元的位线为低电平；所述被指定的存储单元进行写反平行状态操作时，所述被指定的存储单元的位线为低电平，源极线为高电平，所述相邻存储单元的位线为高电平。
9.如权利要求8所述存储器的列译码器，其特征在于，未被指定的存储单元的位线与源极线，在任何操作情况下均为低电平。
10.一种如权利要求1存储器的列译码器的控制方法，其特征在于，包括：
当一地址信息达到列译码器时，拉高放电信号以将全局译码器和局部译码器的输出均拉至高电位，使全局译码器控制三态开关选通电路的所有输出信号均拉至低电平，及使局部逻辑电路的输出信号均为高电平，以将源极线控制电路与位线源极线控制电路对位线与源极线的输出均拉至低电平，从而对所有位线与源极线进行放电；
当所有位线与源极线放电完成后，拉低放电信号，全局译码器与局部译码器将第一组列地址信号与第二组列地址信号译码成多列地址线信号，并根据多列地址线信号对照的列地址线，将相应输出线路的输出信号置为低电平；
依据全局译码器的输出信号，三态开关选通电路将相应于被选取的存储单元的暂态位线信号与暂态源极线信号的输出线路，连通至位线数据输入输出信号与源极数据输入输出信号的外围线路；
依据局部译码器的输出信号，源极线控制电路将相应于被选取的存储单元源极线选通信号拉低，使得源极线控制电路将暂态源极线信号传输至存储器相邻未选中单元位线；其中，被指定的存储单元进行写平行状态操作时，被指定的存储单元位线为高电平、源极线为低电平，相邻存储单元的位线为低电平；被指定的存储单元进行写反平行状态操作时，被指定的存储单元的位线为低电平、源极线为高电平，相邻存储单元的位线为高电平；未被指定的存储单元的位线与源极线，在任何操作情况下均为低电平。
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