JP6979084B2 - 長いデバイス寿命のためのデュアルパワーレール・カスコードドライバ及びその構成方法 - Google Patents

長いデバイス寿命のためのデュアルパワーレール・カスコードドライバ及びその構成方法 Download PDF

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Description

本発明は、一般に集積回路メモリに関し、より具体的には、デュアルパワーレール・カスコードドライバを自動的に切り替えることに関する。
電界効果トランジスタ（ＦＥＴ）デバイスの小型化は、より高集積化及びより高性能の集積回路のために絶え間なく進展している。ＦＥＴのサイズは、いわゆる「スケーリング則」に従って小さくなっていることが知られている。スケーリング則において、ＦＥＴのゲート酸化膜は、世代、すなわち技術ノードが変わるにつれてより薄くなっていく。例えば、１４ｎｍ技術ノードにおいて、ゲート酸化膜の厚さは約１．２ｎｍであり、ゲート長さは約２０ｎｍである。この世代の技術ノード面積は、およそ１９６ｎｍ２である。この技術ノードにおいて、ＦＥＴデバイスに対する許容可能電圧は、例えば、およそ０．８Ｖとすることができる。「許容可能電圧」という用語は、ＦＥＴに対して、その耐用年数に影響を及ぼすことなく常時又は連続的に印加される電圧を意味することができる。
薄型酸化膜ＦＥＴ及び厚型酸化膜ＦＥＴは、相補型金属酸化膜半導体（ＣＭＯＳ）技術において、高信頼度で、正常（ｒｅｇｕｌａｒ）（例えば０．８Ｖ）電圧及び高（例えば１．４Ｖ）電圧に曝露される場合がある。１４ｎｍ技術ノードの頃に、ＦＥＴ型式がプレーナ型からフィン型に変化してさらにスケールダウンし、その結果、デバイス製造は、薄型酸化膜ＦＥＴのみに変化した。薄型酸化膜ＦＥＴの特性ゆえに、高電圧への長期曝露は、薄型酸化膜ＦＥＴの、特にゲート誘電体及びソース／ドレイン拡散接合部に損傷を引き起こす場合があり、そのことが薄型酸化膜ＦＥＴデバイスの寿命を短くする場合がある。
本発明は、アクセスデバイスの長いデバイス寿命のためのデュアルパワーレール・カスコードドライバ、及びその構成方法を提供する。
本発明の実施形態によれば、第１のｐチャネル電界効果トランジスタ（ＦＥＴ）と、第２のｐチャネルＦＥＴと、第３のｐチャネルＦＥＴと、第４のｐチャネルＦＥＴと、第１のｎチャネルＦＥＴと、第２のｎチャネルＦＥＴと、出力端子とを含むドライバが提供される。第１のｐチャネルＦＥＴ及び第２のｐチャネルＦＥＴは、直列接続される。第３のｐチャネルＦＥＴ及び第４のｐチャネルＦＥＴは、直列接続される。第１のｎチャネルＦＥＴ及び第２のｎチャネルＦＥＴは、直列接続される。出力端子は、出力信号を出力する。出力端子は、第２のｐチャネルＦＥＴのドレイン、第４のｐチャネルＦＥＴのドレイン、及び第１のｎチャネルＦＥＴのドレインが互いに接続した接続点である。第１の電圧が、第１のｐチャネルＦＥＴのソースに印加される。第１の電圧より低い第２の電圧が、第３のｐチャネルＦＥＴのソースに印加される。第１の電圧及び第２の電圧より低い第３の電圧が、第２のｎチャネルＦＥＴのソースに印加される。第１の電圧、第２の電圧、及び第３の電圧のうち１つが、第１のｐチャネルＦＥＴ、第３のｐチャネルＦＥＴ、第４のｐチャネルＦＥＴ、及び第２のｎチャネルＦＥＴの対応するゲートに入力された入力信号に基づいて、出力端子から出力される。
本発明の別の実施形態によれば、アレイ状に配置された複数のメモリと、メモリ駆動用のドライバとを含む、動的ランダムアクセスメモリ（ＤＲＡＭ）が提供される。メモリの各々は、少なくともアクセス電界効果トランジスタ（ＦＥＴ）と、ストレージキャパシタとを有する。ドライバは、対応するメモリの各ゲートに結合される。ドライバは、第１のｐチャネルＦＥＴと、第２のｐチャネルＦＥＴと、第３のｐチャネルＦＥＴと、第４のｐチャネルＦＥＴと、第１のｎチャネルＦＥＴと、第２のｎチャネルＦＥＴと、出力端子とを含む。第１のｐチャネルＦＥＴ及び第２のｐチャネルＦＥＴは、直列接続される。第３のｐチャネルＦＥＴ及び第４のｐチャネルＦＥＴは、直列接続される。第１のｎチャネルＦＥＴ及び第２のｎチャネルＦＥＴは、直列接続される。出力端子は、出力信号を出力する。出力端子は、第２のｐチャネルＦＥＴのドレイン、第４のｐチャネルＦＥＴのドレイン、及び第１のｎチャネルＦＥＴのドレインが互いに接続した接続点である。第１の電圧が、第１のｐチャネルＦＥＴのソースに印加される。第１の電圧より低い第２の電圧が、第３のｐチャネルＦＥＴのソースに印加される。第１の電圧及び第２の電圧より低い第３の電圧が、第２のｎチャネルＦＥＴのソースに印加される。第１の電圧、第２の電圧、及び第３の電圧のうち１つが、第１のｐチャネルＦＥＴ、第３のｐチャネルＦＥＴ、第４のｐチャネルＦＥＴ、及び第２のｎチャネルＦＥＴの対応するゲートに入力された入力信号に基づいて、出力端子から出力される。
本発明のさらに別の実施形態によれば、アレイ状に配置された複数のメモリと、メモリ駆動用のドライバとを含む、フラッシュメモリが提供される。メモリの各々は、少なくとも、浮遊ゲートを設けたアクセス電界効果トランジスタ（ＦＥＴ）を有する。ドライバは、対応するメモリの各ゲートに結合される。ドライバは、第１のｐチャネルＦＥＴと、第２のｐチャネルＦＥＴと、第３のｐチャネルＦＥＴと、第４のｐチャネルＦＥＴと、第１のｎチャネルＦＥＴと、第２のｎチャネルＦＥＴと、出力端子とを含む。第１のｐチャネルＦＥＴ及び第２のｐチャネルＦＥＴは、直列接続される。第３のｐチャネルＦＥＴ及び第４のｐチャネルＦＥＴは、直列接続される。第１のｎチャネルＦＥＴ及び第２のｎチャネルＦＥＴは、直列接続される。出力端子は、出力信号を出力する。出力端子は、第２のｐチャネルＦＥＴのドレイン、第４のｐチャネルＦＥＴのドレイン、及び第１のｎチャネルＦＥＴのドレインが互いに接続した接続点である。第１の電圧が、第１のｐチャネルＦＥＴのソースに印加される。第１の電圧より低い第２の電圧が、第３のｐチャネルＦＥＴのソースに印加される。第１の電圧及び第２の電圧より低い第３の電圧が、第２のｎチャネルＦＥＴのソースに印加される。第１の電圧、第２の電圧、及び第３の電圧のうち１つが、第１のｐチャネルＦＥＴ、第３のｐチャネルＦＥＴ、第４のｐチャネルＦＥＴ、及び第２のｎチャネルＦＥＴの対応するゲートに入力された入力信号に基づいて、出力端子から出力される。
本発明のさらに別の実施形態によれば、アレイ状に配置された複数のメモリと、メモリ駆動用のドライバとを含む、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）が提供される。メモリの各々は、少なくとも電界効果トランジスタ（ＦＥＴ）と、強誘電体材料膜とを有する。ドライバは、対応するメモリの各ゲートに結合される。ドライバは、第１のｐチャネルＦＥＴと、第２のｐチャネルＦＥＴと、第３のｐチャネルＦＥＴと、第４のｐチャネルＦＥＴと、第１のｎチャネルＦＥＴと、第２のｎチャネルＦＥＴと、出力端子とを含む。第１のｐチャネルＦＥＴ及び第２のｐチャネルＦＥＴは、直列接続される。第３のｐチャネルＦＥＴ及び第４のｐチャネルＦＥＴは、直列接続される。第１のｎチャネルＦＥＴ及び第２のｎチャネルＦＥＴは、直列接続される。出力端子は、出力信号を出力する。出力端子は、第２のｐチャネルＦＥＴのドレイン、第４のｐチャネルＦＥＴのドレイン、及び第１のｎチャネルＦＥＴのドレインが互いに接続した接続点である。第１の電圧が、第１のｐチャネルＦＥＴのソースに印加される。第１の電圧より低い第２の電圧が、第３のｐチャネルＦＥＴのソースに印加される。第１の電圧及び第２の電圧より低い第３の電圧が、第２のｎチャネルＦＥＴのソースに印加される。第１の電圧、第２の電圧、及び第３の電圧のうち１つが、第１のｐチャネルＦＥＴ、第３のｐチャネルＦＥＴ、第４のｐチャネルＦＥＴ、及び第２のｎチャネルＦＥＴの対応するゲートに入力された入力信号に基づいて、出力端子から出力される。
本発明のさらに別の実施形態によれば、アレイ状に配置された複数のメモリと、メモリ駆動用のドライバとを含む、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）が提供される。メモリの各々は、少なくとも電界効果トランジスタ（ＦＥＴ）と、トンネル磁気抵抗膜とを有する。ドライバは、対応するメモリの各ゲートに結合される。ドライバは、第１のｐチャネルＦＥＴと、第２のｐチャネルＦＥＴと、第３のｐチャネルＦＥＴと、第４のｐチャネルＦＥＴと、第１のｎチャネルＦＥＴと、第２のｎチャネルＦＥＴと、出力端子とを含む。第１のｐチャネルＦＥＴ及び第２のｐチャネルＦＥＴは、直列接続される。第３のｐチャネルＦＥＴ及び第４のｐチャネルＦＥＴは、直列接続される。第１のｎチャネルＦＥＴ及び第２のｎチャネルＦＥＴは、直列接続される。出力端子は、出力信号を出力する。出力端子は、第２のｐチャネルＦＥＴのドレイン、第４のｐチャネルＦＥＴのドレイン、及び第１のｎチャネルＦＥＴのドレインが互いに接続した接続点である。第１の電圧が、第１のｐチャネルＦＥＴのソースに印加される。第１の電圧より低い第２の電圧が、第３のｐチャネルＦＥＴのソースに印加される。第１の電圧及び第２の電圧より低い第３の電圧が、第２のｎチャネルＦＥＴのソースに印加される。第１の電圧、第２の電圧、及び第３の電圧のうち１つが、第１のｐチャネルＦＥＴ、第３のｐチャネルＦＥＴ、第４のｐチャネルＦＥＴ、及び第２のｎチャネルＦＥＴの対応するゲートに入力された入力信号に基づいて、出力端子から出力される。
以下の詳細な説明は、例示の目的で与えられたものであり、本発明を限定することを意図せず、添付の図面と併せて最も良く理解されるであろう。
本開示の実施形態による、動的ランダムアクセスメモリの回路図である。 本開示の実施形態による、ドライバの回路図である。 本開示の実施形態による、ドライバの動作のタイミング図である。 本開示の実施形態による、レベルシフタのブロック図である。
図面は必ずしも縮尺通りに描かれていない。図面は、単なる模式図であり、本発明の特定のパラメータを描くことを意図したものではない。図面は、単に本発明の典型的な実施形態を描写することを意図したものである。図中、類似の符号は、類似の要素を表す。
特許請求される構造及び方法の詳細な実施形態が本明細書で開示されるが、開示される実施形態は、種々の形態で具体化することができる特許請求される構造及び方法の単なる例証であることを理解することができる。しかしながら、本発明は、多くの異なる形態で具体化することができ、本明細書で述べる例示的な実施形態に限定されると解釈すべきではない。説明において、周知の特徴及び技術の詳細は、提示する実施形態を不必要に不明瞭にすることを避けるために省略される場合がある。
以後、説明の目的で、「上」、「下」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」といった用語及びそれらの派生語は、図面内で方向づけられた、開示された構造及び方法に関連したものとする。「上方に」、「上を覆う」、「頂上に」、「上に」、「上に配置される」又は「頂上に配置される」といった用語は、第１の要素、例えば第１の構造が、第２の要素、例えば第２の構造の上に存在することを意味し、ここで第１の要素と第２の要素との間に界面構造のような介在要素が存在してもよい。「直接接続」という用語は、第１の要素、例えば第１の構造と、第２の要素、例えば第２の構造とが、これら２つの要素の界面に媒介する伝導層、絶縁層又は半導体層を何ら有さずに接続されることを意味する。
本発明の実施形態の提示を不明瞭にしないために、以下の詳細な説明において、当該分野で知られたいくつかの処理ステップ又は動作は、提示のため及び例証の目的で組み合わされている場合もあり、また、いくつかの事例は、詳細に説明されていない場合もある。他の事例において、当該分野で知られたいくつかの処理ステップ又は動作は、まったく説明されていない場合がある。以下の説明は、どちらかといえば、本発明の種々の実施形態の弁別的な特徴又は要素に焦点を合わせていることを理解されたい。
上記のように、ＣＭＯＳ技術において、薄型酸化膜ＦＥＴ及び厚型酸化膜ＦＥＴは、正常（例えば０．８Ｖ）電圧及び高（例えば１．４Ｖ）電圧に曝露される場合がある。１４ｎｍ技術ノードの頃に、ＦＥＴ型式がプレーナ型からフィン型に変化してさらにスケールダウンし、その結果、デバイス製造は、薄型酸化膜ＦＥＴのみに変化した。薄型酸化膜ＦＥＴの特性ゆえに、高電圧への長期曝露は、薄型酸化膜ＦＥＴの。特にゲート誘電体及びソース／ドレイン拡散接合部に損傷を引き起こす場合があり、そのことが薄型酸化膜ＦＥＴデバイスの寿命を短くする場合がある。
例えば、メモリは、セル（ストレージノード）、アクセスデバイス、ワード線（ＷＬ）及びビット線（ＢＬ）で構成される。アクセスデバイスは、通常、より高電流を可能にするとともにセル面積を小さくすることができる薄型酸化膜ＦＥＴである。しかしながら、アクセスデバイス・ゲートを駆動することによってＷＬに沿って並んだセルにアクセスするＷＬドライバが存在する場合があり、これは、通常、常時高電圧に曝されることから、高信頼度でより高い電圧を駆動するために厚型酸化膜技術を用いて構築される。
アクセスデバイス（薄型酸化膜ＦＥＴ）が高電圧に曝される時間を短くすることは、ＦＥＴ特性を保持し、かつゲート誘電体及びソース／ドレイン拡散接合部の絶縁破壊を避けるための基本であり得る。カスコード法は、高電圧に対する連続的な曝露下で薄型酸化膜ＦＥＴが適正に機能することを可能にすることができるが、シングルパワーレール・ドライバしかサポートすることができない。この結果、高電圧に無限に曝されることに起因してアクセスデバイス（薄型酸化膜ＦＥＴ）の寿命が短くなる場合がある。
本開示の実施形態は、正常電圧及び高電圧の両方をサポートすることができ、より長いデバイス寿命のためにアクセスデバイス（薄型酸化膜ＦＥＴ）が高電圧に曝される時間を制限することができる、デュアルパワーレール・カスコードドライバを提供することができる。
以後、「薄型酸化膜技術」という用語は、本主題の技術ノードの技術を指すために使用するものとする。「厚型酸化膜技術」という用語は、本主題の技術ノードの１ノード以上前の技術ノードを含むことができる、以前の技術ノードの技術を指すために使用するものとする。薄型酸化膜技術に対する許容可能電圧は、一般に厚型酸化膜技術に対する許容可能電圧より低いことに留意されたい。
ここで図１を参照すると、本開示の実施形態による動的ランダムアクセスメモリ（ＤＲＡＭ）１の回路図が示されている。図１に示すように、ＤＲＡＭ１は、ワード線ドライバ回路１０、ビット線ドライバ回路２０、メモリセル・アレイ３０、ワード線（Ｗ／Ｌ）１１及びビット線（Ｂ／Ｌ）２１を含むことができる。
メモリセル・アレイ３０は、行及び列に配列された複数のメモリセル３１を含むことができる。各メモリセル３１は、ストレージキャパシタ３１１と、ストレージキャパシタ３１１に結合されたアクセスデバイス３１２とを含むことができる。ストレージキャパシタ３１１とアクセスデバイス３１２とを含む各セットは、対応するワード線１１と対応するビット線２１との間で直列に結合している。ストレージキャパシタ３１１は、情報が格納されるキャパシタとすることができる。アクセスデバイス３１２は、例えばＦＥＴを含むことができる。詳細には、アクセスデバイス３１２は、アクセスデバイス３１２のサイズを低減し、ＤＲＡＭ１の密度を増大させるために、薄型酸化膜技術を用いて形成することができる。
ワード線ドライバ回路１０は、複数のドライバ（Ｗ／Ｌドライバ）１００を含むことができる。各ドライバ１００は、対応するワード線１１の端部に接続される。ワード線ドライバ１０は、対応するワード線１１を駆動する。
ビット線ドライバ回路２０は、複数のビットドライバ（図示せず）を含むことができる。各ビットドライバは、対応するビット線２１の端部に接続される。ビット線ドライバ回路２０は、メモリセル３１に／から情報（データ）を入力／出力する。
各ワード線１１は、行方向に沿って整列したアクセスデバイス３１２のゲート（図示せず）に接続される。同様に、各ビット線２１は、列方向に沿って整列したアクセスデバイス３１２のソース（図示せず）に接続される。
各アクセスデバイス３１２は、対応するストレージキャパシタ３１１が読出し及び書込み動作のために選択されることを可能にすることができる。換言すれば、ストレージキャパシタ３１１の各行は、アサートされている対応するワード線１１に基づいて、読出し及び書込み動作のためにドライバ１００によって選択されることができる。
対応するワード線１１を駆動する各ドライバ１００は、ＤＲＡＭ１のワード線ドライバとすることができる。各ドライバ１００の負荷は、アクセスデバイス３１２のゲートを含むことができる。より詳細には、各ドライバ１００は、アクセスデバイス３１２のゲートに所定電圧を印加して、アクセスデバイス３１２のＯＮ／ＯＦＦを制御することができる。
本実施形態において、複数の電圧を、アクセスデバイス３１２のゲートに所定電圧として印加することができる。
より詳細には、この実施形態において、アクセスデバイス３１２は、薄型酸化膜技術を組み入れており、過電圧がアクセスデバイス３１２に印加される。過電圧は、アクセスデバイス３１２に常時又は連続的に印加される、許容可能電圧より高い電圧とすることができる。通常、ＦＥＴのゲート、ソース、及びドレインのような端子間の絶縁破壊は、ＦＥＴの寿命を短くする。
ＦＥＴがシリコン・オン・インシュレータ（ＳＯＩ）構造を含むことができる実施形態において、ゲートとソースとの間の破壊電圧及びゲートとドレインとの間の破壊電圧は、ソースとドレインとの間の破壊電圧より低い。
ＦＥＴがバルク構造を含むことができる実施形態において、ゲートとボディとの間の絶縁破壊がＳＯＩ構造に追加される場合がある。しかしながら、ボディ内に空乏層が形成される場合があるので、ゲートとボディとの間の破壊電圧は、ゲートとソースとの間の破壊電圧及びゲートとドレインとの間の破壊電圧の各々よりも高い。
したがって、デバイスの寿命を延ばすという観点から、ゲートとソースとの間に印加される電圧及びゲートとドレインとの間に印加される電圧を許容可能電圧以下に保持することが好ましい場合がある。他方、アクセスデバイス３１２に高電圧を印加することで、動作速度（アクセス速度）を向上させることができる。
したがって、本開示の実施形態は、アクセスデバイス３１２に高電圧を印加する方法を提供することができる。１つの実施形態において、アクセスデバイス３１２は、より厚い酸化膜を含むことができる。この実施形態では、アクセスデバイス３１２（ＦＥＴ）のサイズを大きくなり得ることに留意されたい。別の実施形態において、高電圧を印加する時間が制限され又は拘束される。この実施形態では、薄型酸化膜を含むＦＥＴのみを用いて集積回路を作製することができるので、集積回路において、より高密度を得ることができる。この実施形態において、高電圧の印加は、高速の動作速度を必要とするプロセス、例えばメモリへの書込み手順に限定することができることに留意されたい。読出し手順においては、高電圧は必ずしも必要ではなく、結果として、高電圧の代わりに許容可能電圧を用いることができることにも留意されたい。
さらに、アクセスデバイス３１２により高い電圧を供給するデバイス（例えば、ドライバ１００）は、デバイス自体の寿命が短くなることを防止するために、端子間の印加電圧を許容可能電圧以下の電圧に制限することが必要とされる
本実施形態において、各ドライバ１００は、異なる電圧を生成することができる。より詳細には、各ドライバ１００は、許容可能電圧（正常電圧）と、許容可能電圧より高い過電圧（高電圧）との間で電圧を切り替えることができる。換言すれば、各ドライバ１００は、対応するアクセスデバイス３１２が高電圧に曝される期間を制限して、アクセスデバイス３１２の寿命を延ばすことができる。いくつかの実施形態において、ドライバ１００は、動的切り替えデュアルパワーレール・カスコードドライバを含むことができる。
さらに、各ドライバ１００は、薄型酸化膜技術を含むことができる。ドライバ１００の構造は、ドライバ１００がそれ自体の寿命を短くすることを防止することができる。換言すれば、ドライバ１００の構造は、ドライバ１００を構成するデバイスに対する高電圧の連続的印加を防止することができる。
図２を参照すると、本開示の実施形態による、ドライバ１００の回路図が示されている。以後、正常電圧を低電圧ＶＤＤと呼ぶ。過電圧を高電圧ＶＰＰと呼ぶ（ＶＰＰ＞ＶＤＤ）。低電圧ＶＤＤより低い基準電圧を基準電圧ＶＳＳと表す（ＶＤＤ＞ＶＳＳ）。低電圧ＶＤＤと基準電圧ＶＳＳとの間の電圧を中間電圧ＶＭＩＤと表す（ＶＤＤ＞ＶＭＩＤ＞ＶＳＳ）。低電圧ＶＤＤ、高電圧ＶＰＰ及び中間電圧は、基準電圧ＶＳＳに基づく。基準電圧ＶＳＳは、通常、０Ｖに設定することができる。この実施形態において、高電圧ＶＰＰを「第１の電圧」を呼ぶこともあり、低電圧ＶＤＤを「第２の電圧」と呼ぶこともあり、基準電圧ＶＳＳを「第３の電圧」と呼ぶこともある。
図２に示すように、ドライバ１００は、４つのｐチャネルＦＥＴであるＰ０、Ｐ１、Ｐ２、Ｐ３、及び２つのｎチャネルＦＥＴであるＮ０、Ｎ１を含むことができる。
ＦＥＴＰ１のドレインは、ＦＥＴ Ｐ０のソースに結合される。ＦＥＴ Ｐ３のドレインは、ＦＥＴ Ｐ２のソースに結合される。ＦＥＴ Ｎ０のソースは、ＦＥＴ Ｎ１のドレインに結合される。ＦＥＴＮ０のドレインは、ＦＥＴ Ｐ０のドレイン及びＦＥＴ Ｐ２のドレインに結合される。この実施形態において、高電圧ＶＰＰは、ＦＥＴ Ｐ１のソースに印加され、低電圧ＶＤＤは、ＦＥＴＰ３のソースに印加され、基準電圧ＶＳＳは、ＦＥＴ Ｎ１のソースに印加される。
図２の実施形態において、２つの別個のレール（高電圧レール及び低電圧レール）をドライバ１００内に設ける。換言すれば、ドライバ１００は、デュアルパワーレール・ドライバとして機能することができる。ＦＥＴＰ１、ＦＥＴ Ｐ０、ＦＥＴ Ｎ０、及びＦＥＴ Ｎ１を通るレールは、高電圧レールを表し、ＦＥＴ Ｐ３、ＦＥＴ Ｐ２、ＦＥＴ Ｎ０、及びＦＥＴ Ｎ１を通るレールは、低電圧レールを表す。
この実施形態において、中間電圧ＶＭＩＤがＦＥＴＰ０のゲートに常時印加され、低電圧ＶＤＤがＦＥＴ Ｎ０のゲートに常時印加される。
さらに、入力信号ＩＮ１、ＩＮ２、ＩＮ３がドライバ１００に供給される。入力信号ＩＮ１は、低電圧ＶＤＤと基準電圧ＶＳＳとの間で切り替わり、ＦＥＴＮ１のゲート及びＦＥＴ Ｐ３のゲートに供給される。この実施形態において、入力信号ＩＮ１は、振幅ＶＤＤ−ＶＳＳを有する。入力信号ＩＮ２は、高電圧ＶＰＰと中間電圧ＶＭＩＤとの間で切り替わり、ＦＥＴＰ１のゲートに供給される。この実施形態において、入力信号ＩＮ２は、振幅ＶＰＰ−ＶＭＩＤを有する。入力信号ＩＮ３は、高電圧ＶＰＰと基準電圧ＶＳＳとの間で切り替わり、ＦＥＴＰ２のゲートに供給される。この実施形態において、入力信号ＩＮ３は、振幅ＶＰＰ−ＶＳＳを有する。
ＦＥＴＰ０のドレイン、ＦＥＴ Ｐ２のドレイン及びＦＥＴ Ｎ０のドレインの接続点（図示せず）は、出力信号ＯＵＴ０を出力するための出力点を表すことに留意されたい。
ｐチャネルＦＥＴＰ１は、「第１のｐチャネルＦＥＴ」とも呼ばれ、「ｐチャネルＦＥＴ Ｐ０は、「第２のｐチャネルＦＥＴ」とも呼ばれ、ｐチャネルＦＥＴ Ｐ３は、「第３のｐチャネルＦＥＴ」とも呼ばれ、ｐチャネルＦＥＴＰ２は、「第４のｐチャネルＦＥＴ」とも呼ばれ、ｎチャネルＦＥＴ Ｎ０は、「第１のｎチャネルＦＥＴ」とも呼ばれ、ｎチャネルＦＥＴ Ｎ１は、「第２のｎチャネルＦＥＴ」とも呼ばれ、出力信号ＯＵＴ０を出力するための出力点は、「出力端子」とも呼ばれることがある。
以後、ドライバ１００の動作を説明する。１つの実施形態において、例えば、高電圧ＶＰＰは、およそ１．４Ｖとすることができ、低電圧ＶＤＤは、およそ０．８Ｖとすることができ、基準電圧ＶＳＳは、およそ０Ｖとすることができ、中間電圧ＶＭＩＤは、およそ０．６Ｖとすることができる。ｐチャネルＦＥＴＰ０、Ｐ１、Ｐ２、Ｐ３の閾値電圧は、およそ−０．２Ｖと想定することができ、ｎチャネルＦＥＴ Ｎ０、Ｎ１の閾値電圧は、およそ０．２Ｖと想定することができる。いくつかの実施形態において、中間電圧ＶＭＩＤは、ＶＭＩＤ＝ＶＰＰ−ＶＤＤとして計算することができることに留意されたい。
この実施形態において、ＦＥＴＰ０は、中間電圧ＶＭＩＤがＦＥＴ Ｐ０のゲートに常時印加されて、弱いＯＮ状態にあることができる。加えて、ＦＥＴ Ｎ０は、低電圧ＶＤＤがＦＥＴ Ｎ０のゲートに常時印加されて、強いＯＮ状態にあることができる。
図３を参照すると、本開示の実施形態による、ドライバ１００の動作のタイミング図が示される。この実施形態において、横軸は、時間（ｎｓ）を示し、縦軸は、入力信号ＩＮ１、ＩＮ２、ＩＮ３及び出力信号ＯＵＴ０の電圧を示す。ドライバ１００は、１．０ｎｓから２．０ｎｓまでの期間に高電圧ＶＰＰ（１．４Ｖ）を出力し、３．０ｎｓから４．０ｎｓまでの期間に低電圧ＶＤＤ（０．８Ｖ）を出力し、残りの期間は基準電圧ＶＳＳ（０Ｖ）を出力する。
時刻０．０ｎｓにおいて、入力信号ＩＮ１は、低電圧ＶＤＤ（０．８Ｖ）であり、入力信号ＩＮ２は高電圧ＶＰＰ（１．４Ｖ）であり、入力信号ＩＮ３は基準電圧ＶＳＳ（０Ｖ）である。
図２及び図３を同時に参照すると、ゲートに入力信号ＩＮ２（１．４Ｖ）が印加されたＦＥＴＰ１は、ＯＦＦ状態にある。ゲートに入力信号ＩＮ３（０Ｖ）が印加されたＦＥＴ Ｐ２は、ＯＮ状態にある。ゲートに入力信号ＩＮ１（０．８Ｖ）が印加されたＦＥＴ Ｐ３は、ＯＦＦ状態である。ゲートに入力信号ＩＮ１（０．８Ｖ）が印加されたＦＥＴＮ１はＯＮ状態である。上記説明のように、ゲートに低電圧ＶＤＤが常時印加されたＦＥＴ Ｎ０は、強いＯＮ状態にある。
ここで、高電圧レールに含まれるＦＥＴＰ１はＯＦＦ状態にあり、低電圧レールに含まれるＦＥＴ Ｐ３もまたＯＦＦ状態にあるので、高電圧ＶＰＰ及び低電圧ＶＤＤは両方とも出力信号ＯＵＴ０として出力されない。対照的に、ＦＥＴＮ１及びＦＥＴ Ｎ０は、ＯＮ状態にあるので、出力信号ＯＵＴ０は、基準電圧ＶＳＳ（０Ｖ）になる。
中間電圧ＶＭＩＤ（０．６Ｖ）がＦＥＴＰ０のゲートに印加されるので、ＦＥＴ Ｐ１のドレインとＦＥＴ Ｐ０のソースとの接続点ｎｐｐの電圧は、中間電圧ＶＭＩＤ以上で維持される。例えば、接続点ｎｐｐの電圧は、接続点ｎｐｐに１．４Ｖが印加されていた場合、０．６Ｖになる。
ＦＥＴＰ２のゲートに基準電圧ＶＳＳ（０Ｖ）が印加されるので、ＦＥＴ Ｐ２は強いＯＮ状態にある。したがって、ＦＥＴ Ｐ３のドレインとＦＥＴ Ｐ２のソースとの間の接続点ｎｄｐの電圧は、０Ｖである。
ＦＥＴＮ１及びＦＥＴ Ｎ０は、強いＯＮ様態にあるので、ＦＥＴ Ｎ１のドレインとＦＥＴ Ｎ０のソースとの間の接続点ｎｄｎの電圧は０Ｖになる。
別の実施形態において、定常状態電圧を図２のＦＥＴデバイスに印加することができる。「定常状態の電圧」とは、ＦＥＴデバイスに常時又は連続的に印加される電圧を意味することに留意されたい。この実施形態において、定常状態の電圧は、以下のように印加することができる。
ＦＥＴＰ１において、ゲート（ＩＮ２：１．４Ｖ）とソース（ＶＰＰ：１．４Ｖ）との間の電圧、すなわちゲート−ｔｏ−ソース電圧は０Ｖとすることができ、ゲート（ＩＮ２：１．４Ｖ）とドレイン（ｎｐｐ：０．６Ｖ）との間の電圧、すなわちゲート−ｔｏ−ドレイン電圧は０．８Ｖとすることができ、ソース（ＶＰＰ：１．４Ｖ）とドレイン（ｎｐｐ：０．６Ｖ）との間の電圧、すなわちソース−ｔｏ−ドレイン電圧は０．８Ｖとすることができる。
ＦＥＴＰ０において、ゲート（ＶＭＩＤ：０．６Ｖ）とソース（ｎｐｐ：０．６Ｖ）との間の電圧は０Ｖとすることができ、ゲート（ＶＭＩＤ：０．６Ｖ）とドレイン（ＯＵＴ０：０Ｖ）との間の電圧は０．６Ｖとすることができ、ソース（ｎｐｐ：０．６Ｖ）とドレイン（ＯＵＴ０：０Ｖ）との間の電圧は０．６Ｖとすることができる。
ＦＥＴＰ３において、ゲート（ＩＮ１：０．８Ｖ）とソース（ＶＤＤ：０．８Ｖ）との間の電圧は０Ｖとすることができ、ゲート（ＩＮ１：０．８Ｖ）とドレイン（ｎｄｐ：０Ｖ）との間の電圧は０．８Ｖとすることができ、ソース（ＶＤＤ：０．８Ｖ）とドレイン（ｎｄｐ：０Ｖ）との間の電圧は０．８Ｖとすることができる。
ＦＥＴＰ２において、ゲート（ＩＮ３：０Ｖ）とソース（ｎｄｐ：０Ｖ）との間の電圧は０Ｖとすることができ、ゲート（ＩＮ３：０Ｖ）とドレイン（ＯＵＴ０：０Ｖ）との間の電圧は０Ｖとすることができ、ソース（ｎｄｐ：０Ｖ）とドレイン（ＯＵＴ０：０Ｖ）との間の電圧は０Ｖとすることができる。
ＦＥＴＮ１において、ゲート（ＩＮ１：０．８Ｖ）とソース（ＶＳＳ：０Ｖ）との間の電圧は０．８Ｖとすることができ、ゲート（ＩＮ１：０．８Ｖ）とドレイン（ｎｄｎ：０Ｖ）との間の電圧は０．８Ｖとすることができ、ソース（ＶＳＳ：０Ｖ）とドレイン（ｎｄｎ：０Ｖ）との間の電圧は０Ｖとすることができる。
ＦＥＴＮ０において、ゲート（ＶＤＤ：０．８Ｖ）とソース（ｎｄｎ：０Ｖ）との間の電圧は０．８Ｖとすることができ、ゲート（ＶＤＤ：０．８Ｖ）とドレイン（ＯＵＴ０：０Ｖ）との間の電圧は０．８Ｖとすることができ、ソース（ｎｄｎ：０Ｖ）とドレイン（ＯＵＴ０：０Ｖ）との間の電圧は０Ｖとすることができる。
上述のように、時刻０．０ｎｓにおいて、ドライバ１００に含まれるすべてのＦＥＴデバイスのゲートとソース、ゲートとドレイン、及びソースとドレインとの間のあらゆる電圧が、薄型酸化膜技術に対する許容可能電圧を表す低電圧ＶＤＤ（０．８Ｖ）以下である。
時刻１．０ｎｓにおいて、入力信号ＩＮ１は低電圧ＶＤＤ（０．８Ｖ）から基準電圧ＶＳＳ（０Ｖ）に切り替えられ、入力信号ＩＮ２は高電圧ＶＰＰ（１．４Ｖ）から中間電圧ＶＭＩＤ（０．６Ｖ）に切り替えられ、入力信号ＩＮ３は基準電圧ＶＳＳ（０Ｖ）から高電圧ＶＰＰ（１．４Ｖ）に切り替えられる。
入力信号ＩＮ１（０Ｖ）がゲートに印加されたＦＥＴＮ１はＯＦＦになる。これは基準電圧ＶＳＳを出力するためのレールを切断する。また、入力信号ＩＮ１（０Ｖ）がゲートに印加されたＦＥＴ Ｐ３はＯＮになる。
入力信号ＩＮ３（１．４Ｖ）がゲートに印加されたＦＥＴＰ２はＯＦＦになる。これは、ＦＥＴ Ｐ３がＯＮ状態にあっても、低電圧ＶＤＤを出力するための低電圧レールを切断する。
入力信号ＩＮ２（０．６Ｖ）がゲートに印加されたＦＥＴＰ１はＯＮになる。また、ＦＥＴ Ｐ０はＯＮ状態にある。これは、出力信号ＯＵＴ０を、ＦＥＴ Ｐ１とＦＥＴ Ｐ０とを通るレールを介して、基準電圧ＶＳＳ（０Ｖ）から高電圧ＶＰＰ（１．４Ｖ）に切り替える。
このとき、ＦＥＴＰ０のドレインとＦＥＴ Ｐ１のソースとの間の接続点ｎｐｐの電圧が高電圧ＶＰＰ（１．４Ｖ）になる。
ＦＥＴＰ３が十分に又は強いＯＮ状態にあるので、ＦＥＴ Ｐ３のドレインとＦＥＴ Ｐ２のソースとの間の接続点ｎｄｐの電圧は、低電圧ＶＤＤ（０．８Ｖ）になるように維持される。
ＦＥＴＮ０がＯＮ状態にあるので、ＦＥＴ Ｎ１のドレインとＦＥＴ Ｎ０のソースとの間の接続点ｎｄｎの電圧は０．８Ｖである。
上述のように、時刻１．０ｎｓにおいて、高電圧ＶＰＰ（１．４Ｖ）が、高電圧レールを介して出力信号ＯＵＴ０として出力される。
ＦＥＴＰ１において、ゲート（ＩＮ２：０．６Ｖ）とソース（ＶＰＰ：１．４Ｖ）との間の電圧は０．８Ｖであり、ゲート（ＩＮ２：０．６Ｖ）とドレイン（ｎｐｐ：１．４Ｖ）との間の電圧は０．８Ｖであり、ソース（ＶＰＰ：１．４Ｖ）とドレイン（ｎｐｐ：１．４Ｖ）との間の電圧は０Ｖである。
ＦＥＴＰ０において、ゲート（ＶＭＩＤ：０．６Ｖ）とソース（ｎｐｐ：１．４Ｖ）との間の電圧は０．８Ｖであり、ゲート（ＶＭＩＤ：０．６Ｖ）とドレイン（ＯＵＴ０：１．４Ｖ）との間の電圧は０．８Ｖであり、ソース（ｎｐｐ：１．４Ｖ）とドレイン（ＯＵＴ０：１．４Ｖ）との間の電圧は０Ｖである。
ＦＥＴＰ３において、ゲート（ＩＮ１：０Ｖ）とソース（ＶＤＤ：０．８Ｖ）との間の電圧は０．８Ｖであり、ゲート（ＩＮ１：０Ｖ）とドレイン（ｎｄｐ：０．８Ｖ）との間の電圧は０．８Ｖであり、ソース（ＶＤＤ：０．８Ｖ）とドレイン（ｎｄｐ：０．８Ｖ）との間の電圧は０Ｖである。
ＦＥＴＰ２において、ゲート（ＩＮ３：１．４Ｖ）とソース（ｎｄｐ：０．８Ｖ）との間の電圧は０．６Ｖであり、ゲート（ＩＮ３：１．４Ｖ）とドレイン（ＯＵＴ０：１．４Ｖ）との間の電圧は０Ｖであり、ソース（ｎｄｐ：０．８Ｖ）とドレイン（ＯＵＴ０：１．４Ｖ）との間の電圧は０．６Ｖである。
ＦＥＴＮ１において、ゲート（ＩＮ１：０Ｖ）とソース（ＶＳＳ：０Ｖ）との間の電圧は０Ｖであり、ゲート（ＩＮ１：０Ｖ）とドレイン（ｎｄｎ：０．８Ｖ）との間の電圧は０．８Ｖであり、ソース（ＶＳＳ：０Ｖ）とドレイン（ｎｄｎ：０．８Ｖ）との間の電圧は０．８Ｖである。
ＦＥＴＮ０において、ゲート（ＶＤＤ：０．８Ｖ）とソース（ｎｄｎ：０．８Ｖ）との間の電圧は０Ｖであり、ゲート（ＶＤＤ：０．８Ｖ）とドレイン（ＯＵＴ０：１．４Ｖ）との間の電圧は０．６Ｖであり、ソース（ｎｄｎ：０．８Ｖ）とドレイン（ＯＵＴ０：１．４Ｖ）との間の電圧は０．６Ｖである。
上述のように、時刻１．０ｎｓにおいて、ドライバ１００に含まれるすべてのＦＥＴデバイスのゲートとソース、ゲートとドレイン、及びソースとドレインとの間のあらゆる電圧が、薄型酸化膜技術に対する許容可能電圧を表す低電圧ＶＤＤ（０．８Ｖ）以下である。
時刻２．０ｎｓにおいて、入力信号ＩＮ１は基準電圧ＶＳＳ（０Ｖ）から低電圧ＶＤＤ（０．８Ｖ）に切り替えられ、入力信号ＩＮ２は中間電圧ＶＭＩＤ（０．６Ｖ）から高電圧ＶＰＰ（１．４Ｖ）切り替えられ、入力信号ＩＮ３は高電圧ＶＰＰ（１．４Ｖ）から基準電圧ＶＳＳ（０Ｖ）に切り替えられる。
この条件は、時刻０．０ｎｓと同じである。より詳細には、出力信号ＯＵＴ０は、基準電圧ＶＳＳ（０Ｖ）になる。ＦＥＴＰ１はＯＦＦ状態にあり、ＦＥＴ Ｐ２はＯＮ状態にあり、ＦＥＴ Ｐ３はＯＦＦ状態にあり、ＦＥＴ Ｎ１はＯＮ状態にある。ＦＥＴ Ｐ０及びＦＥＴ Ｎ０は、常時ＯＮ状態にある。
時刻３．０ｎｓにおいて、入力信号ＩＮ１は低電圧ＶＤＤ（０．８Ｖ）から基準電圧ＶＳＳ（０Ｖ）に切り替えられる。入力信号ＩＮ２は、高電圧ＶＰＰ（１．４Ｖ）で維持され、入力信号ＩＮ３は基準電圧ＶＳＳ（０Ｖ）で維持される。
入力信号ＩＮ１（０Ｖ）がゲートに印加されたＦＥＴＮ１はＯＦＦになる。これは、基準電圧ＶＳＳ（０Ｖ）を出力するためのレールを切断する。入力信号ＩＮ１（０Ｖ）がゲートに印加されたＦＥＴ Ｐ３はＯＮになる。これは、ＦＥＴＰ２がＯＮ状態にあるので、低電圧ＶＤＤ（０．８Ｖ）を出力するための低電圧レールを、ＦＥＴ Ｐ３及びＦＥＴ Ｐ２を介して接続する。換言すれば、低電圧ＶＤＤ（０．８Ｖ）が出力信号ＯＵＴ０として出力される。
逆に、ＦＥＴＰ１がＯＦＦ状態にあるので、高電圧ＶＰＰを出力するための高電圧レールは切断される。
上述のように、時刻３．０ｎｓにおいて、出力信号ＯＵＴ０として、低電圧ＶＤＤ（０．８Ｖ）が低電圧レールを介して出力される。
ＦＥＴＰ０のゲートに中間電圧ＶＭＩＤ（０．６Ｖ）が印加されるので、ＦＥＴ Ｐ１のドレインとＦＥＴ Ｐ０のソースとの間の接続点ｎｐｐの電圧は、ＯＮ状態のＦＥＴ Ｐ０を介した出力信号ＯＵＴ０（ＶＤＤ：０．８Ｖ）の電圧である。
ＦＥＴＰ２及びＦＥＴ Ｐ３が強いＯＮ状態にあるので、ＦＥＴ Ｐ３のドレインとＦＥＴ Ｐ２のソースとの間の接続点ｎｄｐの電圧は、低電圧ＶＤＤ（０．８Ｖ）である。
出力信号ＯＵＴ０が低電圧ＶＤＤ（０．８Ｖ）なので、ＦＥＴＮ１のドレインとＦＥＴ Ｎ０のソースとの間の接続点ｎｄｎの電圧は、ＯＮ状態にあるＦＥＴ Ｎ０を介した出力信号ＯＵＴ０（ＶＤＤ：０．８Ｖ）の電圧である。
ＦＥＴＰ１において、ゲート（ＩＮ２：１．４Ｖ）とソース（ＶＰＰ：１．４Ｖ）との間の電圧は０Ｖであり、ゲート（ＩＮ２：１．４Ｖ）とドレイン（ｎｐｐ：０．８Ｖ）との間の電圧は０．６Ｖであり、ソース（ＶＰＰ：１．４Ｖ）とドレイン（ｎｐｐ：０．８Ｖ）との間の電圧は０．６Ｖである。
ＦＥＴＰ０において、ゲート（ＶＭＩＤ：０．６Ｖ）とソース（ｎｐｐ：０．８Ｖ）との間の電圧は０．２Ｖであり、ゲート（ＶＭＩＤ：０．６Ｖ）とドレイン（ＯＵＴ０：０．８Ｖ）との間の電圧は０．２Ｖであり、ソース（ｎｐｐ：０．８Ｖ）とドレイン（ＯＵＴ０：０．８Ｖ）との間の電圧は０Ｖである。
ＦＥＴＰ３において、ゲート（ＩＮ１：０Ｖ）とソース（ＶＤＤ：０．８Ｖ）との間の電圧は０．８Ｖであり、ゲート（ＩＮ１：０Ｖ）とドレイン（ｎｄｐ：０．８Ｖ）との間の電圧は０．８Ｖであり、ソース（ＶＤＤ：０．８Ｖ）とドレイン（ｎｄｐ：０．８Ｖ）との間の電圧は０Ｖである。
ＦＥＴＰ２において、ゲート（ＩＮ３：０Ｖ）とソース（ｎｄｐ：０．８Ｖ）との間の電圧は０．８Ｖであり、ゲート（ＩＮ３：０Ｖ）とドレイン（ＯＵＴ０：０．８Ｖ）との間の電圧は０．８Ｖであり、ソース（ｎｄｐ：０．８Ｖ）とドレイン（ＯＵＴ０：０．８Ｖ）との間の電圧は０Ｖである。
ＦＥＴＮ１において、ゲート（ＩＮ１：０Ｖ）とソース（ＶＳＳ：０Ｖ）との間の電圧は０Ｖであり、ゲート（ＩＮ１：０Ｖ）とドレイン（ｎｄｎ：０．８Ｖ）との間の電圧は０．８Ｖであり、ソース（ＶＳＳ：０Ｖ）とドレイン（ｎｄｎ：０．８Ｖ）との間の電圧は０．８Ｖである。
ＦＥＴＮ０において、ゲート（ＶＤＤ：０．８Ｖ）とソース（ｎｄｎ：０．８Ｖ）との間の電圧は０Ｖであり、ゲート（ＶＤＤ：０．８Ｖ）とドレイン（ＯＵＴ０：０．８Ｖ）との間の電圧は０Ｖであり、ソース（ｎｄｎ：０．８Ｖ）とドレイン（ＯＵＴ０：０．８Ｖ）との間の電圧は０Ｖである。
上述のように、時刻３．０ｎｓにおいて、ドライバ１００に含まれるすべてのＦＥＴデバイスのゲートとソース、ゲートとドレイン、及びソースとドレインとの間のあらゆる電圧が、薄型酸化膜技術に対する許容可能電圧を表す低電圧ＶＤＤ（０．８Ｖ）以下である。
時刻４．０ｎｓにおいて、入力信号ＩＮ１は基準電圧ＶＳＳ（０Ｖ）から低電圧ＶＤＤ（０．８Ｖ）に切り替えられ、入力信号ＩＮ２は高電圧ＶＰＰ（１．４Ｖ）で維持され、入力信号ＩＮ３は基準電圧ＶＳＳ（０Ｖ）で維持される。
この条件は、時刻０．０ｎｓ及び時刻２．０ｎｓと同じである。また、出力信号ＯＵＴ０は、基準電圧ＶＳＳ（０Ｖ）になる。
上述のように、ドライバ１００は、出力信号ＯＵＴ０として、２つの異なる電圧、すなわち高電圧ＶＰＰ及び低電圧ＶＤＤを出力する。高電圧ＶＰＰを出力する期間を制御することで、アクセスデバイス３１２が高電圧ＶＰＰに曝される期間を制限することを可能にする。
この例において、入力信号ＩＮ１、ＩＮ２、ＩＮ３の組み合わせを変更することが、出力信号ＯＵＴ０を高電圧ＶＰＰと低電圧ＶＤＤとの間で切り替えることになる。この例において、出力信号ＯＵＴ０の立上がり時間及び立下り時間は、図３に示すように、０．１ｎｓ未満であることに留意されたい。
ドライバ１００は、ドライバ１００を構成するＦＥＴデバイス（ＦＥＴ）に、それぞれのデバイスのゲートとソースとの間、ゲートとドレインの間、及びソースとドレインの間で高電圧ＶＰＰが印加されることを防止することができる。このことは、アクセスデバイス３１２と同様に、薄型酸化膜技術を用いたドライバ１００の作製を可能にすることができる。より詳細には、ドライバ１００及びアクセスデバイス３１２を、薄型酸化膜技術を用いて作製することができ、これはドライバ１００及びアクセスデバイス３１２の製造プロセスを簡素化することができる。
ＦＥＴＰ１、Ｐ０、Ｎ０及びＮ１による高電圧レールにおいて、ＦＥＴ Ｐ１及びＦＥＴ Ｎ１は、ドライバ１００におけるインバータ回路を構成し、ＦＥＴ Ｐ１とＦＥＴ Ｎ１との間に設けられたＦＥＴＰ０及びＦＥＴ Ｎ０は、いわゆるカスコードデバイスであることに留意されたい。
ＦＥＴＰ０は、出力信号ＯＵＴ０が高電圧ＶＰＰであるときにＦＥＴ Ｐ１に高電圧ＶＰＰが印加されることを防止することによって、ＦＥＴ Ｐ１を保護することができる。
ＦＥＴＮ０は、出力信号ＯＵＴ０が高電圧ＶＰＰであるときにＦＥＴ Ｎ１に高電圧ＶＰＰが印加されることを防止することによって、ＦＥＴ Ｎ１を保護することができる。
詳細には、ＦＥＴＰ０、Ｎ０のようなカスコードデバイスが高電圧ＶＰＰを分散させて、ＦＥＴ Ｐ０、Ｐ１、Ｐ２、Ｐ３、Ｎ０、及びＮ１の各々に高電圧ＶＰＰが印加されることを防止する。
さらに、ＦＥＴＰ２は、出力信号ＯＵＴ０が高電圧ＶＰＰであるときに、ＯＦＦになって、ＦＥＴ Ｐ３に高電圧ＶＰＰが印加されることを防止して、ＦＥＴ Ｐ３を保護する。他方、ＦＥＴＰ２は、ＯＮになって、出力信号ＯＵＴ０に低電圧を供給する。
ＦＥＴＰ２は、動的にＯＮ／ＯＦＦ切替することができることに留意されたい。これは、ＦＥＴ Ｐ２が、ゲートに固定電圧が印加されるＦＥＴ Ｐ０、Ｎ０のような従来のカスコードデバイスとは異なることを意味する。
上記の実施形態において、ドライバ１００はＤＲＡＭ１内に設けられ又は配置されるが、ドライバ１００は、他の型式のメモリデバイス内に配置することもできる。
例えば、ドライバ１００は、フラッシュメモリ内に設けることができる。フラッシュメモリは、アクセスデバイス内に浮遊ゲートを含むことができる。ドライバ１００をフラッシュメモリ内に設けた実施形態において、フラッシュメモリは、ストレージキャパシタ３１１を含まなくてもよい。
例えば、ドライバ１００は、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）内に設けることができる。ＦｅＲＡＭは、ストレージキャパシタ３１１の代わりに強誘電体材料（膜）を含むことができる。ＦｅＲＡＭにおいて、強誘電体材料は、印加電圧の極性に応じて極性を変化させることができる。
例えば、ドライバ１００は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）内に設けることができる。ＭＲＡＭは、ストレージキャパシタ３１１の代わりにトンネル磁気抵抗膜を含むことができる。ＭＲＡＭは、磁化の角度に応じて電気伝導性を変化させる、磁気抵抗効果を利用する。
例えば、ドライバ１００は、相変化メモリ（ＰＣＭ）内に設けることができる。ＰＣＭは、ストレージキャパシタ３１１の代わりに相変化材料（膜）を含むことができる。ＰＣＭは、相変化に応じた抵抗率の変化を利用する。
例えば、ドライバ１００は、抵抗型ランダムアクセスメモリ（ＲＲＡＭ）内に設けることができる。ＲＲＡＭは、ストレージキャパシタ３１１の代わりに強く相関した電子系材料（strongly correlated electron system material）を含むことができる。ＲＲＡＭは、電圧を印加することにより電気抵抗を広範に変化させる電界誘起巨大抵抗変化（ＣＥＲ：colossal electro-resistance）効果を利用する。
例えば、ドライバ１００は、液晶ディスプレイパネル内に、その液晶画素を制御するために設けることができる。
例えば、ドライバ１００は、有機発光ダイオード（ＯＬＥＤ）ディスプレイパネル内に、そのＯＬＥＤ画素を制御するために設けることができる。
図４を参照すると、本開示の実施形態による、レベルシフタ３００のブロック図が示されている。上述のように、ドライバ１００は、振幅（ＶＤＤ−ＶＳＳ）を有する入力信号ＩＮ１、振幅（ＶＰＰ−ＶＭＩＤ）を有する入力信号ＩＮ２、及び振幅（ＶＰＰ−ＶＳＳ）を有する入力信号ＩＮ３を受けることができる。ドライバ１００の駆動回路は、特定の回路に限定されない。例えば、振幅（ＶＤＤ−ＶＳＳ）を有する入力信号ＩＮ１は、従来の回路（図示せず）によって生成することができる。他方、振幅（ＶＰＰ−ＶＳＳ）を有する入力信号ＩＮ３は、振幅（ＶＤＤ−ＶＳＳ）を有する入力信号ＩＮ１より広い振幅を有する。さらに、振幅（ＶＰＰ−ＶＭＩＤ）を有する入力信号ＩＮ２は、振幅（ＶＤＤ−ＶＳＳ）を有する入力信号ＩＮ１より複雑な振幅を有する。入力信号ＩＮ２及び入力信号ＩＮ３は、特に、図４に示すレベルシフタ３００によって生成することができる。
レベルシフタ３００は、振幅（ＶＤＤ−ＶＳＳ）を有する入力信号ＩＮ１０を受けて、振幅（ＶＰＰ−ＶＳＳ）を有するＯＵＴ５（入力信号ＩＮ３）及び振幅（ＶＰＰ−ＶＭＩＤ）を有するＯＵＴ４（入力信号ＩＮ２）を出力することができる。
本開示の１つの実施形態によれば、ドライバは、直列接続した第１のｐチャネル電界効果トランジスタ（ＦＥＴ）及び第２のｐチャネルＦＥＴと、直列接続した第３のｐチャネルＦＥＴ及び第４のｐチャネルＦＥＴと、直列接続した第１のｎチャネルＦＥＴ及び第２のｎチャネルＦＥＴと、第２のｐチャネルＦＥＴのドレイン、第４のｐチャネルＦＥＴのドレイン、及び第１のｎチャネルＦＥＴのドレインが互いに接続した接続点である、出力信号を出力するための出力端子と、を含むことができ、第１の電圧が、第１のｐチャネルＦＥＴのソースに印加され、第１の電圧より低い第２の電圧が、第３のｐチャネルＦＥＴのソースに印加され、第１の電圧及び第２の電圧より低い第３の電圧が、第２のｎチャネルＦＥＴのソースに印加され、第１の電圧、第２の電圧、及び第３の電圧のうち１つが、第１のｐチャネルＦＥＴ、第３のｐチャネルＦＥＴ、第４のｐチャネルＦＥＴ、及び第２のｎチャネルＦＥＴの対応するゲートに入力された入力信号に基づいて出力端子から出力される。
第２の電圧と第３の電圧との間の差動電圧以下の電圧が、第１のｐチャネルＦＥＴ、第２のｐチャネルＦＥＴ、第３のｐチャネルＦＥＴ、第４のｐチャネルＦＥＴ、第１のｎチャネルＦＥＴ、及び第２のｎチャネルＦＥＴの対応するゲート−ｔｏ−ソース及び対応するゲート−ｔｏ−ドレインに常時印加される。
第２のｐチャネルＦＥＴ、第４のｐチャネルＦＥＴ、及び第１のｎチャネルＦＥＴは、第１のｐチャネルＦＥＴ、第３のｐチャネルＦＥＴ、第４のｐチャネルＦＥＴ、及び第２のｎチャネルＦＥＴの対応するゲート−ｔｏ−ソース及び対応するゲート−ｔｏ−ドレインに印加される電圧である印加電圧が、第２の電圧と第３の電圧との間の差動電圧を常時超えることを防止するための、カスコードデバイスである。
第２のｐチャネルＦＥＴのゲート及び第１のｎチャネルＦＥＴのゲートにそれぞれ固定電圧が印加される。
出力端子から第１の電圧が出力される場合、第１のｐチャネルＦＥＴがＯＮに設定され、第３のｐチャネルＦＥＴがＯＮに設定され、第４のｐチャネルＦＥＴがＯＮに設定され、第２のｎチャネルＦＥＴがＯＦＦに設定される。
出力端子から第２の電圧が出力される場合、第１のｐチャネルＦＥＴがＯＦＦに設定され、第３のｐチャネルＦＥＴがＯＮに設定され、第４のｐチャネルＦＥＴがＯＮに設定され、第２のｎチャネルＦＥＴがＯＦＦに設定される。
出力端子から第３の電圧が出力される場合、第１のｐチャネルＦＥＴがＯＦＦに設定され、第３のｐチャネルＦＥＴがＯＦＦに設定され、第４のｐチャネルがＯＦＦに設定され、第２のｎチャネルＦＥＴがＯＮに設定される。
したがって、本開示の実施形態は、正常電圧及び高電圧をサポートすることが可能であるとともに、より長い耐用年数のためにアクセスデバイス（薄型酸化膜ＦＥＴ）が高電圧に曝される時間を制限する、デュアルパワーレール・カスコードＷＬドライバを提供することができる。
本開示の実施形態によれば、動的ランダムアクセスメモリ（ＤＲＡＭ）は、アレイ状に配置された複数のメモリであって、メモリの各々が少なくともアクセス電界効果トランジスタ（ＦＥＴ）と、ストレージキャパシタとを有する、複数のメモリと、対応するメモリの各ゲートに結合された、メモリ駆動用のドライバと、を含むことができ、ドライバは、直列接続した第１のｐチャネル電界効果トランジスタ（ＦＥＴ）及び第２のｐチャネルＦＥＴと、直列接続した第３のｐチャネルＦＥＴ及び第４のｐチャネルＦＥＴと、直列接続した第１のｎチャネルＦＥＴ及び第２のｎチャネルＦＥＴと、第２のｐチャネルＦＥＴのドレイン、第４のｐチャネルＦＥＴのドレイン、及び第１のｎチャネルＦＥＴのドレインが互いに接続した接続点である、出力信号を出力するための出力端子と、を含み、第１の電圧が、第１のｐチャネルＦＥＴのソースに印加され、第１の電圧より低い第２の電圧が、第３のｐチャネルＦＥＴのソースに印加され、第１の電圧及び第２の電圧より低い第３の電圧が、第２のｎチャネルＦＥＴのソースに印加され、第１の電圧、第２の電圧、及び第３の電圧のうち１つが、第１のｐチャネルＦＥＴ、第３のｐチャネルＦＥＴ、第４のｐチャネルＦＥＴ、及び第２のｎチャネルＦＥＴの対応するゲートに入力された入力信号に基づいて出力端子から出力される。
本開示の別の実施形態によれば、フラッシュメモリは、アレイ状に配置された複数のメモリであって、メモリの各々が、少なくとも、浮遊ゲートを設けたアクセス電界効果トランジスタ（ＦＥＴ）を有する、複数のメモリと、対応するメモリの各ゲートに結合された、メモリ駆動用のドライバと、を含むことができ、ドライバは、直列接続した第１のｐチャネル電界効果トランジスタ（ＦＥＴ）及び第２のｐチャネルＦＥＴと、直列接続した第３のｐチャネルＦＥＴ及び第４のｐチャネルＦＥＴと、直列接続した第１のｎチャネルＦＥＴ及び第２のｎチャネルＦＥＴと、第２のｐチャネルＦＥＴのドレイン、第４のｐチャネルＦＥＴのドレイン、及び第１のｎチャネルＦＥＴのドレインが互いに接続した接続点である、出力信号を出力するための出力端子と、を含み、第１の電圧が、第１のｐチャネルＦＥＴのソースに印加され、第１の電圧より低い第２の電圧が、第３のｐチャネルＦＥＴのソースに印加され、第１の電圧及び第２の電圧より低い第３の電圧が、第２のｎチャネルＦＥＴのソースに印加され、第１の電圧、第２の電圧、及び第３の電圧のうち１つが、第１のｐチャネルＦＥＴ、第３のｐチャネルＦＥＴ、第４のｐチャネルＦＥＴ、及び第２のｎチャネルＦＥＴの対応するゲートに入力された入力信号に基づいて出力端子から出力される。
強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）は、アレイ状に配置された複数のメモリであって、メモリの各々が少なくともアクセス電界効果トランジスタ（ＦＥＴ）と、強誘電体材料膜とを有する、複数のメモリと、対応するメモリの各ゲートに結合された、メモリ駆動用のドライバと、を含むことができ、ドライバは、直列接続した第１のｐチャネル電界効果トランジスタ（ＦＥＴ）及び第２のｐチャネルＦＥＴと、直列接続した第３のｐチャネルＦＥＴ及び第４のｐチャネルＦＥＴと、直列接続した第１のｎチャネルＦＥＴ及び第２のｎチャネルＦＥＴと、第２のｐチャネルＦＥＴのドレイン、第４のｐチャネルＦＥＴのドレイン、及び第１のｎチャネルＦＥＴのドレインが互いに接続した接続点である、出力信号を出力するための出力端子と、を含み、第１の電圧が、第１のｐチャネルＦＥＴのソースに印加され、第１の電圧より低い第２の電圧が、第３のｐチャネルＦＥＴのソースに印加され、第１の電圧及び第２の電圧より低い第３の電圧が、第２のｎチャネルＦＥＴのソースに印加され、第１の電圧、第２の電圧、及び第３の電圧のうち１つが、第１のｐチャネルＦＥＴ、第３のｐチャネルＦＥＴ、第４のｐチャネルＦＥＴ、及び第２のｎチャネルＦＥＴの対応するゲートに入力された入力信号に基づいて出力端子から出力される。
本開示の別の実施形態によれば、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、アレイ状に配置された複数のメモリであって、メモリの各々が少なくともアクセス電界効果トランジスタ（ＦＥＴ）と、トンネル磁気抵抗膜とを有する、複数のメモリと、対応するメモリの各ゲートに結合された、メモリ駆動用のドライバと、を含むことができ、ドライバは、直列接続した第１のｐチャネル電界効果トランジスタ（ＦＥＴ）及び第２のｐチャネルＦＥＴと、直列接続した第３のｐチャネルＦＥＴ及び第４のｐチャネルＦＥＴと、直列接続した第１のｎチャネルＦＥＴ及び第２のｎチャネルＦＥＴと、第２のｐチャネルＦＥＴのドレイン、第４のｐチャネルＦＥＴのドレイン、及び第１のｎチャネルＦＥＴのドレインが互いに接続した接続点である、出力信号を出力するための出力端子と、を含み、第１の電圧が、第１のｐチャネルＦＥＴのソースに印加され、第１の電圧より低い第２の電圧が、第３のｐチャネルＦＥＴのソースに印加され、第１の電圧及び第２の電圧より低い第３の電圧が、第２のｎチャネルＦＥＴのソースに印加され、第１の電圧、第２の電圧、及び第３の電圧のうち１つが、第１のｐチャネルＦＥＴ、第３のｐチャネルＦＥＴ、第４のｐチャネルＦＥＴ、及び第２のｎチャネルＦＥＴの対応するゲートに入力された入力信号に基づいて出力端子から出力される。
本発明の種々の実施形態の説明は、例証の目的で提示したものであるが、網羅的であることも、又は開示された実施形態に限定することも意図しない。説明した実施形態の範囲から逸脱することなく、多くの修正及び変形が当業者には明らかであろう。本明細書で用いる用語は、実施形態の原理、実際的な用途、若しくは市場において見いだされる技術に優る技術的改善を最も良く説明するように、又は当業者が本明細書で開示される実施形態を理解することを可能にするように、選択されたものである。
１：動的ランダムアクセスメモリ（ＤＲＡＭ）
１０：ワード線ドライバ回路
１１：ワード線
２０：ビット線ドライバ回路
２１：ビット線
３０：メモリセル・アレイ
３１：メモリセル
１００：ドライバ
３００：レベルシフタ
３１１：ストレージキャパシタ
３１２：アクセスデバイス

Claims (20)

  1. アクセスデバイスの長いデバイス寿命のためのデュアルパワーレール・カスコードドライバを構成方法する方法であって、前記方法は、
    第１の電圧を、第２のｐチャネル電界効果トランジスタ（ＦＥＴ）と直列接続した第１のｐチャネルＦＥＴのソースに印加することと、
    前記第１の電圧より低い第２の電圧を、第４のｐチャネルＦＥＴと直列接続した第３のｐチャネルＦＥＴのソースに印加することと、
    前記第１の電圧及び前記第２の電圧より低い第３の電圧を、第１のｎチャネルＦＥＴと直列接続した第２のｎチャネルＦＥＴのソースに印加することと、
    を含み、
    前記第２のｐチャネルＦＥＴのドレイン、前記第４のｐチャネルＦＥＴのドレイン、及び前記第１のｎチャネルＦＥＴのドレインは、出力信号を出力するための出力端子を含む接続点において互いに接続しており、
    前記第１の電圧、前記第２の電圧、及び前記第３の電圧のうちの１つを、前記第１のｐチャネルＦＥＴ、前記第３のｐチャネルＦＥＴ、前記第４のｐチャネルＦＥＴ、及び前記第２のｎチャネルＦＥＴの対応するゲートに入力された入力信号に基づいて、前記出力端子から出力すること、
    を含む、方法。
  2. 前記第２の電圧と前記第３の電圧との間の差動電圧以下の電圧を、前記第１のｐチャネルＦＥＴ、前記第２のｐチャネルＦＥＴ、前記第３のｐチャネルＦＥＴ、前記第４のｐチャネルＦＥＴ、前記第１のｎチャネルＦＥＴ、及び前記第２のｎチャネルＦＥＴの対応するゲート−ｔｏ−ソース及び対応するゲート−ｔｏ−ドレインに常時印加すること、
    をさらに含む、請求項１に記載の方法。
  3. 前記第２のｐチャネルＦＥＴ、前記第４のｐチャネルＦＥＴ、及び前記第１のｎチャネルＦＥＴは、印加電圧が前記第２の電圧と前記第３の電圧との間の差動電圧を常時超えることを防止するための、カスコードデバイスである、請求項２に記載の方法。
  4. 固定電圧を、前記第２のｐチャネルＦＥＴのゲート及び前記第１のｎチャネルＦＥＴのゲートにそれぞれ印加すること、
    をさらに含む、請求項１に記載の方法。
  5. 前記出力端子から出力される前記第１の電圧に基づいて、
    前記第１のｐチャネルＦＥＴをＯＮに設定し、
    前記第３のｐチャネルＦＥＴをＯＮに設定し、
    前記第４のｐチャネルＦＥＴをＯＮに設定し、
    前記第２のｎチャネルＦＥＴをＯＦＦに設定する、
    請求項１に記載の方法。
  6. 前記出力端子から出力される前記第２の電圧に基づいて、
    前記第１のｐチャネルＦＥＴをＯＦＦに設定し、
    前記第３のｐチャネルＦＥＴをＯＮに設定し、
    前記第４のｐチャネルＦＥＴをＯＮに設定し、
    前記第２のｎチャネルＦＥＴをＯＦＦに設定する、
    請求項１に記載の方法。
  7. 前記出力端子から出力される前記第３の電圧に基づいて、
    前記第１のｐチャネルＦＥＴをＯＦＦに設定し、
    前記第３のｐチャネルＦＥＴをＯＦＦに設定し、
    前記第４のｐチャネルＦＥＴをＯＦＦに設定し、
    前記第２のｎチャネルＦＥＴをＯＮに設定する、
    請求項１に記載の方法。
  8. アクセスデバイスの長いデバイス寿命のためのデュアルパワーレール・カスコードドライバであって、前記ドライバは、
    直列接続した第１のｐチャネル電界効果トランジスタ（ＦＥＴ）及び第２のｐチャネルＦＥＴと、
    直列接続した第３のｐチャネルＦＥＴ及び第４のｐチャネルＦＥＴと、
    直列接続した第１のｎチャネルＦＥＴ及び第２のｎチャネルＦＥＴと、
    前記第２のｐチャネルＦＥＴのドレイン、前記第４のｐチャネルＦＥＴのドレイン、及び前記第１のｎチャネルＦＥＴのドレインが互いに接続した接続点である、出力信号を出力するための出力端子と、
    を含み、
    第１の電圧が、前記第１のｐチャネルＦＥＴのソースに印加され、
    前記第１の電圧より低い第２の電圧が、前記第３のｐチャネルＦＥＴのソースに印加され、
    前記第１の電圧及び前記第２の電圧より低い第３の電圧が、前記第２のｎチャネルＦＥＴのソースに印加され、
    前記第１の電圧、前記第２の電圧、及び前記第３の電圧のうち１つが、前記第１のｐチャネルＦＥＴ、前記第３のｐチャネルＦＥＴ、前記第４のｐチャネルＦＥＴ、及び前記第２のｎチャネルＦＥＴの対応するゲートに入力された入力信号に基づいて、前記出力端子から出力される、ドライバ。
  9. 前記第２の電圧と前記第３の電圧との間の差動電圧以下の電圧が、前記第１のｐチャネルＦＥＴ、前記第２のｐチャネルＦＥＴ、前記第３のｐチャネルＦＥＴ、前記第４のｐチャネルＦＥＴ、前記第１のｎチャネルＦＥＴ、及び前記第２のｎチャネルＦＥＴの対応するゲート−ｔｏ−ソース及び対応するゲート−ｔｏ−ドレインに常時印加される、請求項８に記載のドライバ。
  10. 前記第２のｐチャネルＦＥＴ、前記第４のｐチャネルＦＥＴ、及び前記第１のｎチャネルＦＥＴは、印加電圧が前記第２の電圧と前記第３の電圧との間の差動電圧を常時超えることを防止するための、カスコードデバイスである、請求項９に記載のドライバ。
  11. 前記第２のｐチャネルＦＥＴのゲート及び前記第１のｎチャネルＦＥＴのゲートにそれぞれ固定電圧が印加される、請求項８に記載のドライバ。
  12. 前記出力端子から出力される前記第１の電圧に基づいて、前記第１のｐチャネルＦＥＴがＯＮに設定され、前記第３のｐチャネルＦＥＴがＯＮに設定され、前記第４のｐチャネルＦＥＴがＯＮに設定され、前記第２のｎチャネルＦＥＴがＯＦＦに設定される、請求項８に記載のドライバ。
  13. 前記出力端子から出力される前記第２の電圧に基づいて、前記第１のｐチャネルＦＥＴがＯＦＦに設定され、前記第３のｐチャネルＦＥＴがＯＮに設定され、前記第４のｐチャネルＦＥＴがＯＮに設定され、前記第２のｎチャネルＦＥＴがＯＦＦに設定される、請求項８に記載のドライバ。
  14. 前記出力端子から出力される前記第３の電圧に基づいて、前記第１のｐチャネルＦＥＴがＯＦＦに設定され、前記第３のｐチャネルＦＥＴがＯＦＦに設定され、前記第４のｐチャネルＦＥＴがＯＦＦに設定され、前記第２のｎチャネルＦＥＴがＯＮに設定される、請求項８に記載のドライバ。
  15. メモリデバイスであって、
    動的ランダムアクセスメモリ（ＤＲＡＭ）を含む前記メモリデバイス内に配置された複数のメモリであって、前記複数のメモリ内の各メモリが、少なくとも１つのアクセス電界効果トランジスタ（ＦＥＴ）と、ストレージキャパシタとを含む、複数のメモリと、
    前記複数のメモリ内の各メモリのゲートに結合された、前記複数のメモリを駆動するためのドライバと、
    を含み、
    前記ドライバは、
    直列接続した第１のｐチャネル電界効果トランジスタ（ＦＥＴ）及び第２のｐチャネルＦＥＴと、
    直列接続した第３のｐチャネルＦＥＴ及び第４のｐチャネルＦＥＴと、
    直列接続した第１のｎチャネルＦＥＴ及び第２のｎチャネルＦＥＴと、
    前記第２のｐチャネルＦＥＴのドレイン、前記第４のｐチャネルＦＥＴのドレイン、及び前記第１のｎチャネルＦＥＴのドレインが互いに接続した接続点である、出力信号を出力するための出力端子と、
    を含み、
    第１の電圧が、前記第１のｐチャネルＦＥＴのソースに印加され、
    前記第１の電圧より低い第２の電圧が、前記第３のｐチャネルＦＥＴのソースに印加され、
    前記第１の電圧及び前記第２の電圧より低い第３の電圧が、前記第２のｎチャネルＦＥＴのソースに印加され、
    前記第１の電圧、前記第２の電圧、及び前記第３の電圧のうち１つが、前記第１のｐチャネルＦＥＴ、前記第３のｐチャネルＦＥＴ、前記第４のｐチャネルＦＥＴ、及び前記第２のｎチャネルＦＥＴの対応するゲートに入力された入力信号に基づいて前記出力端子から出力される、
    メモリデバイス。
  16. フラッシュメモリ内に配置された複数のメモリをさらに含み、前記複数のメモリ内の各メモリは、浮遊ゲートを設けた少なくとも１つのアクセス電界効果トランジスタ（ＦＥＴ）を含む、請求項１５に記載のメモリデバイス。
  17. 強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）内に配置された複数のメモリをさらに含み、前記複数のメモリ内の各メモリは、少なくとも１つの電界効果トランジスタ（ＦＥＴ）と、強誘電体材料膜とを含む、請求項１５に記載のメモリデバイス。
  18. 磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）内に配置された複数のメモリをさらに含み、前記複数のメモリ内の各メモリは、少なくとも１つの電界効果トランジスタ（ＦＥＴ）と、トンネル磁気抵抗膜とを含む、請求項１５に記載のメモリデバイス。
  19. 相変化メモリ（ＰＣＭ）内に配置された複数のメモリをさらに含み、前記複数のメモリ内の各メモリは、少なくとも１つの電界効果トランジスタ（ＦＥＴ）と、相変化膜とを含む、請求項１５に記載のメモリデバイス。
  20. 抵抗型ランダムアクセスメモリ（ＲＲＡＭ）内に配置された複数のメモリをさらに含み、前記複数のメモリ内の各メモリは、少なくとも１つの電界効果トランジスタ（ＦＥＴ）と、強く相関した電子系材料とを含む、請求項１５に記載のメモリデバイス。
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