L invention concerne un circuit logique alimenté par une source de tension avec une borne + et une borne - et dont les états des variables logiques sont représentés par des tensions pouvant prendre deux niveaux voisins de ceux des deux bornes + et - de la source, comprenant au moins une porte logique constituée d'un premier groupe de transistors à effet de champ, à électrode de commande isolée, de type n reliant le noeud de sortie représentant la variable de sortie de la porte à la borne - de la source et d'un second groupe de transistors à effet de champ, à électrode de commande isolée, de type p, reliant le même noeud de sortie à la borne + de la source.
De tels circuits sont décrits dans le brevet suisse no 561 986.
Le but de la présente invention est d'améliorer ces circuits en se basant sur un nouveau concept. Ce nouveau concept permet de réaliser un registre à décalage ne nécessitant qu'une seule variable de transfert, et des circuits diviseurs de fréquence dont le rapport de division est supérieur à 2. Ces circuits comportent un petit nombre de transistors et des interconnexions simples favorables à l'intégration. La consommation dynamique est inférieure à celle des circuits connus. De plus, chaque transistor du signal d'entrée ne provoque la transition que d'une seule variable, ce qui est un gage de rapidité et devrait conduire à une fréquence limite plus élevée que dans les circuits connus. Ces circuits ne comportent aucun aléa essentiel, ce qui les rend insensibles, dans une large mesure, aux variations de charge capacitives.
Le circuit logique selon l'invention est caractérisé en ce qu'un premier transistor de type n du premier groupe de transistors est relié à une borne d'une première variable, ce premier transistor étant branché en série avec au moins un deuxième transistor du même type relié à la borne d'une autre variable, et en ce qu'un premier transistor de type p du deuxième groupe est relié à la même borne de la première variable, ce premier transistor étant branché en série avec au moins un deuxième transistor du même type relié à la borne d'une autre variable.
Le dessin représente à titre d'exemple plusieurs modes d'exécution du circuit selon l'invention.
La fig. 1 représente un étage de circuit selon un premier mode d'exécution,
la fig. 2 un étage d'un circuit plus simple selon ce premier mode,
la fig. 3 un registre à décalage formé de la connexion en cascade d'étages selon la fig. 2,
la fig. 4 les formes d'onde dans un registre à décalage monophasé,
la fig. 5 un diviseur de fréquence par 3,
la fig. 6 les formes d'onde dans le diviseur de fréquence par 3 de la fig. 5,
La fig. 7 un diviseur de fréquence par 4,
la fig. 8 les formes d'onde dans le diviseur de fréquence par 4 de la fig. 7,
la fig. 9 une variante d'un diviseur de fréquence par 3,
la fig. 10 un premier circuit diviseur par 3 semi-statique, et
la fig. 11 un deuxième circuit diviseur par 3 semi-statique.
La fig. 1 représente un étage du circuit selon un premier mode d'exécution de l'invention. Il consiste en un premier transistor Metal-Oxyde-Semiconducteur (MOST) 1 à canal p en série entre la borne positive +UB d une source de tension et un circuit 3, en un second MOST 2 à canal n en série entre la borne négative (masse) O de la source de tension et un second circuit 4. Les transistors 1 et 2 sont commandés par la même variable de transfert ou d'horloge I. Les circuits 1 et 2 ont une borne de sortie commune S chargée par une capacité 7 servant à maintenir sa tension constante pendant les intervalles où elle est déconnectée de la source de tension. Le circuit 3 est une combinaison série-parallèle de MOST à canal p uniquement, le circuit 4 est une combinaison série-parallèle de MOST à canal n uniquement.
Les transistors à canal p de 3 sont commandés par des variables Ai Au ... Am, les transistors à canal n de 4 par des variables Bl B2 ... Bn.
Pour comprendre le fonctionnement du circuit de la fig. 1, considérons le circuit plus simple de la fig. 2, où le MOST 11 remplace le circuit complexe 3 et le MOST 12 remplace le circuit complexe 4. Les variables I, A et B peuvent prendre chacune 2 niveaux de tension voisins de + UB et O. Le niveau +UB correspond à un 1 logique et provoque la conduction d'un MOST à canal n et le bloquage d'un MOST à canal p. Le niveau O correspond à un 0 logique et provoque le bloquage d'un MOST à canal n et la conduction d'un MOST à canal p.
La variable I étant appliquée simultanément aux transistors 1 et 2, l'un et un seul de ces transistors conduit à chaque instant.
Il n'y a jamais possibilité d'un courant direct de +UB à O, sauf pendant les courtes périodes des transitions. Lorsque I = 0, la sortie S ne dépend pas de B. Aussi longtemps que A reste 1, S conserve la valeur qu'elle avait auparavant. Si A transite de 1 à 0, S est forcé dans l'état 1. Ensuite, toute autre transition de A ne provoquera aucun changement de S, qui peut rester dans un même état pendant une période relativement longue, déterminée par les courants de fuite et la valeur de la capacité 15.
Lorsque I transite de 0 à 1, une transition inverse de S dépend de B. Si B = 0, S conserve l'état qu'il avait au moment de la transition. Si B = 1, S est forcé dans l'état 0. Si B transite de 0 à 1 après I, S transite de 1 à 0 à cet instant. Toute variation ultérieure de B de 1 à 0 n'a plus d'effet sur S. De plus, tant que I = 1, S est totalement indépendant de A. En résumé, le circuit de la fig. 2 combine des fonctions de mémoire et de deux logiques différentes associées à l'état de la variable d'horloge I. Lorsque I = 0, le transistor de déclenchement 12 est inhibé et le transistor d'enclenchement 11 est actif; lorsque
I I = 1, le transistor d'enclenchement 11 est inhibé et le transistor de déclenchement 12 est actif.
La fig. 1 fonctionne de la même manière, à condition de considérer le bloc 3 commandé par les variables Ai A2 ... au comme un transistor équivalent, dont la conduction est commandée par un opérateur logique, et de considérer le bloc 4, commandé par les variables Bi ..... Bn comme un transistor équivalent, dont la conduction est commandée par un autre opérateur logique. Ce circuit de la fig. 1 est d'une grande souplesse car il permet de réaliser des opérations logiques par une commande individuelle des transitions montantes et des transitions descendantes, selon des opérations logiques différentes. De plus, les fonctions logiques réalisées par chacun des blocs 3 et 4 ne doivent pas être déterminées à chaque instant, mais peuvent être simplifiées par les considérations suivantes:
1.
Les variables d'entrée du bloc 3 n'ont aucune influence
sur la variable de sortie S pendant que le transistor 1 est
bloqué (I = 1). De même, les variables d'entrée du bloc
4 n'ont aucune influence sur la variable de sortie S pen
dant que le transistor 2 est bloqué (I = 0).
2. Les variables d'entrée du bloc 3 n'ont plus aucune
influence sur la variable de sortie S dès que celle-ci est à
1. De même, les variables d'entrée du bloc 4 n'ont plus
aucune influence sur la variable de sortie S dès que
celle-ci est à 0.
3. En conséquence, les conditions à satisfaire par le bloc 3
doivent assurer la transition de la variable de sortie S au
moment désiré, et peuvent être complétées par des condi
tions d'indifférence aux instants où elles n'ont pas d'in
fluence. Ces conditions permettent, en général, une sim
plification des opérations logiques effectuées par chacun
des blocs. Cette simplification est manifeste dans le cas
d'opérations de comptage, ainsi que le montreront les
exemples qui suivent.
La fig. 3 représente la connexion en cascade de plusieurs étages dont chacun correspond au circuit selon la fig. 2.
Chaque étage est associé à une variable de transfert li 12 I3 ...
qui lui est propre. Le premier de ces étages est commandé par une variable unique A à ses deux entrées, le second étage est commandé par la sortie du premier, etc... Le premier étage, formé des transistors 1, 21, 22, 2 se comporterait comme un inverseur si les transistors 1 et 2 conduisaient simultanément.
Mais ce cas ne se présente jamais. Lorsque li = 0, le transisto 1 conduit et le transistor 2 est bloqué. Si A = 0, cet étage se comporte effectivement comme un inverseur et B = 1. Mais Si
A = 1, la sortie B est flottante et son potentiel n'est maintenu que par la capacité 23. Au moment où li passe de 0 à 1, si
A = 0, il ne se passe rien, B ne change pas. Si A = 1, la sortie
B est forcée à l'état 0, quel que soit son état précédent. Les états 0 et 1 de A sont donc transmis à B avec inversion et avec un retard qui dépend de A. Le second étage, composé des transistors 24 à 27 se comporte de la même manière pour transférer la variable B en C avec inversion. La sortie C est donc conforme à la valeur de l'entrée A une période auparavant.
Le circuit de la fig. 3 est une sorte de registre à décalage (shift register) dynamique.
La fig. 4 montre les formes d'onde lorsque toutes les variables de transfert sont identiques à une même variable d'horloge I et qu'une certaine variation de la variable A est admise à l'entrée. On constate que la variation de A se retrouve en C, mais décalée d'une période de I, alors que B est décalé par rapport à A d'une demi-période, et inversé. Des variations non synchronisées avec I ont tendance à donner, après quelques étages, une onde synchronisée. On a admis sur cette figure, que A restait constant pendant au moins
3
2 périodes deI,et qu'il variait en synchronisme avec I, mais en opposition de phase (un saut positif de A ayant lieu à la suite d'un saut négatif de I et vice versa). En appliquant en A des fonctions variant plus rapidement, on constate que ces variations rapides disparaissent après quelques étages du circuit.
Une variation de A à chaque période de la variable de transfert est possible à condition de choisir pour Ii 12 I3 ... des variables décalées comme dans un système polyphasé.
Les propriétés particulières du circuit de la fig. 3 le rendent particulièrement apte pour en faire un circuit diviseur de fréquence par comptage. Il est possible d'obtenir facilement un rapport de division impair en prenant le nombre correspondant d'étages connectés en cascade, et en connectant la sortie du dernier étage à l'entrée du premier.
La fig. 5 montre, à titre d'exemple, un diviseur de fréquence par 3. Ce diviseur comporte 3 étages identiques. Chaque étage tel que 31 est formé de 4 MOST en série connectés comme suit: un premier MOST à canal p 32 dont la source est à +UB, et dont la grille est commandée par la variable I, un second
MOST à canal p 32 et un troisième MOST à canal n 33 dont les drains sont connectés à la sortie de l'étage et dont les grilles sont connectées à l'entrée de cet étage, et un quatrième MOST à canal n 34 dont la source est connectée à - UB et dont la grille est commandée par la variable I.
La fig. 6 représente la variation dans le temps des variables
A B et S de chaque étage. Cette forme d'onde est synchronisée par la variable d'entrée I et représente le seul régime de fonctionnement stable du circuit, qui s'établit sitôt qu'on enclenche la source d'alimentation.
Le diviseur de fréquence de la fig. 5 possède des propriétés très intéressantes par rapport aux circuits diviseurs logiques connus, notamment dans A. K. Rapp et al. Complementary
MOS Integrated Binary Counter Int. Solid State Circuits
Conf. 1967, Digest p. 52-53, F. Leuenberger and E. Vittoz Complementary-MOS low-power low-voltage Integrated
Binary Couter. Proc. IEEE 57, p. 1528 (sept. 1969), brevets suisses nos 483 754, 514 962, 517 416, 524 933 et 561 986.
1. Nombre restreint de transistors. Pour comparer des divi
seurs dont le rapport de division K, et le nombre de tran
sistors NT sont différents, on peut introduire le nombre de
transistors par décade ND, défini comme suit:
ND = NT / logio K
Exemples
K = 3 5 7 (2)
NT = 12 20 28 (9)
ND = 25,2 28,6 33,1 (29,9)
Les premiers exemples se rapportent au diviseur selon la fig. 5, comportant respectivement 3, 5 et 7 étages. Le quatrième exemple, entre parenthèses, correspond au diviseur binaire dynamique décrit dans le brevet suisse no 561 986, comportant le nombre minimum de transistors de toutes les références citées.
2. Interconnexions très simples, pouvant être courtes et
présenter peu de croisements. Cette propriété est très
utile, lorsque l'on veut réaliser ce circuit sous forme inté
grée. On obtient une géométrie particulièrement simple
et compacte.
3. La surface du circuit intégré étant réduite, il en résulte
une capacité totale faible.
A. A chaque transition de la variable d'entrée correspond
une et une seule transition en sens inverse de l'une des
variables A, B ou S. Il n'y a pas de déclenchement de
transitions successives, comme dans d'autres types de
diviseurs de fréquence par comptage.
5. Les propriétés 3 et 4 contribuent chacune à augmenter la
rapidité du circuit, c'est-à-dire la limite supérieure de
fréquence à laquelle il fonctionne encore correctement.
6. Ces mêmes propriétés contribuent également à réduire la
consommation de courant dynamique à fréquence
donnée.
7. La possibilité d'obtenir des rapports de division impairs
d'une façon simple est très utile dans les applications où
le rapport de division total que l'on veut obtenir est un
nombre comportant des diviseurs impairs. Pour réaliser ce
même rapport au moyen de plusieurs étages binaires, il en
faut le même nombre que pour le rapport de division plus
élevé correspondant à la puissance de 2 immédiatement
supérieure, et ajouter un circuit logique de remise à zéro.
Exemple
Diviseur par 10
ia) Au moyen d'un étage divisant par 5 et d'un étage binaire.
Nombre de transistors: 20 + 9 = 29
b) Au moyen de 4 étages binaires divisant par 16.
Nombre de transistors: 4 x 9 = 36 + transistors pour la logique de remise à zéro.
Ces diviseurs par K se comportent comme des circuits ayant 2K états stables et passant d'un état à l'autre à chaque transistor de la variable I. Toutefois, il ne faut pas confondre ces circuits avec un autre type de circuit à 3 états stables (voir
Takanori Nakahara Three-stable circuits by the use of complementary MOS transistors . Electronics and comm. in Japan vol. 50 no 7 [1967] p. 139-140), dans lequel on fait en sorte que les variables puissent prendre 3 niveaux de tension différents. Un tel circuit exige une tension d'alimentation supérieure à la somme des tensions de seuil des MOST à canal n et à à canal p, ainsi que des résistances pour déterminer le niveau intermédiaire. De plus, un tel circuit ne divise pas par 3.
8. Le circuit ne nécessite qu'une variable d'entrée I. D'au
tres circuits nécessitent la variable d'entrée I et son com
plément I, ce qui exige un inverseur supplémentaire (voir
A. K. Rapp et ai, Complementary-MOS Integrated
Binary Counter Int. Solid State Circuits Conf. 1967,
Digest p. 52-53). Ces circuits présentent un danger per
manent d'aléas si la variable I est en retard par rapport à
I.
9. Une conséquence de (4) et (8) est l'absence d'aléas de ce
circuit. Il en résulte une grande fiabilité, et une grande
insensibilité aux capacités parasites chargeant les noeuds
du circuit.
10 Fonctionnement dans un domaine de fréquenceiétendu,
sans aucun ajustement. Les temps de transition limitent
la fréquence vers le haut, et les courants de fuite la limi
tent vers le bas.
11. Les divers étages du diviseur livrent des variables pré
sentant toutes la même forme d'onde, mais décalées
l'une par rapport à l'autre d'une période de la variable
d'entrée I. Ces divers étages livrent donc directement les
diverses phases d'un système polyphasé.
Une modification d'un étage du circuit de la fig. 3 consiste à insérer en série un MOST à canal n commandé par une variable différente de la variable d'entrée. Cette modification permet. en particulier, de réaliser des diviseurs de fréquence par comptage dont les rapports de division sont pairs. La fig. 7 donne. à titre d'exemple, le schéma d'un diviseur par 4. Le circuit comprend 4 étages identiques.
Chaque étage tel que 41 comprend 5 MOST en série: un MOST 42 à canal p dont la source est reliée à la borne positive + UB de la source de tension, dont la grille est commandée par la variable d'entrée I et dont le drain est relié à la source d'un second MOST à canal p 43 dont la grille est commandée par une variable d'entrée 47 telle que B et dont le drain fournit une variable de sortie 48 telle que C; un premier MOST à canal p 44 a son drain relié à la variable de sortie 42, sa grille reliée à la variable d'entrée 47 et sa source reliée au drain d'un second MOST à canal n 45 dont la grille est commandée par une seconde variable d'entrée 49 telle que A et la source est reliée au drain d'un troisième
MOST à canal n 46 dont la grille est commandée par la variable d'entrée I et dont la source est à la borne négative O de la source de tension.
Les étages de ce diviseur sont connectés entre eux de façon que la sortie de chaque étage constitue la variable d'entrée commandant 2 MOST de l'étage suivant et la variable d'entrée commandant 1 MOST du second étage suivant, que la sortie de l'avant-dernier étage constitue la variable d'entrée commandant 1 MOST du premier étage et que la sortie du dernier étage constitue la variable d'entrée commandant 2 MOST du premier étage et 1 MOST du deuxième étage. De cette façon, une transition 0-1 d'un étage est produite chaque fois que l'étage précédent est à zéro et que la variable de transfert I passe à 0, tandis qu'une transition 1-0 exige que les 2 étages précédents soient à 1 au moment où la variable I passe à 1.
La fig. 8 montre la forme d'onde de la variable d'entrée I et des 4 variables internes A, B, C et D correspondant au circuit de la fig. 7. Les formes d'onde des 4 variables sont identiques, mais décalées les unes par rapport aux autres. Alors que dans les diviseurs par un rapport impair, les durées des alternances positives et négatives étaient égales (si elles l'étaient pour la variable I), ici, les durées des alternances positives et négatives sont dans le rapport 5 : 3.
Les circuits des fig. 5 et 7 comportent deux MOST par étage commandés par une variable de transfert unique I. Quoique ces MOST prennent peu de place, il peut être intéressant d'en réduire le nombre. La fig. 9 montre un circuit diviseur par 3 où tous les MOST de même type commandés par la variable I sont contractés en un seul. On passe du circuit de la fig. 5 au circuit de la fig. 9 en établissant une connexion 51 entre les sources des transistors 55, 56, 57 et en ne laissant qu'un
MOST à canal p 52 commandé par la variable I, ainsi qu'en établissant une connexion 53 entre les sources des transistors 58, 59 et 60 et en ne laissant qu'un MOST à canal n 54 commandé par la variable I. Ce circuit fonctionne correctement, mais dans un domaine de tension plus réduit, et les formes d'ondes sont un peu déformées (niveaux de 0 et de 1 moins bien définis).
Tous les circuits précédemment décrits sont des circuits dynamiques dont les états sont maintenus par des capacités.
Entre les transitions, il existe des phases où ces capacités sont
flottantes et sont susceptibles de se décharger sous l'effet de
courants de fuite. La durée de ces phases doit être limitée. Il
est possible d'adjoindre aux. capacités des transistors auxiliaires
dont le but est d'assurer le maintien des états aussi longtemps
que l'on veut. Un circuit dans lequel tous ses états sont main
tenus par des transistors pour les 2 polarités de la tension
d'entrée est un circuit statique. Une solution intermédiaire
d'un certain intérêt consiste à rendre les états statiques pour
une certaine polarité du signal d'entrée I, et de conserver le
régime dynamique par maintien capacitif pour l'autre polarité
du signal d'entrée I.
Si, de plus, on organise le système de
façon que la durée des périodes dynamiques soit courte, on
obtient tous les avantages d'un système statique, avec des
moyens plus simples, une consommation réduite et des temps
de propagation plus courts. Nous appellerons ces circuits
semi-statiques .
Reprenons le circuit diviseur par 3 de la fig. 5 et cherchons à le rendre statique pour toutes les phases où la variable d'entrée est 0. Considérons la variable A. Après sa première transition produite par I = 1, elle passe par un état A = 0 qui est le seul du cycle. C'est aussi le seul cas où B = 1 et C = 1 simultanément. On pourrait donc maintenir cet état par 2 MOST à canal n placés en série entre les points A et O et commandés par B et
C. Mais il est plus simple d'utiliser le MOST à canal n 38 déjà existant qui est commandé par C, et de n'ajouter qu'un seul
MOST entre les points 37 et O, et commandé par B. Le second état de A pour lequel I = 0 est celui qui suit immédiatement sa transition de 0 à 1. Cet état est maintenu par le MOST à canal p qui a provoqué cette transition.
Le troisième état de A pour lequel I = 0 peut être maintenu en connectant A par l'intermédiaire d'un MOST à canal p à un point au potentiel
+ UB. Si l'on commande ce transistor par la variable B il faut s'assurer que le point en question passe de 1 à 0 au moment où
A doit également transiter de 1 à 0, par exemple le point 36.
La fig. 10 représente un circuit diviseur par 3 semi-statique obtenu de cette façon à partir de la fig. 5 par adjonction de 3
MOST à canal n 71, 72, 73 et de 3 MOST à canal p 74, 75, 76.
La sortie S livre des impulsions négatives de même durée que les impulsions positives I, mais à fréquence 1/3.
La fig. 11 représente une variante de circuit diviseur par 3 semi-statique où le maintien de l'état 1 de chaque variable est obtenu par des moyens différents faisant intervenir les variables complémentaires obtenues à l'aide d'inverseurs. Cette solution est plus complexe mais plus sûre que la précédente.
Du point de vue théorique, le principe des circuits dynamiques à MOS complémentaires consiste à attribuer à chaque variable logique S d'une structure 2 opérateurs logiques S # et S X provoquant les transitions respectives 0#1 et 1 < 0 de
S, et inactifs entre les transitions. Dans le circuit de la fig. 1, S S rest réalisé par le groupe de transistors n (1 et 3) branché entre le + et le n¯ud S, tandis que S X est réalisé par le groupe de transistors n (2 et 4) branché entre le - et le noeud
S. La présence en série des transistors 1 et 2 exclut la possibilité d'une conduction simultanée des 2 groupes. Par contre, la possibilité existe que ces 2 groupes soient simultanément bloqués.
Cette possibilité conduit à une liberté plus grande dans le choix des opérateurs S Z et S X que dans le cas des circuits statiques. La seule condition est d'assurer les transitions de la variable S au bon moment. C'est par un usage judicieux de cette liberté que l'on peut obtenir les circuits les plus simples
La simplification obtenue se reflète dans les équations logiques.
Par exemple, une structure statique divisant par 3 fait intervenir o variables A B C D E F liées entre elles et à la variable d'entrée I par les équations suivantes:
EMI4.1
La structure dynamique de division par 3 correspondant à la fig. 5 obéit au système d'équations suivant, qui représente les transitions montantes et descendantes:
EMI4.2
La simplicité du circuit dynamique diviseur par 3 provient du fait que
1. chaque opérateur est réalisé à l'aide de 2 transistors
seulement.
2. Les 3 variables D E F n'interviennent pas dans ces opéra
teurs et peuvent être supprimées.
The invention relates to a logic circuit supplied by a voltage source with a + terminal and a - terminal and whose states of the logic variables are represented by voltages which can take two levels close to those of the two + and - terminals of the source, comprising at least one logic gate made up of a first group of field effect transistors, with isolated control electrode, of type n connecting the output node representing the output variable of the gate to the terminal - of the source and of a second group of field effect transistors, with an isolated control electrode, of type p, connecting the same output node to the + terminal of the source.
Such circuits are described in Swiss Patent No. 561 986.
The aim of the present invention is to improve these circuits based on a new concept. This new concept makes it possible to produce a shift register requiring only one transfer variable, and frequency divider circuits with a division ratio greater than 2. These circuits include a small number of transistors and simple interconnections favorable to the integration. Dynamic consumption is lower than that of known circuits. In addition, each transistor of the input signal causes the transition of only one variable, which is a guarantee of speed and should lead to a higher limit frequency than in known circuits. These circuits do not contain any essential hazard, which makes them insensitive, to a large extent, to capacitive load variations.
The logic circuit according to the invention is characterized in that a first n-type transistor of the first group of transistors is connected to a terminal of a first variable, this first transistor being connected in series with at least a second transistor of the same. type connected to the terminal of another variable, and in that a first p-type transistor of the second group is connected to the same terminal of the first variable, this first transistor being connected in series with at least one second transistor of the same type linked to the terminal of another variable.
The drawing represents by way of example several embodiments of the circuit according to the invention.
Fig. 1 represents a circuit stage according to a first embodiment,
fig. 2 a stage of a simpler circuit according to this first mode,
fig. 3 a shift register formed by the cascade connection of stages according to FIG. 2,
fig. 4 waveforms in a single-phase shift register,
fig. 5 a frequency divider by 3,
fig. 6 the waveforms in the frequency divider by 3 of fig. 5,
Fig. 7 a frequency divider by 4,
fig. 8 the waveforms in the frequency divider by 4 of FIG. 7,
fig. 9 a variant of a frequency divider by 3,
fig. 10 a first semi-static divider by 3 circuit, and
fig. 11 a second semi-static divider by 3 circuit.
Fig. 1 represents a stage of the circuit according to a first embodiment of the invention. It consists of a first p-channel Metal-Oxide-Semiconductor (MOST) 1 transistor in series between the positive terminal + UB of a voltage source and a circuit 3, of a second n-channel MOST 2 in series between the negative terminal (ground) O of the voltage source and a second circuit 4. Transistors 1 and 2 are controlled by the same transfer or clock variable I. Circuits 1 and 2 have a common output terminal S loaded by a capacitor 7 used to keep its voltage constant during the intervals when it is disconnected from the voltage source. Circuit 3 is a series-parallel combination of p-channel MOST only, Circuit 4 is a series-parallel combination of n-channel MOST only.
The p-channel transistors of 3 are controlled by variables Ai Au ... Am, the n-channel transistors of 4 by variables B1 B2 ... Bn.
To understand the operation of the circuit of FIG. 1, consider the simpler circuit of fig. 2, where MOST 11 replaces complex circuit 3 and MOST 12 replaces complex circuit 4. The variables I, A and B can each take 2 neighboring voltage levels of + UB and O. The + UB level corresponds to a 1 logic and causes conduction of an n-channel MOST and blocking of a p-channel MOST. The O level corresponds to a logical 0 and causes the blocking of an n-channel MOST and the conduction of a p-channel MOST.
The variable I being applied simultaneously to transistors 1 and 2, one and only one of these transistors is on at each instant.
There is never the possibility of a direct current from + UB to O, except during the short periods of the transitions. When I = 0, the output S does not depend on B. As long as A remains 1, S keeps the value it had before. If A transits from 1 to 0, S is forced into state 1. Then any other transition of A will not cause any change in S, which can remain in the same state for a relatively long period, determined by the leakage currents. and the value of the capacitance 15.
When I transits from 0 to 1, an inverse transition of S depends on B. If B = 0, S keeps the state it had at the time of the transition. If B = 1, S is forced into state 0. If B transits from 0 to 1 after I, S transits from 1 to 0 at this instant. Any subsequent variation of B from 1 to 0 no longer has any effect on S. Moreover, as long as I = 1, S is totally independent of A. In summary, the circuit of FIG. 2 combines memory functions and two different logics associated with the state of the clock variable I. When I = 0, the trigger transistor 12 is disabled and the trigger transistor 11 is active; when
I I = 1, the cut-in transistor 11 is inhibited and the trigger transistor 12 is active.
Fig. 1 works in the same way, provided that block 3 is considered controlled by the variables Ai A2 ... au as an equivalent transistor, the conduction of which is controlled by a logic operator, and by considering block 4, controlled by the variables Bi ..... Bn like an equivalent transistor, the conduction of which is controlled by another logic operator. This circuit of FIG. 1 is very flexible because it makes it possible to perform logical operations by individual control of the up transitions and of the down transitions, according to different logical operations. In addition, the logic functions performed by each of blocks 3 and 4 do not have to be determined at every moment, but can be simplified by the following considerations:
1.
The input variables of block 3 have no influence
on the output variable S while transistor 1 is
blocked (I = 1). Likewise, the input variables of the block
4 have no influence on the output variable S pen
as long as transistor 2 is blocked (I = 0).
2. The input variables of block 3 no longer have any
influence on the output variable S as soon as it is
1. Similarly, the input variables of block 4 no longer have
no influence on the output variable S as soon as
this is at 0.
3. Consequently, the conditions to be satisfied by block 3
must ensure the transition from the output variable S to the
desired moment, and can be supplemented by condi
indifference at times when they have no influence.
fluency. These conditions allow, in general, a sim
plification of logical operations performed by each
blocks. This simplification is evident in the case
counting operations, as will be shown by the
examples that follow.
Fig. 3 shows the cascade connection of several stages, each of which corresponds to the circuit according to FIG. 2.
Each stage is associated with a transfer variable li 12 I3 ...
that is unique to it. The first of these stages is controlled by a single variable A at its two inputs, the second stage is controlled by the output of the first, etc ... The first stage, formed by transistors 1, 21, 22, 2 would behave like a inverter if transistors 1 and 2 were driving simultaneously.
But this case never arises. When li = 0, transisto 1 conducts and transistor 2 is off. If A = 0, this stage behaves effectively like an inverter and B = 1. But If
A = 1, the output B is floating and its potential is only maintained by the capacitor 23. At the moment when li goes from 0 to 1, if
A = 0, nothing happens, B does not change. If A = 1, the output
B is forced to state 0, whatever its previous state. The 0 and 1 states of A are therefore transmitted to B with inversion and with a delay which depends on A. The second stage, composed of transistors 24 to 27 behaves in the same way to transfer the variable B to C with inversion. The output C therefore conforms to the value of input A a period earlier.
The circuit of FIG. 3 is a kind of dynamic shift register.
Fig. 4 shows the waveforms when all the transfer variables are identical to the same clock variable I and a certain variation of the variable A is admitted at the input. It can be seen that the variation of A is found in C, but shifted by one period of I, while B is shifted with respect to A by half a period, and reversed. Variations not synchronized with I tend to give, after a few stages, a synchronized wave. It has been admitted in this figure that A remains constant for at least
3
2 periods of I, and that it varied in synchronism with I, but in phase opposition (a positive jump of A taking place following a negative jump of I and vice versa). By applying functions varying more rapidly to A, it can be seen that these rapid variations disappear after a few stages of the circuit.
A variation of A at each period of the transfer variable is possible on condition of choosing for Ii 12 I3 ... shifted variables as in a polyphase system.
The particular properties of the circuit of FIG. 3 make it particularly suitable for making a frequency divider circuit by counting. It is possible to easily obtain an odd division ratio by taking the corresponding number of stages connected in cascade, and connecting the output of the last stage to the input of the first.
Fig. 5 shows, by way of example, a frequency divider by 3. This divider has 3 identical stages. Each stage such as 31 is formed by 4 MOSTs in series connected as follows: a first 32 p-channel MOST whose source is at + UB, and whose gate is controlled by the variable I, a second
P-channel 32 MOST and a third channel n-33 MOST whose drains are connected to the output of the stage and whose gates are connected to the input of this stage, and a fourth MOST with channel n.34 whose source is connected to - UB and whose grid is controlled by the variable I.
Fig. 6 represents the variation over time of the variables
A B and S of each floor. This waveform is synchronized by the input variable I and represents the only stable operating regime of the circuit, which is established as soon as the power source is turned on.
The frequency divider of fig. 5 has very interesting properties compared to known logic divider circuits, in particular in A. K. Rapp et al. Complementary
MOS Integrated Binary Counter Int. Solid State Circuits
Conf. 1967, Digest p. 52-53, F. Leuenberger and E. Vittoz Complementary-MOS low-power low-voltage Integrated
Binary Couter. Proc. IEEE 57, p. 1528 (September 1969), Swiss Patents Nos. 483,754, 514,962, 517,416, 524,933 and 561,986.
1. Limited number of transistors. To compare divi
sors whose division ratio K, and the number of tran
NT sistors are different, we can enter the number of
transistors per decade ND, defined as follows:
ND = NT / logio K
Examples
K = 3 5 7 (2)
NT = 12 20 28 (9)
ND = 25.2 28.6 33.1 (29.9)
The first examples relate to the divider according to fig. 5, comprising 3, 5 and 7 floors respectively. The fourth example, in parentheses, corresponds to the dynamic binary divider described in Swiss Patent No. 561 986, comprising the minimum number of transistors of all the references cited.
2. Very simple interconnections, which can be short and
present few crossings. This property is very
useful, when you want to realize this circuit in internal form
rigging. We obtain a particularly simple geometry
and compact.
3. The surface of the integrated circuit being reduced, it results
low total capacity.
A. Each transition of the input variable corresponds
one and only one transition in the opposite direction of one of the
variables A, B or S. There is no triggering of
successive transitions, as in other types of
frequency dividers by counting.
5. Properties 3 and 4 each contribute to increasing the
speed of the circuit, i.e. the upper limit of
how often it still works properly.
6. These same properties also help reduce the
dynamic current consumption at frequency
given.
7. The possibility of obtaining odd division ratios
in a simple way is very useful in applications where
the total division ratio that we want to obtain is a
number with odd divisors. To achieve this
same report by means of several binary stages, it
need the same number as for the division ratio plus
high corresponding to the power of 2 immediately
higher, and add a reset logic circuit.
Example
Divide by 10
ia) By means of a stage dividing by 5 and a binary stage.
Number of transistors: 20 + 9 = 29
b) By means of 4 binary stages dividing by 16.
Number of transistors: 4 x 9 = 36 + transistors for the reset logic.
These dividers by K behave like circuits having 2K stable states and passing from one state to another at each transistor of the variable I. However, these circuits should not be confused with another type of circuit with 3 stable states. (see
Takanori Nakahara Three-stable circuits by the use of complementary MOS transistors. Electronics and comm. in Japan vol. 50 no 7 [1967] p. 139-140), in which we make sure that the variables can take 3 different voltage levels. Such a circuit requires a supply voltage greater than the sum of the threshold voltages of the n-channel and p-channel MOSTs, as well as resistors to determine the intermediate level. In addition, such a circuit does not divide by 3.
8. The circuit requires only one input variable I. From water
very circuits require the input variable I and its com
addition I, which requires an additional inverter (see
A. K. Rapp et al, Complementary-MOS Integrated
Binary Counter Int. Solid State Circuits Conf. 1967,
Digest p. 52-53). These circuits present a per
no randomness if the variable I is late compared to
I.
9. A consequence of (4) and (8) is the absence of hazards of this
circuit. This results in great reliability, and great
insensitivity to parasitic capacitances loading the nodes
of the circuit.
10 Operation in a strained frequency domain,
without any adjustment. Transition times limit
the frequency upwards, and the leakage currents limit it
tent down.
11. The various stages of the divider deliver pre-variable
all feeling the same waveform, but shifted
relative to each other by a period of the variable
input I. These various floors therefore directly deliver the
various phases of a polyphase system.
A modification of a stage of the circuit of FIG. 3 consists in inserting in series an n-channel MOST controlled by a variable different from the input variable. This modification helps. in particular, to produce frequency dividers by counting whose division ratios are even. Fig. 7 gives. by way of example, the diagram of a divider by 4. The circuit comprises 4 identical stages.
Each stage such as 41 includes 5 MOSTs in series: a p-channel MOST 42 whose source is connected to the positive terminal + UB of the voltage source, whose gate is controlled by the input variable I and whose drain is connected to the source of a second p-channel MOST 43 whose gate is controlled by an input variable 47 such as B and whose drain provides an output variable 48 such as C; a first p-channel MOST 44 has its drain connected to the output variable 42, its gate connected to the input variable 47 and its source connected to the drain of a second n-channel MOST 45 whose gate is controlled by a second input variable 49 such as A and the source is connected to the drain of a third
N-channel MOST 46 whose gate is controlled by the input variable I and whose source is at the negative terminal O of the voltage source.
The stages of this divider are interconnected so that the output of each stage constitutes the input variable controlling 2 MOST of the following stage and the input variable controlling 1 MOST of the following second stage, that the output of l 'penultimate stage constitutes the input variable controlling 1 MOST of the first stage and that the output of the last stage constitutes the input variable controlling 2 MOST of the first stage and 1 MOST of the second stage. In this way, a 0-1 transition of one stage is produced whenever the previous stage is zero and the transfer variable I goes to 0, while a 1-0 transition requires that the previous 2 stages are at 1 when the variable I changes to 1.
Fig. 8 shows the waveform of the input variable I and the 4 internal variables A, B, C and D corresponding to the circuit of FIG. 7. The waveforms of the 4 variables are identical, but shifted with respect to each other. While in the odd-numbered divisors the durations of the positive and negative half-waves were equal (if they were for the variable I), here the durations of the positive and negative half-waves are in the ratio 5: 3.
The circuits of fig. 5 and 7 have two MOSTs per stage controlled by a single transfer variable I. Although these MOSTs take up little space, it may be advantageous to reduce the number. Fig. 9 shows a divide by 3 circuit where all the MOSTs of the same type controlled by the variable I are contracted into one. We pass from the circuit of FIG. 5 to the circuit of FIG. 9 by establishing a connection 51 between the sources of the transistors 55, 56, 57 and leaving only one
52 p-channel MOST controlled by variable I, as well as by establishing a connection 53 between the sources of transistors 58, 59 and 60 and leaving only one n-channel MOST 54 controlled by variable I. This circuit operates correctly, but in a smaller voltage range, and the waveforms are a bit distorted (0 and 1 levels less well defined).
All the circuits described above are dynamic circuits whose states are maintained by capacitors.
Between the transitions, there are phases where these capacities are
floating and are liable to discharge under the effect of
leakage currents. The duration of these phases must be limited. he
is possible to add to. capacities of auxiliary transistors
whose purpose is to ensure the maintenance of states for as long
that we want. A circuit in which all its states are main
held by transistors for the 2 voltage polarities
input is a static circuit. An intermediate solution
of some interest is to make the states static for
a certain polarity of the input signal I, and to keep the
dynamic regime by capacitive maintenance for the other polarity
input signal I.
If, moreover, we organize the system of
so that the duration of dynamic periods is short, we
obtains all the advantages of a static system, with
simpler means, reduced consumption and
shorter spread. We will call these circuits
semi-static.
Let us take again the circuit divider by 3 of fig. 5 and seek to make it static for all the phases where the input variable is 0. Consider the variable A. After its first transition produced by I = 1, it goes through a state A = 0 which is the only one of the cycle. This is also the only case where B = 1 and C = 1 simultaneously. We could therefore maintain this state by 2 n-channel MOSTs placed in series between points A and O and controlled by B and
C. But it is simpler to use the already existing channel 38 MOST which is controlled by C, and to add only one
MOST between points 37 and O, and controlled by B. The second state of A for which I = 0 is that which immediately follows its transition from 0 to 1. This state is maintained by the p-channel MOST which caused this transition .
The third state of A for which I = 0 can be maintained by connecting A through a p-channel MOST to a point at potential
+ UB. If this transistor is controlled by the variable B, it must be ensured that the point in question goes from 1 to 0 when
A must also transit from 1 to 0, for example point 36.
Fig. 10 shows a semi-static divide by 3 circuit obtained in this way from FIG. 5 by addition of 3
MOST on channel n 71, 72, 73 and 3 MOST on channel p 74, 75, 76.
The output S delivers negative pulses of the same duration as the positive pulses I, but at frequency 1/3.
Fig. 11 shows a variant of a semi-static divider by 3 circuit where the maintenance of state 1 of each variable is obtained by different means involving the complementary variables obtained using inverters. This solution is more complex but safer than the previous one.
From a theoretical point of view, the principle of dynamic circuits with complementary MOS consists in assigning to each logical variable S of a structure 2 logical operators S # and S X causing the respective transitions 0 # 1 and 1 <0 of
S, and inactive between transitions. In the circuit of fig. 1, S S remains realized by the group of transistors n (1 and 3) connected between the + and the node S, while S X is carried out by the group of transistors n (2 and 4) connected between the - and the node
S. The series presence of transistors 1 and 2 excludes the possibility of simultaneous conduction of the 2 groups. On the other hand, the possibility exists that these 2 groups are simultaneously blocked.
This possibility leads to greater freedom in the choice of operators S Z and S X than in the case of static circuits. The only condition is to ensure the transitions of the variable S at the right time. It is by a judicious use of this freedom that one can obtain the simplest circuits.
The simplification obtained is reflected in the logical equations.
For example, a static structure dividing by 3 involves o variables A B C D E F linked to each other and to the input variable I by the following equations:
EMI4.1
The dynamic structure of division by 3 corresponding to FIG. 5 obeys the following system of equations, which represents the upward and downward transitions:
EMI4.2
The simplicity of the divider by 3 dynamic circuit comes from the fact that
1.each operator is performed using 2 transistors
only.
2. The 3 variables D E F do not intervene in these opera
teurs and can be deleted.