JP5629075B2 - 半導体装置 - Google Patents

Description

本発明は、異なる電圧を用いて動作する半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置では、不良セルに対する不良アドレス置換、内部動作切替えなどに不揮発性記憶素子が用いられている。このような場合に用いられる不揮発性記憶素子として、電気的にプログラム可能な電気ヒューズや、レーザーにより切断可能なレーザーヒューズがある。
不揮発性記憶素子に記憶された情報は、読み出し信号により読み出され、読み出された情報は、ラッチ回路に記憶される。

電気ヒューズへの情報の書き込みは、半導体装置の通常動作に用いられる電圧より高い電圧が用いられる。半導体装置の外部から電気ヒューズの書き込みに用いる電圧を印加するために高電圧印加用の入力端子を設けることで、半導体装置の通常動作に用いる通常の入力端子と分けられている。これは、不揮発性記憶素子の書き込みに用いる書き込み電圧を、通常の入力端子に印加してしまうと当該入力端子に接続された内部回路が、書き込み電圧により破壊されることを防ぐためである。

また、入力端子を介して外部より書き込み電圧を印加する方法以外に、半導体装置の内部にて書き込み電圧を生成する方法がある（特許文献１）。

特開２００７−１１６０４５号公報

しかしながら、上述の方法では、ピンやパッドなどの配置が既に仕様により決められているＤＲＡＭなどの製品の場合、内部回路よりも高い電圧で動作する電気ヒューズなどを含む回路に対する書き込みに用いるピンやパッドなどの入力端子を新たに追加することは困難である。そこで、特許文献１に記載されているように、内部回路よりも高い電圧で動作する回路に印加する電圧を入力する外部端子を設けずに、半導体装置内部に電気ヒューズに書き込みを行う昇圧回路を設けるとチップ面積が増加してしまうという問題がある。

上記問題を解決するために、本発明は、外部端子に接続され、該外部端子から入力される第１電圧で動作する第１回路と、前記外部端子に抵抗素子を介して接続され、前記第１電圧より絶対値が小さい第２電圧で動作する第２回路と、前記抵抗素子と前記第２回路との間の第１ノードに接続され、制御信号により導通と非導通とのいずれか一方が選択される分圧素子と、を具備し、前記分圧素子は、前記第１電圧が前記外部端子に印加され前記第１回路を動作させる場合、前記制御信号により導通状態が選択されることを特徴とする半導体装置である。
また、本発明は、外部端子と、前記外部端子に接続され、第１の電圧で動作させる不揮発性回路と前記第１の動作電圧よりも絶対値で低い第２の動作電圧で動作させる内部回路と、前記外部端子と前記内部回路との間に接続される抵抗素子と、前記抵抗素子と前記内部回路との間の第１のノードに接続され、制御信号で導通と非導通が制御される分圧素子と、を備え、前記第１の電圧を前記外部端子に入力し、前記不揮発性回路を動作させる時、前記制御信号によって前記分圧素子を導通させ、前記抵抗素子と前記分圧素子により、前記第１のノードを前記第１の電圧よりも低い電圧に制御する、ことを特徴とする半導体装置である。

本発明の半導体装置によれば、第１回路を動作させるために第２回路が動作する第２電圧よりも高い第１電圧を外部端子に印加する場合、分圧素子が通電状態になるので、入力された第１電圧を抵抗素子と分圧素子とにより分圧することができ、第２回路に入力される電圧を下げることができる。このとき、抵抗素子の抵抗値を適宜選択することにより電圧を変化させて第２回路の耐圧電圧以下にすることができ、外部端子から入力される第１電圧により第２回路が破壊されることを防ぐことができ、第１回路と第２回路とで外部端子を共通に用いることができる。その結果、半導体装置内部に電気ヒューズに書き込みを行う昇圧回路を設けることなく、第１回路と第２回路とで外部端子を共通に用いることができる。

第１実施形態における半導体装置１の構成を示す回路図である。 同実施形態における電気ヒューズ回路２０の構成を示す回路図である。 第２実施形態における半導体装置２の構成を示す回路図である。 第３実施形態における半導体装置３の構成を示す回路図である。 第４実施形態における半導体装置４の構成を示す回路図である。 第５実施形態における半導体装置５の構成を示す回路図である。

以下、本発明の好ましい実施形態における半導体装置を図面を参照して説明する。

＜第１実施形態＞
図１は、第１実施形態における半導体装置１の構成を示す回路図である。半導体装置１は、外部端子１０と、モード外部端子１５と、電気ヒューズ回路２０（第１回路）と、モード設定回路３０と、内部回路４０（第２回路）と、保護素子ＥＳＤと、抵抗素子Ｒ１と、分圧素子Ｔ１とを具備している。

電気ヒューズ回路２０は、正電圧端子ＶＰＰＳＶＴと、負電圧端子ＶＢＢＳＶＴと、出力端子ＪＵＤＧＥと、制御信号端子ＣＯＮＴ［１：３］とを備えている。正電圧端子ＶＰＳＶＴは外部端子１０に接続され、負電圧端子ＶＢＢＳＶＴは接地されている。制御信号端子にはモード設定回路３０から制御信号ＣＯＮＴ［１：３］が入力され、出力端子ＪＵＤＧＥから電気ヒューズ回路２０に記憶されている情報を示す信号が出力される。
また、電気ヒューズ回路２０は、正電圧端子ＶＰＰＳＶＴと負電圧端子ＶＢＢＳＶＴとの電位差が、例えば、６［Ｖ］の高電圧を印加することによりデータを書き込むことが可能な素子を備える回路である。半導体装置１では、負電圧端子ＶＢＢＳＶＴが接地されているので、正電圧端子ＶＰＰＳＶＴに印加する電圧によりデータの書き込みが行われる。電気ヒューズ回路２０に情報を書き込む際に印加する高電圧（第１電圧）は、内部回路４０の電源電圧（第２電圧）、及び内部回路４０に含まれるトランジスタの耐圧よりも高い電圧である。

モード設定回路３０は、モード外部端子１５から入力される信号により選択される次の３つの動作に応じた制御信号ＣＯＮＴ［０：３］を出力して、分圧素子Ｔ１及び電気ヒューズ回路２０を制御する。モード外部端子１５から入力される信号により選択される動作は、（１）電気ヒューズ回路２０にデータを書き込む動作と、（２）電気ヒューズ回路２０からデータを読み出す動作と、（３）内部回路４０を駆動する動作とがある。
また、モード設定回路３０は、制御信号ＣＯＮＴ［０］を分圧素子Ｔ１に出力し、分圧素子Ｔ１の導通と非導通とを切替え、制御信号ＣＯＮＴ［１：３］を電気ヒューズ回路２０に出力して、書き込み動作又は読み出し動作を制御する。

内部回路４０は、電源電圧、例えば、１．５［Ｖ］で動作する回路であり、外部端子１０から入力された信号が抵抗素子Ｒ１を介して入力される初段回路４１を備えている。初段回路４１は、ＮチャネルＭＯＳトランジスタ４１１と、ＰチャネルＭＯＳトランジスタ４１２とを有している。
ＰチャネルＭＯＳトランジスタ４１２は、ソースに電源電圧が印加され、ドレインがＮチャネルＭＯＳトランジスタ４１１のドレインに接続され、ゲートが抵抗素子Ｒ１に接続されている。ＮチャネルＭＯＳトランジスタ４１１は、ソースが接地され、ゲートがＰチャネルＭＯＳトランジスタ４１２のゲートと共に抵抗素子Ｒ１に接続されている。また、ＰチャネルＭＯＳトランジスタ４１２及びＮチャネルＭＯＳトランジスタ４１１の互いのドレインを接続する接続点から、初段回路４１に続く回路に信号が出力される。

保護素子ＥＳＤは、ＮチャネルＭＯＳトランジスタにより構成され、当該ＮチャネルＭＯＳトランジスタのソース及びゲートが接地され、ドレインが外部端子１０と抵抗素子Ｒ１とを接続する配線上のノードＮ２（第２ノード）に接続されている。
抵抗素子Ｒ１は、一端がノードＮ２を介して外部端子１０に接続され、他端が内部回路４０に接続されている。
分圧素子Ｔ１は、ＮチャネルＭＯＳトランジスタにより構成され、当該ＮチャネルＭＯＳトランジスタのドレインが抵抗素子Ｒ１と内部回路４０とを接続する配線上のノードＮ１（第１ノード）に接続され、ソースが接地され、ゲートにモード設定回路３０が出力する制御信号ＣＯＮＴ［０］が印加される。

図２は、同実施形態における電気ヒューズ回路２０の構成を示す回路図である。図示するように、電気ヒューズ回路２０は、ＰチャネルＭＯＳトランジスタＱ１、Ｑ２、Ｑ３と、電気ヒューズ２１とを備えている。
ＰチャネルＭＯＳトランジスタＱ１は、ソースが正電圧端子ＶＰＰＳＶＴに接続され、ドレインがＰチャネルＭＯＳトランジスタＱ２のソースに接続され、ゲートが制御信号ＣＯＮＴ［１］に接続されている。ＰチャネルＭＯＳトランジスタＱ２は、ドレインが接地され、ゲートが制御信号ＣＯＮＴ［２］に接続されている。
ＰチャネルＭＯＳトランジスタＱ３は、ドレインがＰチャネルＭＯＳトランジスタＱ１のドレイン、及びＰチャネルＭＯＳトランジスタＱ２のソースに接続点Ｊ１を介して接続され、ソースが出力端子ＪＵＤＧＥに接続され、ゲートが制御信号ＣＯＮＴ［３］が接続されている。

電気ヒューズ２１は、一端がＰチャネルＭＯＳトランジスタＱ１のドレイン、ＰチャネルＭＯＳトランジスタＱ２のソース、及びＰチャネルＭＯＳトランジスタＱ３のドレインに接続点Ｊ１を介して接続され、他端が負電圧端子ＶＢＢＳＶＴに接続されている。また、電気ヒューズ２１は、高電圧が印加されることにより、不可逆的変化が生じてビットデータ０又は１に対応するデータを記憶する。
例えば、電気ヒューズ２１がＮチャネルＭＯＳトランジスタにより構成されるＭＯＳトランジスタ型電気ヒューズの場合、ドレインとソースとが負電圧端子ＶＢＢＳＶＴに接続され、ゲートが接続点Ｊ１に接続され、ゲート酸化膜を誘電体層として容量が形成される。電気ヒューズ２１に高電圧を印加することにより、ソース及びドレインと、ゲートとの間に高電界が生じ、ゲート酸化膜に流れるリーク電流が印加される電圧に応じて増加してブレークダウンが生じる。このブレークダウンにより、ゲート酸化膜が破壊されて電流パスが形成される。電流パスが形成されたことにより、電気ヒューズ２１の端子間の抵抗値は、絶縁状態とみなせる程に非常に高い値から、数百ｋΩから数百Ω程度まで低下して通電状態となる。このように、電気ヒューズ２１は、絶縁状態と通電状態と２つの状態を取り得るので情報を記憶する素子として用いられている。

次に、本実施形態の半導体装置１が行う以下の動作について説明する。
１．電気ヒューズ回路２０にデータを書き込む場合（書き込みモード）
２．電気ヒューズ回路２０のデータを読み出す場合（読み出しモード）
３．内部回路４０を駆動する場合（通常モード）

［１．書き込みモード］
モード設定回路３０は、モード外部端子１５から電気ヒューズ回路２０にデータを書き込む動作を示す信号が入力されると、Ｈ（High）レベルの制御信号ＣＯＮＴ［０］、Ｌ（Low)レベルの制御信号ＣＯＮＴ［１］、Ｈレベルの制御信号ＣＯＮＴ［２］、及びＨレベルの制御信号ＣＯＮＴ［３］を出力する。以下、制御信号ＣＯＮＴ［０：３］の信号レベルをＣＯＮＴ［０］からＣＯＮＴ［３］の順に左から（Ｈ，Ｌ，Ｈ，Ｈ）と示す。また、Ｈレベルの信号は電源電圧を有し、Ｌレベルの信号は接地電圧を有する。
これにより、分圧素子Ｔ１及びＰチャネルＭＯＳトランジスタＱ１は導通状態となり、ＰチャネルＭＯＳトランジスタＱ２及びＱ３は非導通状態となる。このとき、外部端子１０に高電圧を印加すると、電気ヒューズ回路２０を動作させることができる。具体的には、電気ヒューズ２１のＮチャネルＭＯＳトランジスタのゲート酸化膜が破壊される不可逆的変化が生じてデータが記憶される。

このとき、内部回路４０の初段回路４１に印加される電圧Ｖ２は、外部端子１０に印加される電圧をＶ１とし、分圧素子Ｔ１に流れる電流をＩ１とし、抵抗素子Ｒ１の抵抗値をｒ１とすると、次式（１）のように表される。
Ｖ２＝Ｖ１−ｒ１×Ｉ１ …… （１）
この電圧Ｖ２が初段回路４１のトランジスタ４１１及び４１２の耐圧電圧以下となる抵抗値ｒ１の抵抗素子を選択することにより、内部回路４０の初段回路４１を破壊することなく、内部回路４０の初段回路４１の耐圧電圧よりも高い電圧を外部端子１０に印加することができる。

例えば、電気ヒューズ回路２０のデータの書き込みに必要となる高電圧を６［Ｖ］とし、ＮチャネルＭＯＳトランジスタ４１１及びＰチャネルＭＯＳトランジスタ４１２の耐圧電圧を２［Ｖ］とした場合、外部端子１０に６［Ｖ］の電圧を印加しても抵抗素子Ｒ１による電圧降下によりゲートに印加される電圧を２［Ｖ］以下にすることができる。

［２．読み出しモード］
モード設定回路３０は、モード外部端子１５から電気ヒューズ回路２０に記憶されているデータを読み出す動作を示す信号が入力されると、制御信号ＣＯＮＴ［０：３］＝（−，Ｌ，Ｈ，Ｌ）を出力する。このとき、制御信号ＣＯＮＴ［０］の信号レベルは、ＨレベルとＬレベルとのどちらでもよい。
なお、モード設定回路３０は、デフォルトとして、電源起動後に読み出しモードを示す制御信号ＣＯＮＴ［０：３］の制御と設定することも可能である。つまり、電源投入時、モード外部端子１５からの信号を待たずに、読み出しモードを示す制御信号ＣＯＮＴ［０：３］を出力する。この場合、モード外部端子１５から入力される信号に応じて、書き込みモードを示す制御信号ＣＯＮＴ［０：３］と、通常モードを示す制御信号ＣＯＮＴ［０：３］とを切り替えて出力する。

これにより、ＰチャネルＭＯＳトランジスタＱ１及びＱ３が導通状態となり、ＰチャネルＭＯＳトランジスタＱ２が非導通状態となる。
このとき、外部端子１０に内部回路４０において用いられる電源電圧が印加されると、接続点Ｊ１に接続された電気ヒューズ２１の端子の電圧は、電源電圧にプリチャージされる。ＰチャネルＭＯＳトランジスタＱ３が通電状態なので、出力端子ＪＵＤＧＥの電圧も、接続点Ｊ１の電圧と一致する。

接続点Ｊ１の電圧が電源電圧にプリチャージされた後、制御信号ＣＯＮＴ［１］をＬレベルからＨレベルに変化させて電荷の供給を停止させる。
電気ヒューズ２１が絶縁状態とみなせる程の高い抵抗値を維持したままであれば、出力端子ＪＵＤＧＥの電圧は、予め定めた時間が低下しても低下せず、プリチャージされた電源電圧が維持される。一方、電気ヒューズ２１が導通状態の場合、接続点Ｊ１の電圧は、時間の経過と共に電気ヒューズ２１の抵抗値に比例して低下する。
したがって、制御信号ＣＯＮＴ［１］をＨレベルに変化させてから予め定めた時間が経過した後に、出力端子ＪＵＤＧＥの電圧がプリチャージレベルであるか否かを検出することにより、電気ヒューズ回路２０に記憶されている情報を読み出すことができる。

［３．通常モード］
モード設定回路３０は、モード外部端子１５から内部回路４０を動作させることを示す信号が入力されると、制御信号ＣＯＮＴ［０：３］＝（Ｌ，Ｈ，−，−）を出力する。このとき制御信号ＣＯＮＴ［２］及びＣＯＮＴ［３］の信号レベルは、ＨレベルとＬレベルとのどちらでもよい。このとき、分圧素子Ｔ１は、非導通状態になる。
これにより、外部端子１０から入力される信号は、ほとんど低下することなく内部回路４０に入力される。
なお、モード設定回路３０は、デフォルトとして、読み出しモードの終了後に通常モードを示す制御信号ＣＯＮＴ［０：３］の制御と設定することも可能である。つまり、読み出しモードの終了後に、モード外部端子１５からの信号を待たずに、通常モードを示す制御信号ＣＯＮＴ［０：３］を出力する。

上述のように、分圧素子Ｔ１は、高電圧が外部端子１０に印加され、電気ヒューズ回路２０に書き込む動作をする場合、制御信号ＣＯＮＴ［０］により導通状態となるようにした。これにより、内部回路４０の初段回路４１に入力される電圧は、抵抗素子Ｒ１と分圧素子Ｔ１とにより式（１）に示したように低下し、外部端子１０に印加される電圧より低い電圧が印加される。抵抗素子Ｒ１の抵抗値ｒ１を分圧素子Ｔ１に流れる電流Ｉ１、外部端子１０に印加する高電圧の電圧Ｖ１に応じて選択することにより、ＮチャネルＭＯＳトランジスタ４１１、及びＰチャネルＭＯＳトランジスタ４１２の耐圧電圧を超えることなく、電気ヒューズ回路２０の書き込む動作に必要な電圧を印加することができる。

そして、内部回路４０に印加する電圧を初段回路４１のＮチャネルＭＯＳトランジスタ４１１、及びＰチャネルＭＯＳトランジスタ４１２それぞれの耐圧電圧以下にしつつ、電気ヒューズ回路２０と内部回路４０とに信号を入力する外部端子１０を共通にすることができる。その結果、半導体装置１において電気ヒューズ回路２０専用の外部端子を削減して面積の増加を抑えることができる。また、電気ヒューズ回路２０の書き込む動作に用いる高電圧を外部から印加することにより、半導体装置１内に昇圧回路を用意する必要がなくなり、半導体装置１の設計を簡易にし、面積の増加を抑えることができる。

また、内部回路４０の初段回路４１において、外部端子１０から印加される信号をトランジスタ４１１及び４１２のゲートに入力するようにした。これにより、外部端子１０から印加される電圧が初段回路４１を超えて内部回路４０の内部に伝搬することを防ぐことができ、初段回路４１に用いるトランジスタ４１１及び４１２の耐圧を確保することで内部回路４０の回路を保護することができる。
なお、本実施形態では、初段回路４１としてインバータ回路を用いたが、これにかかわらず、外部端子１０から印加される信号をトランジスタのゲートに入力して、内部回路４０に当該信号が直接入力伝搬することを防ぐ回路であればバッファ回路などでもよい。

＜第２実施形態＞
図３は、第２実施形態における半導体装置２の構成を示す回路図である。半導体装置２は、図１に示した第１実施形態の半導体装置１の変形例であり、外部端子１０と電気ヒューズ回路２０との間に補償容量Ｔ２を設けた点が異なる。半導体装置２は、補償容量Ｔ２の構成を除いて第１実施形態の半導体装置１と同じ構成であるので、該当箇所には同じ符号（１０、１５、２０、３０、４０、４１、４１１、４１２、ＥＳＤ、Ｒ１、Ｔ１）を付して、その説明を省略する。
補償容量Ｔ２は、ＮチャネルＭＯＳトランジスタにより構成されている。当該ＮチャネルＭＯＳトランジスタは、ソース及びドレインが接続され、それぞれに電源電圧が印加され、ゲートが電気ヒューズ回路２０の正電圧端子ＶＰＰＳＶＴと、抵抗素子Ｒ１の一端との間に接続されている。

例えば、内部回路４０を動作させる通常動作において外部端子１０から入力される信号の振幅（ＨレベルとＬレベルとの差）と、半導体装置２の電源電圧とが共に１．５［Ｖ］であり、電気ヒューズ回路２０にデータを書き込む動作において外部端子１０から入力される信号の電圧が６［Ｖ］の場合、半導体装置２の動作は以下のようになる。
通常動作のときには、外部端子１０から入力される信号の電圧が０［Ｖ］〜１．５［Ｖ］であるので、補償容量Ｔ２のＮチャネルＭＯＳトランジスタはオフとなり、補償容量Ｔ２の容量が減少して外部端子１０の負荷容量を減少させ、内部回路４０の動作に与える影響を抑えることができる。一方、電気ヒューズ回路２０にデータを書き込むとき、外部端子１０から６［Ｖ］の信号が入力されると、補償容量Ｔ２のＮチャネルＭＯＳトランジスタはオンとなり、容量が増加して補償容量として動作する。

半導体装置２は、補償容量Ｔ２を備えることにより、書き込む動作の際に、電気ヒューズ２１に印加される電圧の突発的な上昇を抑制し、電気ヒューズ２１の書き込みを安定して行わせると共に、ＰチャネルＭＯＳトランジスタＱ１に流れるチャネル電流の増加を緩やかにして破壊を防ぐことができる。
なお、補償容量Ｔ２の容量は、補償容量Ｔ２を構成するＮチャネルＭＯＳトランジスタのゲート面積と比例して増加するので、ゲート面積により調節する。

＜第３実施形態＞
図４は、第３実施形態における半導体装置３の構成を示す回路図である。半導体装置３は、図３に示した第２実施形態の半導体装置２の変形例であり、外部端子１０と補償容量Ｔ２との間にスイッチング素子Ｔ３を設けた点が異なる。半導体装置３は、スイッチング素子Ｔ３の構成を除いて第２実施形態の半導体装置２と同じ構成であるので、該当箇所には同じ符号（１０、１５、２０、３０、４０、４１、４１１、４１２、ＥＳＤ、Ｒ１、Ｔ１、Ｔ２）を付して、その説明を省略する。
スイッチング素子Ｔ３は、ＰチャネルＭＯＳトランジスタにより構成されている。このＰチャネルＭＯＳトランジスタは、ドレインが抵抗素子Ｒ１の一端に接続され、ソースが補償容量Ｔ２のゲート、及び電気ヒューズ回路２０の正電圧端子ＶＰＰＳＶＴに接続され、ゲートに電源電圧が印加されている。

例えば、内部回路４０を動作させる通常動作において外部端子１０から入力される信号の振幅（ＨレベルとＬレベルとの差）と、半導体装置３の電源電圧とが共に１．５［Ｖ］であり、電気ヒューズ回路２０にデータを書き込む動作において外部端子１０から入力される信号の電圧が６［Ｖ］の場合、半導体装置３の動作は以下のようになる。
内部回路４０を動作させる通常動作において外部端子１０に０［Ｖ］〜１．５［Ｖ］の信号が印加されるとき、スイッチング素子Ｔ３は、オフになる。これにより、補償容量Ｔ２及び電気ヒューズ回路２０が有する容量が外部端子１０から切り離されて外部端子１０の負荷容量を減少させることができ、内部回路４０の動作に与える影響を抑えることができる。

一方、電気ヒューズ回路２０にデータを書き込むとき、外部端子１０から６［Ｖ］の信号が入力されると、スイッチング素子Ｔ３は、オンになり補償容量Ｔ２及び電気ヒューズ回路２０が接続され、電気ヒューズ回路２０にデータを書き込むことができる。
なお、本実施形態の半導体装置３において、補償容量Ｔ２を設けずにスイッチング素子Ｔ３により電気ヒューズ回路２０の容量のみを切り離す構成としてもよい。

＜第４実施形態＞
図５は、第４実施形態における半導体装置４の構成を示す回路図である。半導体装置４は、外部端子１１、１２と、モード外部端子１５と、電気ヒューズ回路２０（第１回路）と、モード設定回路３０と、内部回路５０（第２回路）と、保護素子ＥＳＤ１、ＥＳＤ２と、抵抗素子Ｒ１、Ｒ２と、分圧素子Ｔ１、Ｔ４と、インバータ６０と、補償容量Ｔ２、Ｔ５と、スイッチング素子Ｔ３、Ｔ６とを具備している。

電気ヒューズ回路２０は、第１実施形態と同じ構成を有し、正電圧端子ＶＰＰＳＶＴがスイッチング素子Ｔ３を介して外部端子１１に接続され、負電圧端子ＶＢＢＳＶＴがスイッチング素子Ｔ６を介して外部端子１２に接続されている。
モード設定回路３０は、第１実施形態と同じ構成を有し、制御信号ＣＯＮＴ［０］を分圧素子Ｔ１とインバータ６０とに出力し、制御信号ＣＯＮＴ［１：３］を電気ヒューズ回路２０に出力する。モード設定回路３０が出力する制御信号ＣＯＮＴ［０：３］は、第１実施形態と同じである。

内部回路５０は、電源電圧、例えば、１．５［Ｖ］で動作する回路であり、初段回路５１、５２を備えている。初段回路５１は、外部端子１１から入力された信号が抵抗素子Ｒ１を介して入力される。初段回路５２は、外部端子１２から入力された信号が抵抗素子Ｒ２を介して入力される。
初段回路５１は、ＮチャネルＭＯＳトランジスタ５１１と、ＰチャネルＭＯＳトランジスタ５１２とを有し、トランジスタ５１１、５１２がインバータを形成し、当該インバータの出力信号は、内部回路５０の内部信号として用いられる。初段回路５２は、初段回路５１と同様に、ＮチャネルＭＯＳトランジスタ５２１と、ＰチャネルＭＯＳトランジスタ５２２とを有し、トランジスタ５２１、５２２がインバータを形成し、当該インバータの出力信号は、内部回路５０の内部信号として用いられる。

保護素子ＥＳＤ１は、ＮチャネルＭＯＳトランジスタにより構成される。ＮチャネルＭＯＳトランジスタは、ソース及びゲートが接地され、ドレインが外部端子１１と抵抗素子Ｒ１とを接続する配線上のノードＮ２に接続されている。抵抗素子Ｒ１は、一端が外部端子１１に接続され、他端が内部回路５０に接続されている。
保護素子ＥＳＤ２は、ＮチャネルＭＯＳトランジスタにより構成される。ＮチャネルＭＯＳトランジスタは、ソース及びゲートが接地され、ドレインが外部端子１２と抵抗素子Ｒ２とを接続する配線上のノードＮ４に接続されている。抵抗素子Ｒ２は、一端が外部端子１２に接続され、他端が内部回路５０に接続されている。

分圧素子Ｔ１は、ＮチャネルＭＯＳトランジスタにより構成され、当該ＮチャネルＭＯＳトランジスタのドレインが抵抗素子Ｒ１と内部回路５０とを接続する配線上のノードＮ１に接続され、ソースが接地され、ゲートにモード設定回路３０から出力される制御信号ＣＯＮＴ［０］が印加される。
分圧素子Ｔ４は、ＰチャネルＭＯＳトランジスタにより構成され、当該ＰチャネルＭＯＳトランジスタのドレインが抵抗素子Ｒ２と内部回路５０とを接続する配線上のノードＮ３に接続され、ソースが接地され、ゲートにモード設定回路３０から出力される制御信号ＣＯＮＴ［０］がインバータ６０を介して印加される。

補償容量Ｔ２は、ＮチャネルＭＯＳトランジスタにより構成され、当該ＮチャネルＭＯＳトランジスタのソースとドレインとが接続されると共に、それぞれに電源電圧が印加され、ゲートが電気ヒューズ回路２０の正電圧端子ＶＰＰＳＶＴに接続されている。
補償容量Ｔ５は、ＰチャネルＭＯＳトランジスタにより構成され、当該ＰチャネルＭＯＳトランジスタのソースとドレインとが接続されると共に、それぞれに電源電圧が印加され、ゲートが電気ヒューズ回路２０の負電圧端子ＶＢＢＳＶＴに接続されている。

スイッチング素子Ｔ３は、ＰチャネルＭＯＳトランジスタにより構成され、当該ＰチャネルＭＯＳトランジスタのドレインが抵抗素子Ｒ１の一端に接続され、ソースが補償容量Ｔ２のゲート、及び電気ヒューズ回路２０の正電圧端子ＶＰＰＳＶＴに接続され、ゲートに電源電圧が印加されている。
スイッチング素子Ｔ６は、ＮチャネルＭＯＳトランジスタにより構成され、当該ＮチャネルＭＯＳトランジスタのドレインが抵抗素子Ｒ２の一端に接続され、ソースが補償容量Ｔ５のゲート、及び電気ヒューズ回路２０の正電圧端子ＶＢＢＳＶＴに接続され、ゲートが接地されている。

本実施形態の半導体装置４は、電気ヒューズ回路２０にデータを書き込む場合、すなわち、書き込みモードの動作が第１実施形態と異なるので、書き込みモードの動作について説明する。以下、第１実施形態と同様に、電気ヒューズ回路２０にデータを記憶させるには、正電圧端子ＶＰＰＳＶＴと負電圧端子ＶＢＢＳＶＴとに６［Ｖ］の電位差の信号を印加する場合について説明する。

モード設定回路３０は、第１実施形態と同様に、制御信号ＣＯＮＴ［０：３］＝（Ｈ，Ｌ，Ｈ，Ｈ）を出力する。これにより、分圧素子Ｔ１、Ｔ４、及びＰチャネルＭＯＳトランジスタＱ１は導通状態となり、ＰチャネルＭＯＳトランジスタＱ２、Ｑ３は非導通状態となる。
このとき、外部端子１１に電源電圧より高い高電圧、例えば、３［Ｖ］を印加し、外部端子１２に接地電圧より低い低電圧、例えば、−３［Ｖ］印加すると、正電圧端子ＶＰＰＳＶＴと負電圧端子ＶＢＢＳＶＴとの電位差が６［Ｖ］となり電気ヒューズ回路２０が動作する。すなわち、電気ヒューズ２１のゲート酸化膜が破壊されてデータが記憶される。

このとき、外部端子１１から入力された信号は、抵抗素子Ｒ１と分圧素子Ｔ１とにより電圧が低下し、電圧の低下した信号がＮチャネルＭＯＳトランジスタ５１１及びＰチャネルＭＯＳトランジスタ５１２それぞれのゲートに入力される。これにより、外部端子１１にトランジスタ５１１、５１２の耐圧電圧を超える電圧の信号を入力しても、トランジスタ５１１、５１２それぞれのゲートに入力される信号は、抵抗素子Ｒ１により電圧が下がるので、トランジスタ５１１、５１２の耐圧電圧以下に抑えることができる。また、外部端子１２から入力された信号は、抵抗素子Ｒ２と分圧素子Ｔ４とにより電圧が低下し、電圧の低下した信号がＮチャネルＭＯＳトランジスタ５２１及びＰチャネルＭＯＳトランジスタ５２２に入力される。これにより、外部端子１２にトランジスタ５２１、５２２の耐圧電圧を超える電圧の信号を入力しても、トランジスタ５２１、５２２それぞれのゲートに入力される信号は、抵抗素子Ｒ２により電圧が下がるので、トランジスタ５２１、５２２の耐圧電圧以下に抑えることができる。

上述のように、本実施形態の半導体装置４では、電気ヒューズ回路２０の正電圧端子ＶＰＰＳＶＴ及び負電圧端子ＶＢＢＳＶＴをそれぞれ外部端子１１、１２に接続して、電気ヒューズ２１に印加する電圧の正電圧と負電圧とを独立に入力するようにした。これにより、第１実施形態に比べ外部端子１１、１２それぞれに印加する信号の電圧の絶対値を小さくしても、電気ヒューズ回路２０を動作させる電圧を印加することができる。例えば、上述のように、外部端子１１に３［Ｖ］の信号を印加し、外部端子１２に−３［Ｖ］の信号を印加することで電気ヒューズ回路２０に６［ｖ］の電圧を印介して動作させることができる。
その結果、書き込みモードにおいて外部端子１１、１２から入力する信号の電圧の絶対値を小さくすることができるので、電圧降下に用いる抵抗素子Ｒ１、Ｒ２の抵抗値を小さくすることができ、通常動作において、外部端子１１、１２から入力された信号の減衰を抑えて内部回路４０の動作に与える影響を低減することができる。

また、外部端子１２に接続され、抵抗素子Ｒ２及び分圧素子Ｔ２により構成される回路を用いることにより、接地電圧より低い電圧を入力した場合においても、外部端子１２から入力される信号の電圧を、抵抗素子Ｒ２と分圧素子Ｔ２とにより低下させて、初段回路５２に入力することができる。
なお、本実施形態では、抵抗素子Ｒ２及び分圧素子Ｔ２により構成される回路を、抵抗素子Ｒ１及び分圧素子Ｔ１により構成される回路と組み合わせて用いる例を示したが、これに関わらず、組み合わせずに用いてもよい。

＜第５実施形態＞
図６は、第５実施形態における半導体装置５の構成を示す回路図である。半導体装置５は、図１に示した第１実施形態の半導体装置１の変形例であり、分圧素子Ｔ１を構成するＮチャネルＭＯＳトランジスタのゲートとソースとを接続する抵抗素子Ｒ３を設けた点が半導体装置１と異なる。半導体装置５は、抵抗素子Ｒ３の構成を除いて第１実施形態の半導体装置１と同じ構成であるので、該当箇所には同じ符号（１０、１５、２０、３０、４０、４１、４１１、４１２、ＥＳＤ、Ｒ１、Ｔ１）を付して、その説明を省略する。
抵抗素子Ｒ３は、一端が分圧素子Ｔ１のＮチャネルＭＯＳトランジスタのソースに接続され、他端が分圧素子Ｔ１のＮチャネルＭＯＳトランジスタのゲートに接続されている。
ここで、抵抗素子Ｒ３の抵抗値は、制御信号ＣＯＮＴ［０］がＨレベルのとき、分圧素子Ｔ１のＮチャネルＭＯＳトランジスタが導通状態となる値である。

この構成により、分圧素子Ｔ１は、制御信号ＣＯＮＴ［０］がＬレベルのとき、すなわち、通常動作のとき、非導通状態となり保護素子ＥＳＤと同様に動作して、静電気放電（Electrostatic Discharge）によるＥＳＤ破壊から内部回路４０を保護することができる。また、分圧素子Ｔ１は、制御信号ＣＯＮＴ［０］がＨレベルのとき、すなわち、電気ヒューズ回路２０にデータを書き込むとき、導通状態となる。これにより、分圧素子Ｔ１と抵抗素子Ｒ１とは、第１実施形態と同様に、外部端子１０から入力される信号の電圧を低下させて内部回路４０に入力させることができる。
半導体装置５は、上述のように分圧素子Ｔ１が動作することで、内部回路４０をＥＳＤ破壊から保護することができる。

上述の第１実施形態から第５実施形態において、高電圧により動作する回路を電気ヒューズ回路（２０）とし、高電圧より低い電源電圧で動作する回路を内部回路４０（５０）として説明したが、高電圧により動作する回路は、電気ヒューズ２１を備えた回路に限定することなく、外部端子１０（１１、１２）から入力され、内部回路４０（５０）の動作電圧より高い電圧により動作する回路であれば電気ヒューズ回路でなくともよい。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得る各種変形、修正を含むことは勿論である。
更に、トランジスタは、電界効果トランジスタ（Field Effect Transistor; ＦＥＴ）であってもバイポーラ型トランジスタであっても良い。ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。ＦＥＴ以外のトランジスタであっても良い。また、Ｎチャンネル型のトランジスタ又はＮＭＯＳトランジスタは、第１導電型のトランジスタ、Ｐチャンネル型のトランジスタ又はＰＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。更に、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板であっても良いし、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であっても良い。
また、本願はＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）、ＤＲＡＭ（Dynamic Random Access Memory)、ＳＲＡＭ（Static Random Access Memory）、不揮発性記憶装置（例えばＦｌａｓｈメモリ）等の半導体装置全般に、本願発明が適用できる。

１、２、３、４、５…半導体装置
１０、１１、１２…外部端子
１５…モード外部端子
２０…電気ヒューズ回路
３０…モード設定回路
４０、５０…内部回路
４１、５１、５２…初段回路
６０…インバータ
４１１、５１１、５２１…ＮチャネルＭＯＳトランジスタ
４１２、５１２、５２２…ＰチャネルＭＯＳトランジスタ
ＥＳＤ、ＥＳＤ１、ＥＳＤ２…保護素子
Ｑ１、Ｑ２、Ｑ３…ＰチャネルＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ３…抵抗素子
Ｔ１、Ｔ４…分圧素子
Ｔ２、Ｔ５…補償容量
Ｔ３、Ｔ６…スイッチング素子

Claims (12)

1. 外部端子に接続され、該外部端子から入力される第１電圧で動作する第１回路と、
   前記外部端子に抵抗素子を介して接続され、前記第１電圧より絶対値が小さい第２電圧で動作する第２回路と、
   前記抵抗素子と前記第２回路との間の第１ノードに一端を接続され、他端を接地され、制御信号により導通と非導通とのいずれか一方が選択される分圧素子と、を具備し、
   前記分圧素子は、前記第１電圧が前記外部端子に印加され前記第１回路を動作させる場合、前記制御信号により導通状態が選択される
   ことを特徴とする半導体装置。
2. 前記第１ノードは、前記第２回路が備えるトランジスタのゲートに接続される
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記外部端子と前記第１回路とを接続する第１配線において、前記外部端子と前記抵抗素子との間の第２ノードと前記第１回路との間に一端を接続され、他端に電源電圧を印加される容量素子、を具備する
   ことを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記容量素子は、ＭＯＳ容量素子であり、前記外部端子に前記第１電圧が印加されると容量が増加する
   ことを特徴とする請求項３に記載の半導体装置。
5. 前記第１配線において、前記第２ノードに一端を接続され、他端を前記容量素子の一端に接続されたスイッチング素子を具備し、
   前記スイッチング素子は、前記外部端子に前記第１電圧が印加されると、導通状態となる
   ことを特徴とする請求項３又は請求項４に記載の半導体装置。
6. 前記第１回路は、ＭＯＳトランジスタ型電気ヒューズを備える記憶回路である
   ことを特徴とする請求項１から請求項５いずれか１項に記載の半導体装置。
7. 前記分圧素子は、ＭＯＳトランジスタである
   ことを特徴とする請求項１から請求項６いずれか１項に記載の半導体装置。
8. 第１外部端子及び第２外部端子に接続され、該第１外部端子と該第２外部端子との間の電圧が第１電圧のとき動作する第１回路と、
   前記第１外部端子及び前記第２外部端子にそれぞれ抵抗素子を介して接続され、前記第１電圧より絶対値が小さい第２電圧で動作する第２回路と、
   ２つの前記抵抗素子それぞれと前記第２回路との間のノードに一端を接続され、他端を接地され、制御信号により導通と非導通とのいずれか一方が選択される２つの分圧素子と、を具備し、
   前記２つの分圧素子は、前記第１外部端子と前記第２外部端子との間の電圧が前記第１電圧の場合、前記制御信号により導通状態が選択される
   ことを特徴とする半導体装置。
9. 外部端子と、
   前記外部端子に接続され、第１の電圧で動作させる不揮発性回路と前記第１の動作電圧よりも絶対値で低い第２の動作電圧で動作させる内部回路と、
   前記外部端子と前記内部回路との間に接続される抵抗素子と、
   前記抵抗素子と前記内部回路との間の第１のノードに一端を接続され、他端を接地され、制御信号で導通と非導通が制御される分圧素子と、を備え、
   前記第１の電圧を前記外部端子に入力し、前記不揮発性回路を動作させる時、前記制御信号によって前記分圧素子を導通させ、前記抵抗素子と前記分圧素子により、前記第１のノードを前記第１の電圧よりも低い電圧に制御する、ことを特徴とする半導体装置。
10. 前記第１のノードは、前記内部回路が備えるトランジスタのゲートに接続される
    ことを特徴とする請求項９に記載の半導体装置。
11. 前記分圧素子は、ＭＯＳトランジスタである
    ことを特徴とする請求項９又は請求項１０に記載の半導体装置。
12. 前記ＭＯＳトランジスタは、前記第１のノードと接地との間に接続され、前記ＭＯＳトランジスタの制御電極に前記制御信号が入力されるとともに前記制御電極は第２の抵抗を介して前記接地に接続されていることを特徴とする請求項１１に記載の半導体装置。

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