JP6702087B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 22
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- 230000007257 malfunction Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
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Description
本発明は、半導体装置に関する。
不揮発性メモリ素子あるいは不揮発性メモリを備えた半導体装置では、入力端子として、メモリ書込み用高電圧印加とテスト入力を兼用した端子が設けられることがある。例えば特許文献１のものでは、ＴＥＳＴ端子は、テストモード切り替えを行わないときはローレベルに固定する必要があるため、メモリ書込み時にはＶＰＰ検知回路で所望の高電圧であることを検知し、Ｑ１のトランジスタを介してＴＥＳＴ出力をローレベル（ＧＮＤ）にしている。そのため、テストモード切り替えとメモリ書込み電圧印加を同時に行えない。
またメモリ書込み電圧が負電圧の場合には対応していないので、使い勝手が良くない。
本発明は、上記事情を考慮してなされたもので、その目的は、テストモード切り替えとメモリ書込み電圧印加を同時に行うことができ、しかもメモリ書込み電圧が負電圧の場合にも対応した構成の半導体装置を提供することにある。
請求項１に記載の半導体装置は、内部に不揮発性メモリを備え、外部からテスト制御信号および前記不揮発性メモリの書込み／消去の電圧の入力信号を受ける入力端子を備えた半導体装置であって、内部の他の回路へ信号を出力するための出力端子と、前記入力端子に入力される正の前記テスト制御信号の電圧レベルが所定の正の閾値よりも大きいときに、所定の正のハイレベルの信号を出力する正パルス検出回路と、前記入力端子に入力される負の前記テスト制御信号の電圧レベルが所定の負の閾値よりも小さいときに、前記所定の正のハイレベルの信号を出力する負パルス検出回路と、前記正パルス検出回路の出力および前記負パルス検出回路の出力を入力して論理和を前記出力端子に出力するＯＲ回路とを備えている。
上記構成を採用することにより、外部から入力端子にテスト制御信号入力および書込み／消去の電圧の入力信号が入力されると、正パルス検出回路は、正のテスト制御信号および正のメモリ書込み／消去の電圧を検出してテスト制御信号として出力端子に出力する。また、負パルス検出回路は、負のテスト制御信号および負のメモリ書込み／消去の電圧を検出して反転した信号として出力端子に出力する。これにより、入力端子を正負のテスト制御信号および正負のメモリ書込み／消去の電圧の入力を兼用したものとし、いずれの入力に対しても出力端子にテスト制御信号として出力することができる。この結果、テスト制御信号の入力によるテストモード切り替えと、メモリ書込み電圧印加を同時に行うことができ、しかもメモリ書込み電圧が負電圧の場合にも対応することができる。
（第１実施形態）
以下、本発明の第１実施形態について、図１〜図６を参照して説明する。本実施形態の半導体装置１は、図１に示すように、内部に不揮発性メモリ１００、テスト制御回路１１０、内部回路１２０などを備え、テスト制御回路１１０の入力段には入力回路１３０が設けられている。テスト制御回路１１０は、入力回路１３０から与えられるテスト制御信号に応じて内部回路１２０のテストを実施するものである。また、テスト制御回路１１０は、内部回路１２０のテスト実施時に、不揮発性メモリ１００にテストモードの信号を出力する。半導体装置１は、外部と接続するためのパッドとなる入力端子Ａに、入力信号Ｖｉｎとして、不揮発性メモリ１００に対する書込み／消去の電圧が入力されると共に、テスト制御回路１１０を制御するためのテスト制御信号が入力される構成である。
以下、本発明の第１実施形態について、図１〜図６を参照して説明する。本実施形態の半導体装置１は、図１に示すように、内部に不揮発性メモリ１００、テスト制御回路１１０、内部回路１２０などを備え、テスト制御回路１１０の入力段には入力回路１３０が設けられている。テスト制御回路１１０は、入力回路１３０から与えられるテスト制御信号に応じて内部回路１２０のテストを実施するものである。また、テスト制御回路１１０は、内部回路１２０のテスト実施時に、不揮発性メモリ１００にテストモードの信号を出力する。半導体装置１は、外部と接続するためのパッドとなる入力端子Ａに、入力信号Ｖｉｎとして、不揮発性メモリ１００に対する書込み／消去の電圧が入力されると共に、テスト制御回路１１０を制御するためのテスト制御信号が入力される構成である。
入力端子Ａは、不揮発性メモリ１００に接続されると共に、入力回路１３０の過電圧保護回路２を介して正パルス検出回路３および負パルス検出回路４に接続される。過電圧保護回路２は、入力端子Ａから電源端子ＶＤ側に接続される過電圧保護回路２ａと、入力端子Ａからグランド側に接続される過電圧保護回路２ｂとを備える。外部端子Ａから侵入するノイズなどの正負の過電圧信号を過電圧回路２ａ、２ｂを介して電源側あるいはグランド側に逃すものである。
正パルス検出回路３は、バッファ回路３ａを備える回路で、電源端子ＶＤから給電される。入力端子Ａからの入力信号Ｖｉｎが正の閾値Ｖｔｈ＋を超えるときにはハイレベルの信号Ｈとし、閾値Ｖｔｈ＋以下のときにはローレベルの信号Ｌとして出力し、ＯＲ回路５の一方の入力端子に入力する。
負パルス検出回路４は、インバータ回路４ａ、ＭＯＳＦＥＴ４ｂおよび抵抗４ｃを備えている。ＭＯＳＦＥＴ４ｂのドレインは抵抗４ｃを介して電源端子ＶＤに接続され、ソースは入力端子Ａに接続され、ゲートはグランドに接続される。インバータ回路４ａの入力端子はＭＯＳＦＥＴ４ｂのドレインに接続され、出力端子はＯＲ回路５の他方の入力端子に接続される。負パルス検出回路４は、入力端子Ａからの入力信号Ｖｉｎが負の閾値Ｖｔｈ−を下回るときにはハイレベルの信号Ｈとし、閾値Ｖｔｈ−以上のときにはローレベルの信号Ｌとして出力する。
ＯＲ回路５は、バッファ回路３ａの出力およびインバータ回路４ａの出力の少なくとも一方にハイレベルの信号Ｈが入力されているとハイレベルの信号Ｈをテスト制御信号の出力端子Ｂに出力する。出力端子Ｂはテスト制御回路１１０に接続され、テスト制御信号がテスト制御回路１１０に入力される。
次に、上記構成の作用について、図２から図５も参照して説明する。
まず、基本動作について図２を参照して説明する。入力端子Ａの入力信号Ｖｉｎとして、テストモードの正パルスが入力されると、正パルス検出回路３において、入力されるパルスのレベルが閾値Ｖｔｈ＋を超えるとバッファ回路３ａからハイレベルの信号Ｈが出力される。このとき、負パルス検出回路４においては、正パルスの変化状態にかかわらずＭＯＳＦＥＴ４ｂがオフ状態に保持されるので、インバータ回路４ａの入力端子は抵抗４ｃによりハイレベルの入力状態となり、ローレベルの信号Ｌを出力する状態である。
まず、基本動作について図２を参照して説明する。入力端子Ａの入力信号Ｖｉｎとして、テストモードの正パルスが入力されると、正パルス検出回路３において、入力されるパルスのレベルが閾値Ｖｔｈ＋を超えるとバッファ回路３ａからハイレベルの信号Ｈが出力される。このとき、負パルス検出回路４においては、正パルスの変化状態にかかわらずＭＯＳＦＥＴ４ｂがオフ状態に保持されるので、インバータ回路４ａの入力端子は抵抗４ｃによりハイレベルの入力状態となり、ローレベルの信号Ｌを出力する状態である。
次に、入力端子Ａに入力信号Ｖｉｎとして、テストモードの負パルスが入力されると、負パルス検出回路４において、入力されるパルスのレベルが負の閾値Ｖｔｈ−を下回るとＭＯＳＦＥＴ４ｂがオンし、インバータ回路４ａの入力端子はローレベルになる。これにより、インバータ回路４ａは、ハイレベルの信号Ｈを出力するようになる。つまり、負パルスが正パルスに反転された信号として出力されるようになる。このとき、正パルス検出回路３においては、負パルスでは閾値を超えることがないので、負パルスの変化状態にかかわらずローレベルの信号Ｌを出力する状態である。
次に、入力端子Ａに、入力信号Ｖｉｎとして、正負のメモリ書込み／消去の電圧ＶＰＰ、ＶＢＢが印加された場合について説明する。まず、正のメモリ書込み／消去の電圧ＶＰＰが入力端子Ａに印加されると、正パルス検出回路３において、ハイレベルの信号Ｈが出力されるようになる。また、負のメモリ書込み／消去の電圧ＶＢＢが入力端子Ａに印加されると、負パルス検出回路４において、ハイレベルの信号Ｈが出力されるようになる。
ＯＲ回路５は、正パルス検出回路３および負パルス検出回路４の双方のハイレベルの信号Ｈを出力する。この結果、図２に示すように、出力端子Ｂには、テストモードの正パルスのハイレベルの信号、および正のメモリ書込み／消去の電圧ＶＰＰに応じてハイレベルの信号が出力され、テストモードの負パルスの負側へのハイレベルの信号、および負のメモリ書込み／消去の電圧ＶＢＢの入力に応じてハイレベルの信号Ｈが出力される。
図３は入力端子Ａに、入力信号Ｖｉｎとして、３個の正パルスを印加した後、正のメモリ書込み／消去の電圧ＶＰＰを連続的に印加した場合の出力端子Ｂの出力を示している。なお、ここで入力する数回例えばここでは３回の正パルスあるいは負パルスは、誤動作防止の処置として入力するもので、テストモードに移行するものではない。
正パルスが入力される状態では、正パルス検出回路３により、正パルスがハイレベルＨになると出力端子Ｂにハイレベルの信号Ｈを出力する。また、３個の正パルスの入力状態に続けて、ハイレベルの正のメモリ書込み／消去の電圧ＶＰＰが印加されると、正パルス検出回路３は出力端子Ｂのハイレベルの信号Ｈを継続して出力する。
図４は、入力端子Ａに、入力信号Ｖｉｎとして、負パルスを印加した後、負のメモリ書込み／消去の電圧ＶＢＢを連続的に印加した場合の出力端子Ｂの出力を示している。負パルスが入力される状態では、負パルス検出回路４により、負パルスがハイレベルＨになると出力端子Ｂにハイレベルの信号Ｈを出力する。また、負パルスの入力状態に続けて、負側にハイレベルの負のメモリ書込み／消去の電圧ＶＢＢが印加されると、負パルス検出回路４は出力端子Ｂのハイレベルの信号Ｈを継続して出力する。
図５は、入力端子Ａに、入力信号Ｖｉｎとして、２個の正パルスを印加し、続けて１個の負パルスを印加した後、負のメモリ書込み／消去の電圧ＶＢＢを連続的に印加した場合の出力端子Ｂの出力を示している。正パルスおよび負パルスが入力される状態では、正パルス検出回路３および負パルス検出回路４のそれぞれにより、正パルスあるいは負パルスがハイレベルＨになると出力端子Ｂにハイレベルの信号Ｈを出力する。また、負パルスの入力状態に続けて、負側にハイレベルの負のメモリ書込み／消去の電圧ＶＢＢが印加されると、負パルス検出回路４は出力端子Ｂのハイレベルの信号Ｈを継続して出力する。
図６は、上記のように構成した半導体装置１の一使用形態を示している。この構成では、半導体装置１の入力端子Ａに保護回路６を外付けしている。保護回路６は、入力端子Ａをプルダウンする抵抗６ａおよびＥＳＤ（Electro-Static-Discharge）保護回路６ｂを備えている。これにより、入力端子Ａに対する入力がない状態ではプルダウン抵抗６ａにより電位をグランドレベルに固定することができるので、誤動作を防止できる。また、入力端子Ａに侵入する静電気放電などに対してＥＳＤ保護回路６ｂにより保護することができるようになる。
以上説明したように、本実施形態によれば、正パルス検出回路３および負パルス検出回路４を設けることで、入力端子Ａを共用する構成としながら、正パルスおよび負パルスのいずれにも対応することができ、しかも、メモリ書込み／消去の電圧ＶＰＰやＶＢＢが入力されたときに、出力端子Ｂのレベルをハイレベルに保持した状態でメモリへの書込みや消去の処理を実施させることができるようになる。
（第２実施形態）
図７および図８は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、図７に示すように、入力回路１３１は、ＯＲ回路５を設けない構成とし、正パルス検出回路３の出力を出力端子Ｂ１に出力し、負パルス検出回路４の出力を出力端子Ｂ２に出力するように構成している。テスト制御回路１１０は、出力端子Ｂ１およびＢ２から個別にテスト制御信号を受け付ける構成である。
図７および図８は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、図７に示すように、入力回路１３１は、ＯＲ回路５を設けない構成とし、正パルス検出回路３の出力を出力端子Ｂ１に出力し、負パルス検出回路４の出力を出力端子Ｂ２に出力するように構成している。テスト制御回路１１０は、出力端子Ｂ１およびＢ２から個別にテスト制御信号を受け付ける構成である。
上記構成を採用することで、入力端子Ａへの入力信号Ｖｉｎに対して、入力回路１３１において、テスト信号とメモリ書込み／消去の電圧ＶＰＰ、ＶＢＢについて、正パルスおよび正の電圧ＶＰＰに対する出力を出力端子Ｂ１で行い、負パルスおよび負の電圧ＶＢＢに対する出力を出力端子Ｂ２で行うようにしている。これにより、正パルスと負パルスをそれぞれ出力端子Ｂ１、Ｂ２により区別して出力することができる。
図８は出力の一例を示すもので、入力端子Ａに、入力信号Ｖｉｎとして、正パルスでアドレスが入力され、続けて負パルスでデータが入力され、さらにその後、負のメモリ書込み／消去の電圧ＶＢＢが入力された場合の出力端子Ｂ１、Ｂ２の出力を示している。入力端子Ａにアドレスの正パルスが入力されると、正パルス検出回路３によりこれが検出されて出力端子Ｂ１からアドレスに対応する信号を出力する。
入力端子Ａにデータの負パルスが入力されると、負パルス検出回路４によりこれが検出されて出力端子Ｂ２から正負の状態を反転させて正パルスとして出力する。続く負のメモリ書込み／消去の電圧ＶＢＢが入力端子Ａに入力されると、負パルス検出回路４によりこれが検出されて、出力端子Ｂ２から連続的にハイレベルの信号が出力される。
このような第２実施形態によっても、第１実施形態と同様に、入力信号Ｖｉｎとして正および負のパルスおよびメモリ書込み／消去の電圧ＶＢＢを同じ入力端子Ａから入力することができる。
また、第２実施形態によれば、正パルス検出回路３の出力を出力端子Ｂ１に出力し、負パルス検出回路４の出力を出力端子Ｂ２に出力するように構成したので、テストモードの正および負のパルスを区別して検出し、別々に出力することができる。
（第３実施形態）
図９は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、半導体装置２０として、第１実施形態の図６にて外部接続した保護回路６と同様の保護回路１２を内部に設ける構成としたものである。
図９は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、半導体装置２０として、第１実施形態の図６にて外部接続した保護回路６と同様の保護回路１２を内部に設ける構成としたものである。
図９に示す構成では、半導体装置２０は、入力端子Ａから不揮発性メモリ１００の書込み／消去電圧の入力経路と、入力回路１３０の過電圧保護回路２への入力経路に保護回路２１を接続している。保護回路２１は、入力端子Ａの電位を固定するプルダウン抵抗２１ａおよびＥＳＤ保護回路２１ｂを備えている。
このような第３実施形態によれば、半導体装置２０の内部に保護回路２１を一体に設ける構成としたので、入力端子Ａに入力がない状態ではプルダウン抵抗２１ａにより電位をグランドレベルに固定することができるので、誤動作を防止できる。また、入力端子Ａに侵入するノイズに対してＥＳＤ保護回路２１ｂにより遮断することができるようになる。
（第４実施形態）
図１０および図１１は第４実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、半導体装置３０の入力回路１３２において、ＯＲ回路５の出力端子と出力端子Ｂとの間に出力回路３１を備えた構成としている。
図１０および図１１は第４実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、半導体装置３０の入力回路１３２において、ＯＲ回路５の出力端子と出力端子Ｂとの間に出力回路３１を備えた構成としている。
図１０に示すように、出力回路３１は、ローパスフィルタ３２およびバッファ回路３３を備えている。ローパスフィルタ３２は、抵抗３２ａ、コンデンサ３２ｂを備え、ＯＲ回路５の出力端子から抵抗３２ａを介してバッファ回路３３の入力端子に接続されている。バッファ回路３３の出力端子は出力端子Ｂに接続されている。
これにより、ＯＲ回路５の出力信号が、ハイレベル状態から瞬時的にローレベルに変化してハイレベルに戻る場合や、その反対の変化をする場合などには、その瞬時的な変化は出力端子Ｂに伝わることなく、変化前の状態が保持されるようになる。
図１１は、上記のパターンの一例を示すもので、入力端子Ａへの入力信号Ｖｉｎが、正パルスから正のメモリ書込み／読み出しの電圧ＶＰＰにかわり、その後、負のメモリ書込み／読み出しの電圧ＶＢＢに変化した場合である。正パルスから正のメモリ書込み／読み出しの電圧ＶＰＰに変化するときには、前述同様、正パルス検出回路３によりこれが検出されてパルスの信号に対応した出力から電圧ＶＰＰに対応してハイレベルの出力信号を得ることができる。
この後、図１１中に示す時刻ｔｘで、入力信号Ｖｉｎが、正のメモリ書込み／読み出しの電圧ＶＰＰから負のメモリ書込み／読み出しの電圧ＶＢＢに変化するときには、正パルス検出信号３から出力されているハイレベルの信号が一旦消失し、この後負パルス検出回路４により電圧ＶＢＢが検出されて再びハイレベルの出力信号となる。このとき、電圧が正から負に変化する際に、ＯＲ回路５の出力は瞬時的にローレベルに変化する。しかし、ローパスフィルタ３２ではこの変化が吸収され、若干の変動を伴うハイレベルの信号が保持される。バッファ回路３３は、閾値Ｖｔｈ＋を超える入力レベルであれば、出力端子Ｂへのハイレベルの信号出力状態が保持されるようになる。
このような第４実施形態によれば、出力段にローパスフィルタ３２およびバッファ回路３３を設けた出力回路３１を設けたので、出力端子Ｂの出力をイネーブルのハイレベルに保持させたまま、書込み／消去電圧を正の電圧ＶＰＰから負の電圧ＶＢＢに切り替えることができるようになる。
（第５実施形態）
図１２は第５実施形態を示すもので、第１実施形態と異なるところは、半導体装置４０として、入力回路１３３に、負パルス検出回路４に代えて負パルス検出回路４１を設けたところである。図１２に示すように、負パルス検出回路４１は、入力端子ＡからＭＯＳＦＥＴ４ｂのソースに至る経路にダイオード４２が介在されている。ダイオード４２は、アノードがＭＯＳＦＥＴ４ｂのソースに接続され、カソードが入力端子Ａに接続されている。
図１２は第５実施形態を示すもので、第１実施形態と異なるところは、半導体装置４０として、入力回路１３３に、負パルス検出回路４に代えて負パルス検出回路４１を設けたところである。図１２に示すように、負パルス検出回路４１は、入力端子ＡからＭＯＳＦＥＴ４ｂのソースに至る経路にダイオード４２が介在されている。ダイオード４２は、アノードがＭＯＳＦＥＴ４ｂのソースに接続され、カソードが入力端子Ａに接続されている。
上記構成によれば、入力端子Ａへの入力信号Ｖｉｎが負のときに、ダイオード４２の順方向電圧ＶｆとＭＯＳＦＥＴ４ｂの閾値電圧との和の電圧に達した時にＭＯＳＦＥＴ４ｂがオンするようになる。換言すれば、ダイオード４２を設けることで負パルスを検出する場合の閾値電圧Ｖｔｈ−を調整することができるようになる。
このような第５実施形態によれば、第１実施形態と同様の作用効果を得ることができると共に、負パルス検出回路４１にダイオード４２を設けることで負パルスの検出の閾値電圧を調整することができるようになる。
（他の実施形態）
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
第２実施形態で示した出力端子をＢ１、Ｂ２として設ける構成は、第３実施形態、第４実施形態、第５実施形態に適用することもできる。
第３実施形態で示した保護回路２１を内蔵する構成は、第４実施形態、第５実施形態に適用することもできる。
第３実施形態で示した保護回路２１を内蔵する構成は、第４実施形態、第５実施形態に適用することもできる。
第４実施形態で示した出力回路３１を設ける構成は、第５実施形態に適用することもできる。
第５実施形態で、負パルス検出回路４１にダイオード４２を設ける構成では、閾値電圧を調整する目的で、２個以上のダイオードを直列に接続して設けることができる。
第５実施形態で、負パルス検出回路４１にダイオード４２を設ける構成では、閾値電圧を調整する目的で、２個以上のダイオードを直列に接続して設けることができる。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
図面中、１、１０、２０、３０、４０は半導体装置、２は過電圧保護回路、３は正パルス検出回路、４、４１は負パルス検出回路、５はＯＲ回路、６、２１は保護回路、６ａ、２１ａはプルダウン抵抗、６ｂ、２１ｂはＥＳＤ保護回路、３１は出力回路、３２はローパスフィルタ、３３はバッファ回路、４２はダイオード、１００は不揮発性メモリ、１１０はテスト制御回路、１２０は内部回路、１３０、１３１、１３２、１３３は入力回路、Ａは入力端子、Ｂ、Ｂ１、Ｂ２は出力端子である。
Claims (3)
- 内部に不揮発性メモリ（１００）を備え、外部からテスト制御信号および前記不揮発性メモリの書込み／消去の電圧の入力信号を受ける入力端子（Ａ）を備えた半導体装置であって、
内部の他の回路へ信号を出力するための出力端子（Ｂ）と、
前記入力端子に入力される正の前記テスト制御信号の電圧レベルが所定の正の閾値よりも大きいときに、所定の正のハイレベルの信号を出力する正パルス検出回路（３）と、
前記入力端子に入力される負の前記テスト制御信号の電圧レベルが所定の負の閾値よりも小さいときに、前記所定の正のハイレベルの信号を出力する負パルス検出回路（４）と、
前記正パルス検出回路の出力および前記負パルス検出回路の出力を入力して論理和を前記出力端子（Ｂ）に出力するＯＲ回路（５）とを備えた半導体装置。 - 請求項１に記載の半導体装置において、
前記ＯＲ回路（５）の出力信号の低周波成分を通過させるローパスフィルタ（３２）と、
前記ローパスフィルタの出力信号を所定閾値で判定して出力するバッファ回路（３３）とを設けた半導体装置。 - 請求項１または２に記載の半導体装置において、
前記入力端子とグランドとの間にプルダウン抵抗（２１ａ）を備える半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016164650A JP6702087B2 (ja) | 2016-08-25 | 2016-08-25 | 半導体装置 |
| PCT/JP2017/027286 WO2018037828A1 (ja) | 2016-08-25 | 2017-07-27 | 半導体装置 |
| DE112017004223.2T DE112017004223T5 (de) | 2016-08-25 | 2017-07-27 | Halbleitervorrichtung |
| US16/249,986 US10573402B2 (en) | 2016-08-25 | 2019-01-17 | Semiconductor apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016164650A JP6702087B2 (ja) | 2016-08-25 | 2016-08-25 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2018032458A JP2018032458A (ja) | 2018-03-01 |
| JP2018032458A5 JP2018032458A5 (ja) | 2018-09-20 |
| JP6702087B2 true JP6702087B2 (ja) | 2020-05-27 |
Family
ID=61245398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016164650A Active JP6702087B2 (ja) | 2016-08-25 | 2016-08-25 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10573402B2 (ja) |
| JP (1) | JP6702087B2 (ja) |
| DE (1) | DE112017004223T5 (ja) |
| WO (1) | WO2018037828A1 (ja) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4556851A (en) * | 1983-08-22 | 1985-12-03 | Rca Corporation | Reduction of noise in signal from charge transfer devices |
| JP2621894B2 (ja) | 1987-12-26 | 1997-06-18 | 株式会社東芝 | マイクロコンピュータ |
| JPH0944467A (ja) * | 1995-07-27 | 1997-02-14 | Sharp Corp | マイクロコンピュータ |
| JP2850825B2 (ja) * | 1995-12-13 | 1999-01-27 | 日本電気株式会社 | 半導体集積装置 |
| JP3530402B2 (ja) * | 1998-10-29 | 2004-05-24 | シャープ株式会社 | 半導体集積回路装置 |
| JP2007243808A (ja) * | 2006-03-10 | 2007-09-20 | Denso Corp | 半導体集積回路におけるリセット検出回路 |
| JP2010055676A (ja) * | 2008-08-27 | 2010-03-11 | Fujitsu Microelectronics Ltd | 半導体メモリおよびメモリチップの製造方法 |
| JP5629075B2 (ja) | 2009-09-16 | 2014-11-19 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置 |
| JP6671996B2 (ja) | 2015-02-27 | 2020-03-25 | キヤノン株式会社 | 導電性ローラ、プロセスカートリッジ及び電子写真装置 |
-
2016
- 2016-08-25 JP JP2016164650A patent/JP6702087B2/ja active Active
-
2017
- 2017-07-27 DE DE112017004223.2T patent/DE112017004223T5/de active Pending
- 2017-07-27 WO PCT/JP2017/027286 patent/WO2018037828A1/ja active Application Filing
-
2019
- 2019-01-17 US US16/249,986 patent/US10573402B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US10573402B2 (en) | 2020-02-25 |
| DE112017004223T5 (de) | 2019-05-09 |
| JP2018032458A (ja) | 2018-03-01 |
| US20190147970A1 (en) | 2019-05-16 |
| WO2018037828A1 (ja) | 2018-03-01 |
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