JP2010055676A - 半導体メモリおよびメモリチップの製造方法 - Google Patents

Abstract

【課題】 試験時に半導体メモリに供給される入力信号の波形が正常でないときにも、半導体メモリを正しく試験する。
【解決手段】 半導体メモリは、メモリセルアレイと、メモリセルアレイに格納するために外部から供給される入力信号を入力する入力回路とを備えている。入力回路は、テストモード信号の活性化に基づいて入力信号が供給されるグリッチ除去回路を備えている。試験時に半導体メモリに供給される入力信号の波形が正常でないときにも、グリッチ除去回路によりノイズを除去することにより、半導体メモリを正しく試験できる。複数の半導体メモリを同時に試験するときに、正常に動作しない半導体メモリの動作が他の半導体メモリの試験に影響することを防止できる。
【選択図】 図２

Description

本発明は、試験回路を有する半導体メモリおよびこの半導体メモリチップの製造方法に関する。

半導体メモリの製造コストは、半導体メモリを一度に試験する数を増やすことで削減できる。例えば、試験時に使用する外部端子の数を減らすことで、同時に試験できる半導体メモリの数は増える。このとき、半導体メモリの誤動作を防止するために、使用しない外部入力端子を固定レベルに設定する手法が提案されている（例えば、特許文献１参照）。
特開２００４−１７８６７２号公報

一方、複数の半導体メモリを同時に試験するときに、半導体メモリの外部端子を互いに接続し、外部端子に共通の信号を供給することで、同時に試験できる半導体メモリの数は増える。しかしながら、半導体メモリの試験装置に接続される負荷が増えると、半導体メモリへの入力信号の波形は鈍る。これにより、半導体メモリの内部回路の動作が不安定になるおそれがある。また、同時に試験する半導体メモリのいずれかに不良があるとき、不良の半導体メモリからの異常な出力信号が共通の信号線を介して他の半導体メモリに伝わり、他の半導体メモリの動作に影響を与えるおそれがある。

本発明の目的は、試験時に半導体メモリに供給される入力信号の波形が正常でないときにも、半導体メモリを正しく試験することである。本発明の別の目的は、複数の半導体メモリを同時に試験するときに、正常に動作しない半導体メモリの動作が他の半導体メモリの試験に影響することを防止することである。

本発明の一形態では、半導体メモリは、メモリセルアレイと、メモリセルアレイに格納するために外部から供給される入力信号を入力する入力回路とを備えている。入力回路は、テストモード信号の活性化に基づいて前記入力信号が供給されるグリッチ除去回路を備えている。

試験時に半導体メモリに供給される入力信号の波形が正常でないときにも、グリッチ除去回路によりノイズを除去することにより、半導体メモリを正しく試験できる。複数の半導体メモリを同時に試験するときに、正常に動作しない半導体メモリの動作が他の半導体メモリの試験に影響することを防止できる。

以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”が付く信号は、正論理を示している。先頭に”／”の付く信号および末尾に”Ｘ”が付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭを示している。例えば、半導体メモリＭＥＭは、疑似ＳＲＡＭである。擬似ＳＲＡＭは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有する。半導体メモリＭＥＭは、パッケージに封入される半導体メモリ装置（チップ）として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。この例の半導体メモリＭＥＭは、クロック非同期タイプであるが、クロック同期タイプでもよい。

半導体メモリＭＥＭは、例えば、シリコン基板上にＣＭＯＳプロセスを使用して形成されている。半導体メモリＭＥＭは、入力バッファ１０、１２、出力バッファ１４、複数のフィルタ１６、複数のアドレスラッチ１８、コマンドデコーダ２０、入力データラッチ２２、出力データラッチ２４、入出力データ制御部２６およびメモリコア２８を有している。入力バッファ１０、１２およびフィルタ１６は、入力信号の入力部である。なお、半導体メモリＭＥＭは、メモリセルＭＣのリフレッシュ動作を周期的に実行するために、リフレッシュタイマ、アービタ、リフレッシュアドレスカウンタおよびアドレスセレクタ等を有している。リフレッシュタイマは、内部リフレッシュ要求を周期的に生成する。アービタは、外部アクセス要求（読み出しコマンドまたは書き込みコマンド）と内部リフレッシュ要求との優先順を判定する。リフレッシュアドレスカウンタは、リフレッシュするメモリセルを示すリフレッシュアドレス信号を生成する。アドレスセレクタは、外部ロウアドレス信号ＲＡＤとリフレッシュアドレス信号の何れかを選択する。

ロウアドレス端子ＲＡＤに接続された入力バッファ１０は、チップイネーブル信号ＣＥＸが低レベルの期間に、ロウアドレス信号ＲＡＤを受け、受けた信号をフィルタ１６に出力する。コラムアドレス端子ＣＡＤに接続された入力バッファ１０は、チップイネーブル信号ＣＥＸが低レベルの期間に、コラムアドレス信号ＣＡＤを受け、受けた信号をフィルタ１６に出力する。例えば、チップイネーブル信号ＣＥＸは、フィルタ１６を介することなく、入力バッファ１２から直接出力される。テスト動作モード中、チップイネーブル信号／ＣＥ（コマンド信号ＣＭＤ）は、図６に示すように、リレースイッチＲＬＹ１−４を介して半導体メモリＭＥＭ（１）−（４）毎に供給される。このため、テスト動作モード中に半導体メモリＭＥＭがＬＳＩテスタＴＥＳＴＥＲから受けるチップイネーブル信号／ＣＥは、正常な立ち上がりエッジおよび立ち下がりエッジを有し、供給タイミングも正確である。

入力バッファ１２は、コマンド信号ＣＭＤを受け、受けたコマンド信号ＣＭＤをフィルタ１６に出力する。例えば、コマンド信号ＣＭＤは、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥである。チップイネーブル信号／ＣＥは、半導体メモリＭＥＭを読み出し動作または書き込み動作が可能なアクティブ状態に設定するための活性化信号（チップセレクト信号）である。

データ端子ＤＱに接続された入力バッファ１０は、書き込み動作においてチップイネーブル信号ＣＥＸが低レベルの期間に、データ端子ＤＱに供給される書き込みデータ信号を受け、入力データ信号ＤＩＮとしてフィルタ１６に出力する。出力バッファ１４は、読み出し動作時に、メモリコア２８から読み出される読み出しデータ信号をデータ端子ＤＱに出力する。

フィルタ１６は、テストモード信号ＴＭＺが低レベルに非活性化されている間、受けた信号をフィルタリングすることなく出力端子に出力する。フィルタ１６は、テストモード信号ＴＭＺが高レベルに活性化されている間、受けた信号のグリッジノイズを除去し、ノイズを除去した信号を出力端子に出力する。フィルタ１６の具体例は、図２に示す。

ロウアドレス信号ＲＡＤに対応するフィルタ１６は、ロウアドレス信号ＲＡＤをロウアドレス信号ＦＲＡＤとして出力する。コラムアドレス信号ＣＡＤに対応するフィルタ１６は、コラムアドレス信号ＣＡＤをコラムアドレス信号ＦＣＡＤとして出力する。コマンド信号ＣＭＤに対応するフィルタ１６は、コマンド信号ＣＭＤをコマンド信号ＦＣＭＤとして出力する。入力データ信号ＤＩＮに対応するフィルタ１６は、入力データ信号ＤＩＮを入力データ信号ＦＤＩＮとして出力する。

なお、コマンド信号ＣＭＤは、図６に示すように、リレースイッチＲＬＹ１−４を介して半導体メモリＭＥＭ（１）−（４）毎に供給される。テスト動作モード中にＬＳＩテスタＴＥＳＴＥＲから出力されるコマンド信号ＣＭＤは、波形が大幅に乱れることなく半導体メモリＭＥＭに供給される。このため、コマンド信号ＣＭＤに対応するフィルタ１６は、本来不要である。しかしながら、試験動作モード中にロウアドレス信号ＦＲＡＤ、コラムアドレス信号ＦＣＡＤ、コマンド信号ＦＣＭＤおよび入力データ信号ＦＤＩＮのタイミングを揃えるために、コマンド信号ＣＭＤに対応してフィルタ１６を形成している。コマンド信号ＣＭＤに対応するフィルタ１６は、フィルタ機能を有するが、フィルタリングによる遅延時間を揃えるためのダミーのフィルタである。

テストモード端子ＴＭＺは、半導体メモリＭＥＭの試験時に図５に示すＬＳＩテスタＴＥＳＴＥＲに接続され、試験以外では、オープンにされる。例えば、テストモード端子ＴＭＺは、半導体メモリＭＥＭ内で抵抗Ｒ１を介して接地線ＶＳＳに接続されている。プルダウン抵抗により、テストモード端子ＴＭＺがオープンのとき、テストモード信号ＴＭＺは低レベルに設定される。テストモード信号ＴＭＺは、テスト動作モード中に、ＬＳＩテスタＴＥＳＴＥＲにより高レベルまたは低レベルに設定される。なお、テストモード端子ＴＭＺは、図６に示すプローブＰＲＢのみが接続され、ワイヤボンディングやバンプ接続はされない。すなわち、図８に示すシステムＳＹＳ上では、テストモード端子ＴＭＺはオープンにされる。このため、テストモード端子ＴＭＺのパッドの大きさは、他の外部端子のパッドより小さくできる。

ロウアドレス信号ＦＲＡＤを受けるアドレスラッチ１８は、アドレスラッチ信号ＡＬＴＺに同期してロウアドレス信号ＦＲＡＤをラッチし、ロウアドレス信号ＬＲＡＤとして出力する。コラムアドレス信号ＣＡＤを受けるアドレスラッチ１８は、アドレスラッチ信号ＡＬＴＺに同期してコラムアドレス信号ＦＣＡＤをラッチしコラムアドレス信号ＬＣＡＤとして出力する。アドレスラッチ１８の具体例は、図２に示す。

コマンドデコーダ２０は、コマンド信号ＦＣＭＤをデコードし、メモリコア２８のアクセス動作（読み出し動作または書き込み動作）を実行するために読み出しコマンド信号ＲＤ（読み出しコマンド）または書き込みコマンド信号ＷＲ（書き込みコマンド）を出力する。また、コマンドデコーダ２０は、読み出しコマンド信号ＲＤまたは書き込みコマンド信号ＷＲに同期してアドレスラッチ信号ＡＬＴＺを出力する。さらに、コマンドデコーダ２０は、書き込みコマンド信号ＷＲに同期して入力データラッチ信号ＤＩＬＴＺを出力し、読み出しコマンド信号ＲＤに同期して出力データラッチ信号ＤＯＬＴＺを出力する。

入力データラッチ２２は、入力データラッチ信号ＤＩＬＴＺに同期して入力データ信号ＦＤＩＮをラッチし、ラッチした信号を入出力データ制御部２６に出力する。出力データラッチ２４は、出力データラッチ信号ＤＯＬＴＺを遅延させた信号に同期して入出力データ制御部２６からの読み出しデータ信号をラッチし、ラッチした信号を出力データ信号ＤＯＵＴとして出力バッファ１４に出力する。入出力データ制御部２６は、書き込み動作時に、入力データラッチ２２からの書き込みデータ信号を入力データラッチ信号ＤＩＬＴＺを遅延させた信号に同期してデータバスＤＢに出力する。入出力データ制御部２６は、読み出し動作時に、メモリコア２８から読み出される読み出しデータ信号を出力データラッチ信号ＤＯＬＴＺに同期して出力データラッチ２４に出力する。

メモリコア２８は、メモリセルアレイＡＲＹ、ロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣ、センスアンプ部ＳＡおよびコラムスイッチ部ＣＳＷを有している。 メモリセルアレイＡＲＹは、マトリックス状に配置された複数のダイナミックメモリセルＭＣを有している。図の横方向に並ぶメモリセルＭＣは、共通のワード線ＷＬに接続されている。図の縦方向に並ぶメモリセルＭＣは、共通のビット線対ＢＬ、／ＢＬに接続されている。

ロウデコーダＲＤＥＣは、ワード線ＷＬのいずれかを選択するために、ロウアドレス信号ＬＲＡＤをデコードする。コラムデコーダＣＤＥＣは、データ端子ＤＱのビット数に対応する数、またはその数の整数倍のビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＬＣＡＤをデコードし、所定数のコラムスイッチをオンするためのコラム線信号を出力する。

センスアンプ部ＳＡは、ビット線対ＢＬ、／ＢＬに接続された複数のセンスアンプを有している。各センスアンプは、ビット線対ＢＬ、／ＢＬの電圧の差を差動増幅することで、メモリセルＭＣから読み出されるデータの論理を判定する。コラムスイッチ部ＣＳＷは、ビット線対ＢＬ、／ＢＬを入出力データ制御部２６に接続するコラムスイッチを有している。

図２は、図１に示した入力バッファ１０、フィルタ１６およびアドレスラッチ１８の例を示している。図２では、ロウアドレス信号ＲＡＤの最下位ビットＲＡＤ０を受ける回路を示している。伝達される信号が異なることを除き、他の入力バッファ１０、フィルタ１６およびアドレスラッチ１８も同じ回路である。

入力バッファ１０は、例えばＯＲ回路（負論理のＡＮＤ回路）を有している。ＯＲ回路は、一方の入力でロウアドレス信号ＲＡＤ０を受け、他方の入力でチップセレクト信号ＣＥＸを受けている。ＯＲ回路は、チップセレクト信号ＣＥＸが低レベルに活性化されているときに、ロウアドレス信号ＲＡＤ０をフィルタ１６に出力する。ＯＲ回路は、チップセレクト信号ＣＥＸが高レベルに非活性化されているときに、高レベルをフィルタ１６に出力する。なお、図１に示した入力バッファ１２は、他方の入力が接地線に接続されていることを除き、入力バッファ１０と同じ回路である。

フィルタ１６は、テストモード信号ＴＭＺが低レベル（通常動作モード）のときにオンするスイッチＳＷ１、ＳＷ２と、テストモード信号ＴＭＺが高レベル（テスト動作モード）のときにオンするスイッチＳＷ３、ＳＷ４と、スイッチＳＷ３、ＳＷ４の間に配置されるグリッチ除去回路ＧＲＭＶとを有している。スイッチＳＷ１−４は、ｎＭＯＳトランジスタであるが、ＣＭＯＳ伝達ゲートでもよい。また、フィルタ１６は、スイッチＳＷ３がオフしているときに、グリッチ除去回路ＧＲＭＶの入力が不定になることを防止するために、例えばプルダウン抵抗Ｒ２がグリッチ除去回路ＧＲＭＶの入力に接続される。

グリッチ除去回路ＧＲＭＶは、入力信号ＦＩＮに対応する信号ＮＤ２と、入力信号ＦＩＮを遅延回路ＤＬＹ１で遅延させた信号ＮＤ３とを受けるＡＮＤ回路と、ＡＮＤ回路からの出力信号ＮＤ４と、出力信号ＮＤ４を遅延回路ＤＬＹ２で遅延させた信号ＮＤ５とを受けるＯＲ回路とを有している。例えば、遅延回路ＤＬＹ１−２の遅延時間は、互いに等しい。遅延回路ＤＬＹ１およびＡＮＤ回路は、入力信号ＦＩＮの立ち上がりエッジのグリッチノイズを除去するフィルタとして機能する。遅延回路ＤＬＹ２およびＯＲ回路は、入力信号ＦＩＮの立ち下がりエッジのグリッチノイズを除去するフィルタとして機能する。

アドレスラッチ１８は、ラッチ回路ＬＴと、ラッチ回路ＬＴの入力に信号を供給するためのスイッチＳＷ５とを有している。例えば、スイッチＳＷ５は、アドレスラッチ信号ＡＬＴＺの高レベル期間にオンするＣＭＯＳ伝達ゲートである。なお、図１に示した入力データラッチ２２は、スイッチＳＷ５がアドレスラッチ信号ＡＬＴＺの代わりに入力データラッチ信号ＤＩＬＴＺを受けることを除き、アドレスラッチ１８と同じ回路である。

図３は、図２に示したフィルタ１６およびアドレスラッチ１８の通常動作モード中の動作の例を示している。図３では、ロウアドレス信号ＲＡＤの最下位ビットＲＡＤ０を受ける回路の動作を示している。他の信号に対応するフィルタ１６およびアドレスラッチ１８も図３と同様に動作する。また、入力データ信号ＤＩＮを受けるフィルタ１６の動作は、アドレスラッチ信号ＡＬＴＺを入力データラッチ信号ＤＩＬＴＺに置き換えることで表される。通常動作モードは、テストモード信号ＴＭＺが低レベルＬの期間に設定される。テストモード端子ＴＭＺがオープンのときも、プルダウン抵抗Ｒ１により、半導体メモリＭＥＭは、通常動作モードに移行している。

通常動作モードでは、図２に示したスイッチＳＷ１−２はオンし、スイッチＳＷ３−４はオフする。グリッチ除去回路ＧＲＭＶは、信号の伝達経路から切り離され、使用されない。このため、入力信号ＦＩＮ（ＲＡＤ０）は、そのまま出力信号ＦＯＵＴ（ＦＲＡＤ０）として出力される。アドレスラッチ１８は、出力信号ＦＯＵＴをアドレスラッチ信号ＡＬＴＺに同期してラッチする。

図４は、図２に示したフィルタ１６およびアドレスラッチ１８のテスト動作モード中の動作の例を示している。図４では、ロウアドレス信号ＲＡＤの最下位ビットＲＡＤ０を受ける回路の動作を示している。他の信号に対応するフィルタ１６およびアドレスラッチ１８も図４と同様に動作する。また、入力データ信号ＤＩＮを受けるフィルタ１６の動作は、アドレスラッチ信号ＡＬＴＺを入力データラッチ信号ＤＩＬＴＺに置き換えることで表される。テスト動作モードは、テストモード信号ＴＭＺが高レベルＨの期間に設定される。半導体メモリＭＥＭをテスト動作モードに移行するためには、図５に示すＬＳＩテスタＴＥＳＴＥＲ等によりテストモード端子ＴＭＺを強制的に高レベルに設定する必要がある。

テスト動作モードでは、図２に示したスイッチＳＷ３−４はオンし、スイッチＳＷ１−２はオフする。入力信号ＦＩＮは、グリッチ除去回路ＧＲＭＶを介してグリッチノイズが除去され、出力信号ＦＯＵＴとして出力される。具体的には、入力信号ＦＩＮの立ち上がりエッジに伴うグリッチノイズは、遅延回路ＤＬＹ１の遅延時間を利用して除去される。入力信号ＦＩＮの立ち下がりエッジに伴うグリッチノイズは、遅延回路ＤＬＹ２の遅延時間を利用して除去される。この後、図３と同様に、アドレスラッチ１８は、出力信号ＦＯＵＴ（ＦＲＡＤ０）をアドレスラッチ信号ＡＬＴＺに同期してラッチする。

遅延回路ＤＬＹ１−２の遅延時間は、出力信号ＦＯＵＴの遷移エッジがアドレスラッチ信号ＡＬＴＺの高レベル期間に現れない時間に設定される。このため、グリッチ除去回路ＧＲＭＶの遅延時間（フィルタリング時間）により、出力信号ＦＯＵＴがアドレスラッチ１８（または入力データラッチ）にラッチされないことを防止できる。

図５は、図１に示したメモリＭＥＭをテストするためのテストシステムＴＳＹＳの例を示している。なお、後述する実施形態においても、信号名の一部は異なるが、図５と同じテストシステムＴＳＹＳが使用される。

半導体メモリＭＥＭの製造工程では、まず、半導体ウエハＷＡＦ上に複数の半導体メモリＭＥＭが形成される。半導体メモリＭＥＭは、ウエハＷＡＦから切り出される前にＬＳＩテスタＴＥＳＴＥＲにより試験される。ＬＳＩテスタＴＥＳＴＥＲからは制御信号だけでなく、電源電圧ＶＤＤおよび接地電圧ＶＳＳが供給される。

半導体メモリＭＥＭは、例えば、プローブカードＰＲＢＣのプローブＰＲＢを介してＬＳＩテスタＴＥＳＴＥＲに接続される。図では、１つの半導体メモリＭＥＭがＬＳＩテスタＴＥＳＴＥＲに接続されている。しかし、実際には、複数の半導体メモリＭＥＭ（例えば、４個、８個あるいは１６個）がＬＳＩテスタＴＥＳＴＥＲに一度に接続される。ＬＳＩテスタＴＥＳＴＥＲに一度に接続する半導体メモリＭＥＭの数は、ＬＳＩテスタＴＥＳＴＥＲの端子数（チャネル数）と半導体メモリＭＥＭの端子数に依存する。

ＬＳＩテスタＴＥＳＴＥＲは、コマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを半導体メモリＭＥＭに供給し、読み出しデータ信号ＤＱを半導体メモリＭＥＭから受ける。テスト動作モード中、ＬＳＩテスタＴＥＳＴＥＲは、テストモード信号ＴＭＺを高レベルに設定する。なお、ＬＳＩテスタＴＥＳＴＥＲは、パッケージングされた半導体メモリＭＥＭをテストするために使用されてもよい。このとき、プローブカードＰＲＢＣの代わりに評価ボードが使用され、プローブＰＲＢの代わりにＩＣソケットが使用される。ＩＣソケットは、評価ボード上に取り付けられる。

図６は、図５に示したテストシステムＴＳＹＳの要部の例を示している。テストシステムＴＳＹＳは、半導体メモリＭＥＭの製造工程（試験工程）において、半導体メモリＭＥＭを製造（試験）するために使用される。この例では、プローブカードＰＲＢＣは、４個の半導体メモリＭＥＭを同時にＬＳＩテスタＴＥＳＴＥＲに接続するためのプローブＰＲＢを有している。しかし、ＬＳＩテスタＴＥＳＴＥＲに同時に接続される半導体メモリＭＥＭの数は、４個より多くてもよい。

ＬＳＩテスタＴＥＳＴＥＲは、コマンド信号ＣＭＤ、ロウアドレス信号ＲＡＤ、コラムアドレス信号ＣＡＤおよび書き込みデータ信号ＤＱ等のテスト信号や、電源電圧ＶＤＤおよびテストモード信号ＴＭＺをプローブカードＰＲＢＣに出力するためのバッファ回路ＢＵＦおよびリレースイッチＲＬＹを有している。また、ＬＳＩテスタＴＥＳＴＥＲは、プローブカードＰＲＢＣからの読み出しデータ信号ＤＱを受けるためのリレースイッチＲＬＹおよびコンパレータ回路ＣＭＰを有している。

プローブカードＰＲＢＣにおいて、電源線ＶＤＤ、テストモード信号線ＴＭＺ、ロウアドレス信号線ＲＡＤおよびコラムアドレス信号線ＣＡＤは、プローブカードＰＲＢＣ上にリレースイッチを配置することなく半導体メモリＭＥＭ（１）−（４）に共通に配線される。このため、これ等配線の負荷は大きく、信号は鈍りやすい。プローブカードＰＲＢＣにおいて、コマンド信号線ＣＭＤおよびデータ信号線ＤＱは、リレースイッチＲＬＹ１−４を介して半導体メモリＭＥＭ（１）−（４）毎に配線される。これは、半導体メモリＭＥＭ（１）−（４）毎に書き込み動作および読み出し動作を実行し、半導体メモリＭＥＭ（１）−（４）毎に読み出しデータを判定するためである。

例えば、半導体メモリＭＥＭ（１）が試験されるとき、ＬＳＩテスタＴＥＳＴＥＲは、リレースイッチＲＬＹ１をオンし、リレースイッチＲＬＹ２−４をオフする。そして、半導体メモリＭＥＭ（１）のみの書き込み動作を実行するために、コマンド信号ＣＭＤは半導体メモリＭＥＭ（１）のみに供給される。次に、半導体メモリＭＥＭ（１）のみの読み出し動作を実行して読み出しデータを判定するために、コマンド信号ＣＭＤは半導体メモリＭＥＭ（１）のみに供給される。読み出しデータは半導体メモリＭＥＭ（１）のみからＬＳＩテスタＴＥＳＴＥＲに出力される。なお、書き込み動作では、リレースイッチＲＬＹ１−４を同時にオンし、半導体メモリＭＥＭ（１）−（４）に書き込みデータを同時に書き込んでもよい。

書き込み動作および読み出し動作において、例えば、ロウアドレス信号線ＲＡＤおよびコラムアドレス信号線ＣＡＤの配線負荷は大きい。このため、ＬＳＩテスタＴＥＳＴＥＲから出力されるロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤの波形は鈍りやすい。波形の鈍りにより、図２に示した入力バッファ１０は、論理を判定し難くなり、入力バッファ１０から出力されるロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤは、グリッチノイズを含みやすくなる。これにより、半導体メモリＭＥＭ（１）−（４）は誤動作しやすくなる。しかし、各半導体メモリＭＥＭ（１）−（４）は、フィルタ１６を有するため、図４に示したように、グリッチノイズを除去できる。したがって、グリッチノイズが発生するときにも半導体メモリＭＥＭ（１）−（４）が誤動作することを防止でき、ＬＳＩテスタＴＥＳＴＥＲにより半導体メモリＭＥＭ（１）−（４）を正しく試験できる。

また、全ての半導体メモリＭＥＭ（１）−（４）は、高レベルのテストモード信号ＴＭＺを受け、フィルタ１６のフィルタリング機能を有効にする。試験しない半導体メモリＭＥＭ（２）−（４）のいずれかが不良のとき、不良の半導体メモリＭＥＭの誤動作により、プローブカードＰＲＢＣの信号線上にノイズが現れるときがある。例えば、アドレス信号ＲＡＤ、ＣＡＤの入力バッファ１０の入力ゲートが、ゲート破壊、コンタクト不良等の不良を有するとき、入力バッファ１０からプローブカードＰＲＢＣのアドレス信号線ＲＡＤ、ＣＡＤ上にノイズが出力されるときがある。このとき、試験する正常な半導体メモリＭＥＭ（１）の入力信号（例えば、アドレス信号ＲＡＤまたはＣＡＤ）にノイズが加わる。しかし、入力信号のノイズは、フィルタ１６のフィルタリング機能により除去される。したがって、試験されない半導体メモリＭＥＭ（２）−（４）の誤動作が、半導体メモリＭＥＭ（１）の試験に影響し、正常な半導体メモリＭＥＭ（１）が不良と判定されることを防止できる。

図７は、図１に示した半導体メモリＭＥＭの試験フローの例を示している。図７に示した試験フローは、図５に示したＬＳＩテスタＴＥＳＴＥＲが試験プログラムを実行することで実現される。

先ず、処理１００において、ＬＳＩテスタＴＥＳＴＥＲは、テストモード信号ＴＭＺを高レベルＨに設定し、図６に示した半導体メモリＭＥＭ（１）−（４）を通常動作モードから試験動作モードに移行する。これにより、図２に示したグリッチ除去回路ＧＲＭＶが有効になり、入力信号のグリッチノイズが除去される。次に、処理１０２において、レジスタ値Ｉが”１”に設定される。次に、処理１０４において、ＬＳＩテスタＴＥＳＴＥＲは、リレースイッチＲＬＹ（Ｉ）のみをオンする。

次に、処理１０６において、ＬＳＩテスタＴＥＳＴＥＲは、半導体メモリＭＥＭ（Ｉ）のみにデータを書き込む。処理１０８において、ＬＳＩテスタＴＥＳＴＥＲは、リレースイッチＲＬＹ（Ｉ）をオフする。処理１１０において、レジスタ値Ｉが”１”増加される。処理１１２において、レジスタ値Ｉが”５”のとき、処理１１４が実施される。レジスタ値Ｉが”５”に達していないとき、処理１０４−１１０が再び実施される。

なお、例えば、ＬＳＩテスタＴＥＳＴＥＲに同時に接続される半導体メモリＭＥＭの数が８個のとき、レジスタ値Ｉが”９”に達していないとき、処理１０４−１１０が再び実施される。処理１２４も同様である。また、図６で説明したように、全てのリレースイッチＲＬＹ１−４をオンした後に処理１０６の書き込み動作を実行し、半導体メモリＭＥＭ（１）−（４）に書き込みデータを同時に書き込んでもよい。

次に、処理１１４において、レジスタ値Ｉが”１”に設定される。次に、処理１１６において、ＬＳＩテスタＴＥＳＴＥＲは、リレースイッチＲＬＹ（Ｉ）のみ_をオンする。処理１１８において、ＬＳＩテスタＴＥＳＴＥＲは、半導体メモリＭＥＭ（Ｉ）のみからデータを読み出す。処理１２０において、ＬＳＩテスタＴＥＳＴＥＲは、読み出したデータを期待値と比較し、半導体メモリＭＥＭ（Ｉ）が正常に動作するか否かを判定する。

次に、処理１２２において、ＬＳＩテスタＴＥＳＴＥＲは、リレースイッチＲＬＹ（Ｉ）をオフする。処理１２４において、レジスタ値Ｉが”１”増加される。処理１２６において、レジスタ値Ｉが”５”のとき、試験フローは終了する。レジスタ値Ｉが”５”に達していないとき、処理１１６−１２４が再び実施される。

図８は、図１に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳを示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯電話や携帯ゲーム等の携帯機器の少なくとも一部を構成する。なお、後述する実施形態においても、図８と同じシステムが構成される。システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で構成されてもよい。

例えば、ＳｉＰは、図１に示した半導体メモリＭＥＭ、半導体メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＦＣＮＴ、およびシステム全体を制御するＣＰＵ（メインコントローラ）を有している。ＣＰＵおよびメモリコントローラＭＣＮＴ、ＦＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳｉＰは、外部バスＳＣＮＴを介して上位のシステムに接続される。ＣＰＵは、半導体メモリＭＥＭの読み出し動作を行うためにコマンド信号（アクセス要求）およびアドレス信号を出力し、読み出しデータ信号を半導体メモリＭＥＭから受信し、半導体メモリＭＥＭの書き込み動作を行うために、コマンド信号、アドレス信号および書き込みデータ信号を出力する。また、ＣＰＵは、ＦＬＡＳＨのアクセス動作（読み出し動作、プログラム動作または消去動作）を行うために、コマンド信号、アドレス信号および書き込みデータ信号をＦＬＡＳＨに出力し、あるいはＦＬＡＳＨから読み出しデータ信号を受信する。

メモリコントローラＭＣＮＴは、ＣＰＵからのコマンド信号、アドレス信号および書き込みデータ信号に基づいて、半導体メモリＭＥＭにコマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、半導体メモリＭＥＭからの読み出しデータ信号ＤＱをＣＰＵに出力する。メモリコントローラＦＣＮＴは、ＣＰＵからのアドレス信号をデータ線ＤＴに出力することを除き、メモリコントローラＭＣＮＴと同様に動作する。なお、システムＳＹＳにメモリコントローラＭＣＮＴを設けることなく、半導体メモリＭＥＭの読み出し動作および書き込み動作を行うためのコマンド信号ＣＭＤおよびアドレス信号ＡＤを、ＣＰＵから半導体メモリＭＥＭに直接出力してもよい。また、システムＳＹＳは、ＣＰＵと半導体メモリＭＥＭのみを有していてもよい。

以上、この実施形態では、試験動作モード時に、グリッチ除去回路ＧＲＭＶは、半導体メモリＭＥＭの入力バッファ１０の出力に接続される。これにより、試験時に半導体メモリＭＥＭに供給される入力信号ＲＡＤ、ＣＡＤ等の波形が正常でないときにも、半導体メモリＭＥＭを正しく試験できる。特に、複数の半導体メモリＭＥＭをＬＳＩテスタＴＥＳＴＥＲに同時に接続し、共通の信号線が複数の半導体メモリＭＥＭに接続されるとき、信号線の負荷の増加により発生するノイズを半導体メモリＭＥＭ内で除去できる。

また、複数の半導体メモリＭＥＭをＬＳＩテスタＴＥＳＴＥＲに同時に接続して同時に試験するときに、不良の半導体メモリＭＥＭの動作が正常な半導体メモリの試験に影響し、正常な半導体メモリＭＥＭが不良と判定されることを防止できる。

試験動作モード以外では、グリッチ除去回路ＧＲＭＶは、入力バッファ１０に接続されない。このため、例えば、ユーザシステムＳＹＳに搭載される半導体メモリＭＥＭの動作が、グリッチ除去回路ＧＲＭＶにより遅くなることを防止できる。

ノイズの発生が少ない信号線ＣＭＤにもグリッチ除去回路ＧＲＭＶを挿入することで、試験時に全ての入力信号ＲＡＤ、ＣＡＤ、ＣＭＤ、ＤＱのタイミングを揃えることができる。このため、入力信号ＲＡＤ、ＣＡＤ、ＣＭＤ、ＤＱのタイミングのずれにより半導体メモリＭＥＭが誤動作することを防止できる。

図９は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリＭＥＭは、テストモード端子ＴＭＺの代わりヒューズ回路３０を有している。その他の構成は、図１と同じである。すなわち、半導体メモリＭＥＭは疑似ＳＲＡＭである。

ヒューズ回路３０は、内蔵するヒューズがプログラムされていないとき（製造後の初期状態）、高レベルのテストモード信号ＴＭＺを出力する。ヒューズ回路３０は、内蔵するヒューズがプログラムされているとき、低レベルのテストモード信号ＴＭＺを出力する。ヒューズは、半導体メモリＭＥＭの製造工程の完了時にプログラム（カット）される。

ヒューズは、レーザヒューズまたは電気ヒューズである。レーザヒューズは、半導体メモリＭＥＭの製造工程（試験工程）において、レーザ加工装置によりカットされる。電気ヒューズは、半導体メモリＭＥＭに設けられるヒューズプログラム部によりカットされる。ヒューズプログラム部は、半導体メモリＭＥＭの外部から供給される不良位置情報に応じて流れる電流によりカットされる。

この実施形態では、テストモード信号ＴＭＺは、ヒューズ回路３０により生成される。このため、図５に示したＬＳＩテスタＴＥＳＴＥＲは、テストモード信号ＴＭＺを出力する必要はない。図６に示したプローブカードＰＲＢＣ上にテストモード信号線ＴＭＺを配線する必要はない。ヒューズ回路３０がプログラムされるまで、半導体メモリＭＥＭは、常に試験動作モードで動作する。このため、図７に示した処理１００は不要である。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ＬＳＩテスタＴＥＳＴＥＲからテストモード信号ＴＭＺを出力する必要がない。このため、半導体メモリＭＥＭを試験するために必要なＬＳＩテスタＴＥＳＴＥＲの端子（チャネル）の数を削減できる。また、プローブカードＰＲＢＣに配線される信号線の数を減らすことができる。この結果、同時にＬＳＩテスタＴＥＳＴＥＲに接続できる半導体メモリＭＥＭの数を増やすことができる。例えば、信号線が１本足りないために、３つの半導体メモリＭＥＭしかＬＳＩテスタＴＥＳＴＥＲに接続できないときがある。このとき、本実施形態の適用により、４つの半導体メモリＭＥＭをＬＳＩテスタＴＥＳＴＥＲに同時に接続できる。

図１０は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体メモリＭＥＭは、図１のコマンドデコーダ２０の代わりにコマンドデコーダ２０Ａを有している。また、半導体メモリＭＥＭは、テストモード端子ＴＭＺの代わりモードレジスタ３２を有している。その他の構成は、図１と同じである。すなわち、半導体メモリＭＥＭは疑似ＳＲＡＭである。

コマンドデコーダ２０Ａは、コマンド信号ＣＭＤがモードレジスタ設定コマンドを示すときにモードレジスタ設定コマンド信号ＭＲＳを出力する機能を、図１に示したコマンドデコーダ２０に追加している。モードレジスタ３２は、モードレジスタ設定コマンド信号ＭＲＳに同期して、例えば、データ信号ＦＤＩＮの値に応じて設定される複数のレジスタを有している。モードレジスタ３２は、レジスタに設定された値に応じたモード信号ＭＤおよびテストモード信号ＴＭＺを出力する。なお、モードレジスタ３２は、ロウアドレス信号ＲＡＤまたはコラムアドレス信号ＣＡＤにより設定されてもよい。モードレジスタ３２は、コンフィギュレーションレジスタとも称される。一般的な半導体メモリＭＥＭは、モードレジスタを有している。このため、既存のモードレジスタに１ビットのレジスタを追加することで、テストモード信号ＴＭＺを生成できる。

モードレジスタ３２は、モードレジスタ設定コマンド信号ＭＲＳとともに受けるデータ信号ＦＤＩＮの値がテスト動作モードを示すときに、テストモード信号ＴＭＺを高レベルに活性化する。テストモード信号ＴＭＺの活性化により、半導体メモリＭＥＭは、試験動作モードに設定される。モードレジスタ３２は、モードレジスタ設定コマンド信号ＭＲＳとともに受けるデータ信号ＦＤＩＮの値が通常動作モードを示すときに、テストモード信号ＴＭＺを低レベルに非活性化する。モードレジスタ３２は、半導体メモリＭＥＭのパワーオンリセット時にテストモード信号ＴＭＺを低レベルに設定する。

この実施形態では、図７に示した処理１００において、モードレジスタ設定コマンド信号ＭＲＳを半導体メモリＭＥＭに供給することで、テストモード信号ＴＭＺを高レベルＨに活性化する。その他のテストフローは、図７と同じである。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、テストモード端子ＴＭＺまたはヒューズ回路３０が不要にできるため、半導体メモリＭＥＭのチップサイズを小さくできる。

図１１は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体メモリＭＥＭは、図１のフィルタ１６の代わりにフィルタ１６Ａを有している。また、半導体メモリＭＥＭは、調整信号ＡＤＪＺを受ける調整端子ＡＤＪＺを有している。調整端子ＡＤＪＺは、抵抗Ｒ１を介して接地線ＶＳＳに接続されている。その他の構成は、図１と同じである。すなわち、半導体メモリＭＥＭは疑似ＳＲＡＭである。

図１２は、図１１に示した入力バッファ１０、フィルタ１６Ａおよびアドレスラッチ１８の例を示している。図２と同じ要素については、詳細な説明は省略する。この例では、フィルタ１６Ａの遅延回路ＤＬＹ１、ＤＬＹ２は、調整信号ＡＤＪＺに応じて遅延量を変更する。例えば、遅延回路ＤＬＹ１、ＤＬＹ２の遅延時間は、調整信号ＡＤＪＺが低レベルのときに短くなり、調整信号ＡＤＪＺが高レベルのときに長くなる。フィルタ１６Ａのその他の構成は、図２と同じである。

図１３は、図１２に示した遅延回路ＤＬＹ１、ＤＬＹ２の例を示している。遅延回路ＤＬＹ１、ＤＬＹ２は、互いに同じ回路であるため、遅延回路ＤＬＹ１について説明する。

遅延回路ＤＬＹ１は、遅延段ＤＳＴＧ１−２と、遅延段ＤＳＴＧ１−２の入力にそれぞれ接続されたＡＮＤ回路と、遅延段ＤＳＴＧ１−２の出力に接続されたＯＲ回路とを有している。遅延段ＤＳＴＧ１−２は、直列に接続されたインバータを有している。遅延段ＤＳＴＧ１の遅延時間は、遅延段ＤＳＴＧ２の遅延時間より短い。なお、各遅延段ＤＳＴＧ１−２にＣＲ時定数回路等の負荷回路を追加してもよい。２つのＡＮＤ回路は、調整信号ＡＤＪＺが低レベルのときに入力信号ＤＬＹＩＮを遅延段ＤＳＴＧに伝達し、調整信号ＡＤＪＺが高レベルのときに入力信号ＤＬＹＩＮを遅延段ＤＳＴＧ２に伝達する。ＯＲ回路は、遅延段ＤＳＴＧ１−２のいずれかから伝達される入力信号ＤＬＹＩＮの遅延信号を出力信号ＤＬＹＯＵＴとして出力する。

この実施形態では、図５に示したＬＳＩテスタＴＥＳＴＥＲは、テストモード信号ＴＭＺとともに調整信号ＡＤＪＺを半導体メモリＭＥＭに出力する。このため、調整信号ＡＤＪＺ用の信号線が、図６に示したプローブカードＰＲＢＣ上に配線される。図７に示した試験フローでは、調整信号ＡＤＪＺを低レベルまたは高レベルに設定する処理が、処理１００に追加され、遅延回路ＤＬＹ１−２の遅延時間が設定される。例えば、同時に試験する半導体メモリＭＥＭの数が多く、グリッチノイズが大きいと想定されるとき、遅延回路ＤＬＹ１−２の遅延時間は長く設定される。試験フローのその他の処理は、図７と同じである。

なお、各遅延回路ＤＬＹ１−２の遅延段の数および調整信号ＡＤＪＺのビット数を増やし、調整できる遅延時間の数を増やしてもよい。また、図１０に示したフィルタ１６の代わりにフィルタ１６Ａを配置し、遅延回路ＤＬＹ１−２の遅延時間を可変にしてもよい。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、グリッチノイズの大きさに合わせて遅延回路ＤＬＹ１−２の遅延時間を調整できるため、ＬＳＩテスタＴＥＳＴＥＲに同時に接続される半導体メモリＭＥＭの数が増えても、半導体メモリＭＥＭを正しく試験できる。具体的には、製造コストを削減するために、チャネル数の多いＬＳＩテスタＴＥＳＴＥＲを導入し、プローブカードＰＲＢＣに同時に接続される半導体メモリＭＥＭの数を増やすときにも、遅延回路ＤＬＹ１−２の遅延時間を長くすることで半導体メモリＭＥＭを正しく試験できる。

図１４は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体メモリＭＥＭは、図１のコマンド信号ＣＭＤを受ける入力バッファ１２の代わりに入力バッファ３４を有している。入力バッファ３４は、テストモード信号ＴＭＺを受けて動作する。その他の構成は、図１と同じである。すなわち、半導体メモリＭＥＭは疑似ＳＲＡＭである。

図１５は、図１４に示した入力バッファ３４の例を示している。入力バッファ３４は、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥをそれぞれ受けるＯＲ回路（負論理のＡＮＤ回路）を有している。また、入力バッファ３４は、電源線ＶＤＤとチップイネーブル端子／ＣＥとの間に直列に接続されたｐＭＯＳトランジスタＰ１および抵抗Ｒ３を有している。ｐＭＯＳトランジスタＰ１は、テストモード信号ＴＭＺが高レベルのときにオンし、テストモード信号ＴＭＺが低レベルのときにオフする。このため、チップイネーブル端子／ＣＥは、テストモード信号ＴＭＺが高レベルのときに（試験動作モード中）、抵抗Ｒ３（高抵抗）を介して電源電圧ＶＤＤにプルアップされる。

試験動作モード中、プルアップ抵抗Ｒ３が有効になる。このため、チップイネーブル信号／ＣＥを受けるＯＲ回路は、チップイネーブル端子／ＣＥがオープンのときに、チップイネーブル信号ＣＥＸを高レベルに非活性化する。ライトイネーブル信号ＷＥＸおよびアウトプットイネーブル信号ＯＥＸは、高レベルのチップイネーブル信号ＣＥＸにより、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥの論理レベルによらず高レベルに非活性化される。これにより、半導体メモリＭＥＭの内部回路は読み出し動作および書き込み動作を禁止する。なお、試験動作モード中にＬＳＩテスタＴＥＳＴＥＲから低レベルのチップイネーブル信号／ＣＥを受けたとき、チップイネーブル端子／ＣＥは、プルアップ抵抗Ｒ３に拘わらず低レベルに設定される。

例えば、図６に示した半導体メモリＭＥＭ（１）を試験するときに、リレースイッチＲＬＹ１はオンされる。ＬＳＩテスタＴＥＳＴＥＲからの低レベルのチップイネーブル信号／ＣＥは、半導体メモリＭＥＭ（１）に供給される。他の半導体メモリＭＥＭ（２）−（４）のコマンド端子ＣＭＤおよびデータ端子ＤＱは、リレースイッチＲＬＹ２−４のオフによりオープンにされる。しかし、試験動作モード中、テストモード信号ＴＭＺが高レベルに設定されるため、試験されない半導体メモリＭＥＭ（２）−（４）のチップイネーブル信号ＣＥＸはプルアップ抵抗Ｒ３により高レベルに非活性化される。コマンド信号ＣＭＤのレベルが定まらないときにも、半導体メモリＭＥＭ（２）−（４）は、誤動作せずにスタンバイ状態になる。したがって、半導体メモリＭＥＭ（１）は、半導体メモリＭＥＭ（２）−（４）の影響を受けることなく、正常に試験される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、着目の半導体メモリＭＥＭを試験するときに、ＬＳＩテスタＴＥＳＴＥＲに同時に接続された他の半導体メモリＭＥＭのチップイネーブル端子／ＣＥをプルアップする。これにより、試験されない他の半導体メモリＭＥＭが誤動作することを防止できる。この結果、他の半導体メモリＭＥＭの誤動作により、着目の半導体メモリＭＥＭの試験が正しく実施されないことを防止できる。

図１６は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体メモリＭＥＭは、図１の入力バッファ１２および出力バッファ１４の代わりに入力バッファ３６および出力バッファ３８を有している。入力バッファ３６は、禁止信号ＤＩＳＺを受けて動作する。出力バッファ３８は、禁止信号ＤＩＳＺおよびマスク信号ＭＳＫＸを受けて動作する。その他の構成は、図１と同じである。すなわち、半導体メモリＭＥＭは疑似ＳＲＡＭである。禁止信号線ＤＩＳＺは、抵抗Ｒ４を介して接地電圧ＶＳＳにプルダウンされている。マスク信号線ＭＳＫＸは、図１７に示すように、抵抗Ｒ５を介して電源電圧ＶＤＤにプルアップされている。

禁止信号ＤＩＳＺは、ＬＳＩテスタＴＥＳＴＥＲから図６に示した半導体メモリＭＥＭ（１）−（４）に共通に供給される。マスク信号ＭＳＫＸは、ＬＳＩテスタＴＥＳＴＥＲから半導体メモリＭＥＭ（１）−（４）毎に供給される。このため、図６に示したＬＳＩテスタＴＥＳＴＥＲは、１つの禁止信号ＤＩＳＺ用のバッファＢＵＦと、同時に接続する半導体メモリＭＥＭと同じ数のマスク信号ＭＳＫＸ用のバッファＢＵＦを有している。また、プローブカードＰＲＢＣ上には、半導体メモリＭＥＭ（１）−（４）に共通の禁止信号線ＤＩＳＺと、半導体メモリＭＥＭ（１）−（４）毎に専用のマスク信号線ＭＳＫＸが配線される。

図１７は、図１６に示した入力バッファ３６および出力バッファ３８の例を示している。入力バッファ３６は、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥをそれぞれ受けるＯＲ回路（負論理のＡＮＤ回路）を有している。各ＯＲ回路は、一方の入力でチップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥまたはアウトプットイネーブル信号／ＯＥを受け、他方の入力を接地線ＶＳＳに接続している。ライトイネーブル信号／ＷＥを受けるＯＲ回路は、ライトイネーブル信号／ＷＥと同じ論理のライトイネーブル信号ＷＥＸを出力する。アウトプットイネーブル信号／ＯＥを受けるＯＲ回路は、アウトプットイネーブル信号／ＯＥに応じてアウトプットイネーブル信号ＯＥＸを出力する。

入力バッファ３６は、図１５と同様に、電源線ＶＤＤとチップイネーブル端子／ＣＥとの間に直列に接続されたｐＭＯＳトランジスタＰ１および抵抗Ｒ３を有している。ｐＭＯＳトランジスタＰ１は、高レベルの禁止信号ＤＩＳＺを受けたときにオンし、低レベルの禁止信号ＤＩＳＺを受けたときにオフする。このため、チップイネーブル端子／ＣＥは、禁止信号ＤＩＳＺが高レベルのときに、抵抗Ｒ３を介して電源電圧ＶＤＤにプルアップされる。

出力バッファ３８は、出力バッファ部ＯＵＴＢＵＦ、ＮＯＲ回路およびＡＮＤ回路を有している。出力バッファ部ＯＵＴＢＵＦは、ｐＭＯＳトランジスタＰ２、ｎＭＯＳトランジスタＮ２、ＮＡＮＤ回路およびＮＯＲ回路を有している。ｐＭＯＳトランジスタＰ２は、データ端子ＤＱを高レベルに設定する。ｎＭＯＳトランジスタＮ２は、データ端子ＤＱを低レベルに設定する。ＮＡＮＤ回路は、ｐＭＯＳトランジスタＰ２の動作を制御する。ＮＯＲ回路は、ｎＭＯＳトランジスタＮ２の動作を制御する。

図１７では、出力バッファ３８は、１ビットのデータ端子ＤＱのみについて示している。実際には、データ端子ＤＱにそれぞれ対応して出力バッファ部ＯＵＴＢＵＦが形成される。例えば、出力バッファ部ＯＵＴＢＵＦの入力に接続されたＡＮＤ回路およびＮＯＲ回路は、全てのデータ端子ＤＱに共通に設けられる。

出力バッファ部ＯＵＴＢＵＦは、アウトプットイネーブル信号ＯＥＮＺが高レベルに活性化されているときに、出力データ信号（読み出しデータ）ＤＯＵＴの論理レベルに応じてｐＭＯＳトランジスタＰ２またはｎＭＯＳトランジスタＮ２のいずれかをオンする。出力バッファ部ＯＵＴＢＵＦは、アウトプットイネーブル信号ＯＥＮＺが低レベルに非活性化されているときに、データ端子ＤＱをフローティング状態に設定するために、ｐＭＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ２を共にオフする。

アウトプットイネーブル信号ＯＥＮＺを出力するＮＯＲ回路は、ＡＮＤ回路から高レベルを受けたときにアウトプットイネーブル信号ＯＥＸの伝達を禁止し、アウトプットイネーブル信号ＯＥＮＺを低レベルに非活性化するマスク回路として機能する。ＡＮＤ回路は、禁止信号ＤＩＳＺおよびマスク信号ＭＳＫＸが共に高レベルのときに、アウトプットイネーブル信号ＯＥＮＺを低レベルに非活性化するために高レベルを出力する。

図１８は、図１７に示した出力バッファ３８の動作の例を示している。この例は、読み出し動作を示している。読み出し動作では、チップイネーブル信号／ＣＥおよびアウトプットイネーブル信号／ＯＥは、低レベルＬに活性化される。

半導体メモリＭＥＭを試験する試験動作モードＴＭＤ中、テストモード信号ＴＭＺは高レベルＨに設定される。これにより、例えば、図６に示した半導体メモリＭＥＭ（１）−（４）のフィルタ１６のフィルタリング機能は有効になる。したがって、試験する半導体メモリＭＥＭの入力信号に、試験しない半導体メモリＭＥＭの誤動作によるノイズが発生するときにも、フィルタ１６によりノイズを除去できる。

例えば、図６に示した半導体メモリＭＥＭ（１）を試験するとき、ＬＳＩテスタＴＥＳＴＥＲは、半導体メモリＭＥＭ（１）−（４）に高レベルＨの共通の禁止信号ＤＩＳＺを供給する。また、ＬＳＩテスタＴＥＳＴＥＲは、試験する半導体メモリＭＥＭ（１）に低レベルＬのマスク信号ＭＳＫＸを出力する。ＬＳＩテスタＴＥＳＴＥＲは、試験しない半導体メモリＭＥＭ（２）−（４）に高レベルＨのマスク信号ＭＳＫＸを出力し、リレースイッチＲＬＹ２−４をオフすることで、チップイネーブル端子／ＣＥおよびアウトプットイネーブル端子／ＯＥをオープンに設定する。

試験する半導体メモリＭＥＭ（１）の入力バッファ３６は、低レベルＬのチップイネーブル信号／ＣＥを受け、低レベルＬのチップイネーブル信号ＣＥＸを出力する。すなわち、メモリセルアレイＡＲＹが読み出しアクセスされる。試験する半導体メモリＭＥＭ（１）の出力バッファ３８は、高レベルＨの禁止信号ＤＩＳＺと低レベルのマスク信号ＭＳＫＸを受け、低レベルのアウトプットイネーブル信号／ＯＥ（＝ＯＥＸ）に応じてアウトプットイネーブル信号ＯＥＮＺを高レベルに設定する。半導体メモリＭＥＭ（１）の出力バッファ部ＯＵＴＢＵＦは、高レベルのアウトプットイネーブル信号ＯＥＮＺを受け、メモリセルアレイＡＲＹから読み出される出力データ信号ＤＯＵＴに応じたデータ信号ＤＱを出力する。すなわち、読み出し動作（図７の処理１１８）が実行される。

一方、試験されない半導体メモリＭＥＭ（２）−（４）は、高レベルＨの禁止信号ＤＩＳＺを受け、チップイネーブル信号ＣＥＸを高レベルに非活性化する。これにより、チップイネーブル端子／ＣＥがオープン状態の半導体メモリＭＥＭ（２）−（４）は、スタンバイ状態に設定される。そして、半導体メモリＭＥＭ（２）−（４）が誤動作が防止され、誤動作が半導体メモリＭＥＭ（１）の試験に影響することが防止される。

さらに、試験されない半導体メモリＭＥＭ（２）−（４）の出力バッファ３８は、高レベルＨの禁止信号ＤＩＳＺと高レベルＨのマスク信号ＭＳＫＸを受け、アウトプットイネーブル信号ＯＥＮＺを低レベルに固定する。これにより、出力バッファ部ＯＵＴＢＵＦは、データ端子ＤＱを高インピーダンス状態ＨｉＺに設定する。これにより、アウトプットイネーブル端子／ＯＥがオープン状態のときにも、ノイズ等の影響により出力バッファ部ＯＵＴＢＵＦが誤動作し、データ信号が出力されることを防止できる。すなわち、試験されない半導体メモリＭＥＭ（２）−（４）の誤動作が、半導体メモリＭＥＭ（１）の試験に影響し、正常な半導体メモリＭＥＭ（１）が不良と判定されることを防止できる。

なお、半導体メモリＭＥＭの試験において、フィルタ１６のフィルタリング機能を常に有効にするとき、テストモード信号ＴＭＺを禁止信号ＤＩＳＺとして利用できる。このとき、ＬＳＩテスタＴＥＳＴＥＲは、禁止信号ＤＩＳＺの代わりにテストモード信号ＴＭＺを出力すればよい。したがって、ＬＳＩテスタＴＥＳＴＥＲの端子数（チャネル数）とプローブカードＰＲＢＣ上の信号線の数を少なくできる。

通常動作モードＮＭＤは、図８に示したユーザシステムＳＹＳに搭載された半導体メモリＭＥＭの動作状態である。ユーザシステムＳＹＳに搭載された半導体メモリＭＥＭでは、テストモード端子ＴＭＺ、禁止端子ＤＩＳＺおよびマスク端子ＭＳＫＸは、オープン状態である。このため、テストモード信号ＴＭＺ、禁止信号ＤＩＳＺおよびマスク信号ＭＳＫＸは、図１６のプルダウン抵抗Ｒ１、Ｒ４および図１７のプルアップ抵抗Ｒ５により、それぞれ低レベルＬ、低レベルＬ、高レベルＨに設定される。

低レベルＬのテストモード信号ＴＭＺにより、フィルタ１６のフィルタリング機能はマスクされる。出力バッファ３８は、低レベルＬの禁止信号ＤＩＳＺを受け、低レベルのアウトプットイネーブル信号／ＯＥ（＝ＯＥＸ）に応じてアウトプットイネーブル信号ＯＥＮＺを高レベルに設定する。このため、出力バッファ部ＯＵＴＢＵＦは、メモリセルアレイＡＲＹから読み出される出力データ信号ＤＯＵＴに応じてデータ信号ＤＱを出力する。すなわち、読み出し動作が実行される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図１９は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体メモリＭＥＭは、図１６のコマンドデコーダ２０の代わりに図１０のコマンドデコーダ２０Ａを有している。また、半導体メモリＭＥＭは、テストモード端子ＴＭＺ、禁止端子ＤＩＳＺおよびマスク端子ＭＳＫＸの代わりモードレジスタ３２Ｃを有している。その他の構成は、図１と同じである。すなわち、半導体メモリＭＥＭは疑似ＳＲＡＭである。

モードレジスタ３２Ｃは、図１０に示したモードレジスタ３２に、モードレジスタ設定コマンド信号ＭＲＳとともに受けるデータ信号ＦＤＩＮの値に応じて設定され、禁止信号ＤＩＳＺおよびマスク信号ＭＳＫＸを出力する２ビットのレジスタを追加している。モードレジスタ３２Ｃは、半導体メモリＭＥＭのパワーオンリセット時にテストモード信号ＴＭＺおよび禁止信号ＤＩＳＺを低レベルに設定し、マスク信号ＭＳＫＸを高レベルに設定する。

この実施形態では、図７に示した処理１００において、モードレジスタ設定コマンド信号ＭＲＳを半導体メモリＭＥＭに供給することで、テストモード信号ＴＭＺおよび禁止信号ＤＩＳＺが高レベルに設定される。また、図７に示した処理１０４、１１６において、リレースイッチＲＬＹ（Ｉ）をオンする前に、試験する半導体メモリＭＥＭのマスク信号ＭＳＫＸが低レベルに設定され、試験しない半導体メモリＭＥＭのマスク信号ＭＳＫＸが高レベルに設定される。マスク信号ＭＳＫＸのレベルは、プローブカードＰＲＢＣ上のリレースイッチＲＬＹ１−４を切り換えながら、モードレジスタ３２Ｃをアクセスすることで設定される。その他のテストフローは、図７と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

なお、上述した実施形態は、疑似ＳＲＡＭに適用する例について述べた。しかし、実施形態は、ＤＲＡＭ、ＳＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、強誘電体メモリまたはＲｅＲＡＭに適用されてもよい。このとき、ＤＲＡＭ、ＳＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、強誘電体メモリまたはＲｅＲＡＭは、入力信号を受ける入力バッファ１０、１２、入力バッファの出力を受けるフィルタ１６およびテストモード端子ＴＭＺを有する。あるいは、これ等半導体メモリは、テストモード信号ＴＭＺを出力するヒューズ回路３０またはテストモード信号ＴＭＺを出力するモードレジスタ３２を有する。あるいは、これ等半導体メモリのフィルタ１６の遅延回路ＤＬＹ１−２は、調整信号ＡＤＪＺにより遅延時間を変更できる。あるいは、これ等半導体メモリは、図１７に示したように、コマンド信号ＣＭＤを受ける入力バッファ３６と、禁止端子ＤＩＳＺおよびマスク信号ＭＳＫＸを受ける出力バッファ３８とを有する。

図２０は、図１に示した実施形態をＤＲＡＭに適用する例を示している。ＤＲＡＭは、ロウアドレス信号とコラムアドレス信号を共通のアドレス端子ＡＤで受ける。このため、アドレス信号ＡＤ用の入力回路１０とフィルタ１６の数は図１に比べて少ない。また、入力回路１２は、コマンド信号ＣＭＤとしてチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびを受ける。チップイネーブル信号ＣＥＸは、チップセレクト信号／ＣＳに応答して生成され、チップセレクト信号／ＣＳと同相の信号である。

コマンドデコーダ４０は、ロウアドレスストローブ信号／ＲＡＳに同期してアドレスラッチ信号ＲＡＬＴＺを活性化し、コラムアドレスストローブ信号／ＣＡＳに同期してアドレスラッチ信号ＣＡＬＴＺを活性化する。ロウアドレス信号ＬＲＡＤを出力するアドレスラッチ１８は、アドレスラッチ信号ＲＡＬＴＺに同期してアドレス信号ＦＡＤ（ロウアドレス信号）をラッチする。コラムアドレス信号ＬＣＡＤを出力するアドレスラッチ１８は、アドレスラッチ信号ＣＡＬＴＺに同期してアドレス信号ＦＡＤ（コラムアドレス信号）をラッチする。

また、コマンドデコーダ４０は、メモリコア２８のアクセス動作（読み出し動作または書き込み動作）またはリフレッシュ動作を実行するために読み出しコマンド信号ＲＤ（読み出しコマンド）、書き込みコマンド信号ＷＲ（書き込みコマンド）またはリフレッシュコマンド信号ＲＥＦ（リフレッシュコマンド）を出力する。コマンドデコーダ４０は、図1に示したコマンドデコーダ２０と同様に、読み出しコマンド信号ＲＤまたは書き込みコマンド信号ＷＲに同期してアドレスラッチ信号ＡＬＴＺを出力する。さらに、コマンドデコーダ２０は、書き込みコマンド信号ＷＲに同期して入力データラッチ信号ＤＩＬＴＺを出力し、読み出しコマンド信号ＲＤに同期して出力データラッチ信号ＤＯＬＴＺを出力する。さらに、図２０に示したＤＲＡＭを変更することで、図９、図１０、図１１、図１４、図１６および図１９に示した半導体メモリＭＥＭに対応するＤＲＡＭを形成できる。

以上の実施形態に関して、さらに以下の付記を開示する。
（付記１）
メモリセルアレイと、
前記メモリセルアレイに格納するために外部から供給される入力信号を入力する入力回路と
を備える半導体メモリにおいて、
前記入力回路は、
テストモード信号の活性化に基づいて前記入力信号が供給されるグリッチ除去回路を備えること
を特徴とする半導体メモリ。
（付記２）
前記入力回路は、
前記入力信号をラッチする入力バッファを備え、
前記グリッチ除去回路は、前記入力バッファが出力する入力信号のグリッチを除去すること
を特徴とする付記１に記載の半導体メモリ。
（付記３）
前記テストモード信号の非活性化時には、前記入力信号を前記グリッチ除去回路に供給しないようにするスイッチ回路を備えること
を特徴とする付記１又は付記２に記載の半導体メモリ。
（付記４）
前記テストモード信号は、専用パッド、ヒューズ回路又はテストモード設定回路から供給されること
を特徴とする付記１、付記２又は付記３に記載の半導体メモリ。
（付記５）
前記グリッチ除去回路は、前記入力信号を遅延させる遅延回路を備えること
を特徴とする付記１、付記２、付記３又は付記４に記載の半導体メモリ。
（付記６）
前記遅延回路の遅延量は可変であること
を特徴とする付記５に記載の半導体メモリ。
（付記７）
外部から供給される入力信号を内部回路を介してメモリセルアレイに供給する半導体メモリにおいて、
試験動作時においては、前記入力信号をグリッチ除去回路を介して前記内部回路に供給し、
通常動作時においては、前記入力信号を前記グリッチ除去回路を介さずに前記内部回路に供給すること
を特徴とする半導体メモリ。
（付記８）
前記入力信号は、活性化されたテストモード信号に基づいてオンとなるスイッチを介して前記グリッチ除去回路に供給されること
を特徴とする付記７に記載の半導体メモリ。
（付記９）
前記試験動作は、専用パッド、ヒューズ回路又はテストモード設定回路から供給される信号に基づいて設定されること
を特徴とする付記７又は付記８に記載の半導体メモリ。
（付記１０）
前記グリッチ除去回路は、遅延量が可変とされる遅延回路を有すること
を特徴とする付記７、付記８又は付記９に記載の半導体メモリ。
（付記１１）
共通の信号線を介して複数のメモリチップにテスト信号を供給し前記複数のメモリチップの試験を行うことで前記メモリチップを製造するメモリチップの製造方法において、
前記テスト信号が、通常動作時においては使用されないグリッチ除去回路を介して前記メモリチップの内部回路に供給され、
前記テスト信号に基づいて前記複数のメモリチップに格納されたデータを読み出し、
前記読み出されたデータを期待値と比較することで前記複数のメモリチップの試験を行い前記複数のメモリチップを製造すること
を特徴とするメモリチップの製造方法。
（付記１２）
前記テスト信号は、専用パッド、ヒューズ回路又はテストモード設定回路から供給されること
を特徴とする付記１１に記載のメモリチップの製造方法。

以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。

一実施形態における半導体メモリを示している。 図１に示した入力バッファ、フィルタおよびアドレスラッチの例を示している。 図２に示したフィルタおよびアドレスラッチの通常動作モード中の動作の例を示している。 図２に示したフィルタおよびアドレスラッチのテスト動作モード中の動作の例を示している。 図１に示したメモリをテストするためのテストシステムの例を示している。 図５に示したテストシステムの要部の例を示している。 図１に示した半導体メモリの試験フローの例を示している。 図１に示した半導体メモリが搭載されるシステムを示している。 別の実施形態における半導体メモリを示している。 別の実施形態における半導体メモリを示している。 別の実施形態における半導体メモリを示している。 図１１に示した入力バッファ、フィルタおよびアドレスラッチの例を示している。 図１２に示した遅延回路の例を示している。 別の実施形態における半導体メモリを示している。 図１４に示した入力バッファの例を示している。 別の実施形態における半導体メモリを示している。 図１６に示した入力バッファおよび出力バッファの例を示している。 図１７に示した出力バッファの動作の例を示している。 別の実施形態における半導体メモリを示している。 実施形態をＤＲＡＭに適用する例を示している。

符号の説明

１０、１２‥入力バッファ；１４‥出力バッファ；１６、１６Ａ‥フィルタ；１８‥アドレスラッチ；２０、２０Ａ、４０‥コマンドデコーダ；２２‥入力データラッチ；２４‥出力データラッチ；２６‥入出力データ制御部；２８‥メモリコア；３０‥ヒューズ回路；３２‥モードレジスタ；３４、３６‥入力バッファ；３８‥出力バッファ；ＡＤＪＺ‥調整信号；ＡＲＹ‥メモリセルアレイ；ＣＤＥＣ‥コラムデコーダ；ＣＳＷ‥コラムスイッチ部；ＤＩＳＺ‥禁止信号；ＤＬＹ１、ＤＬＹ２‥遅延回路；ＦＣＮＴ‥メモリコントローラ；ＦＬＡＳＨ‥フラッシュメモリ；ＧＲＭＶ‥グリッチ除去回路；ＭＣＮＴ‥メモリコントローラ；ＭＥＭ‥半導体メモリ；ＭＳＫＸ‥マスク信号；ＰＲＢ‥プローブ；ＰＲＢＣ‥プローブカード；ＲＤＥＣ‥ロウデコーダ；ＳＡ‥センスアンプ部；ＳＹＳ‥システム；ＴＥＳＴＥＲ‥ＬＳＩテスタ；ＴＭＺ‥テストモード信号；ＴＳＹＳ‥テストシステム

Claims (5)

1. メモリセルアレイと、
   前記メモリセルアレイに格納するために外部から供給される入力信号を入力する入力回路と
   を備える半導体メモリにおいて、
   前記入力回路は、
   テストモード信号の活性化に基づいて前記入力信号が供給されるグリッチ除去回路を備えること
   を特徴とする半導体メモリ。
2. 前記入力回路は、
   前記入力信号をラッチする入力バッファを備え、
   前記グリッチ除去回路は、前記入力バッファが出力する入力信号のグリッチを除去すること
   を特徴とする請求項１に記載の半導体メモリ。
3. 外部から供給される入力信号を内部回路を介してメモリセルアレイに供給する半導体メモリにおいて、
   試験動作時においては、前記入力信号をグリッチ除去回路を介して前記内部回路に供給し、
   通常動作時においては、前記入力信号を前記グリッチ除去回路を介さずに前記内部回路に供給すること
   を特徴とする半導体メモリ。
4. 前記入力信号は、活性化されたテストモード信号に基づいてオンとなるスイッチを介して前記グリッチ除去回路に供給されること
   を特徴とする請求項３に記載の半導体メモリ。
5. 共通の信号線を介して複数のメモリチップにテスト信号を供給し前記複数のメモリチップの試験を行うことで前記メモリチップを製造するメモリチップの製造方法において、
   前記テスト信号が、通常動作時においては使用されないグリッチ除去回路を介して前記メモリチップの内部回路に供給され、
   前記テスト信号に基づいて前記複数のメモリチップに格納されたデータを読み出し、
   前記読み出されたデータを期待値と比較することで前記複数のメモリチップの試験を行い前記複数のメモリチップを製造すること
   を特徴とするメモリチップの製造方法。

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