JP2013197976A - ノイズ除去回路、半導体集積装置及びノイズ除去方法 - Google Patents
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Abstract
【解決手段】入力信号における立上りエッジ部及び立下りエッジ部の内の一方のエッジ部だけを所定期間に亘り遅延させた第1遅延信号を生成し、この第1遅延信号における立上りエッジ部及び立下りエッジ部の内の他方のエッジ部だけを所定期間に亘り遅延させた第2遅延信号を生成する。ここで、第1遅延信号が第1レベルを有する場合には第2遅延信号を取り込んで保持しつつこれをノイズ除去信号として出力する一方、第1遅延信号が第2レベルを有する場合には第2遅延信号の取り込みを停止して、上記の如く保持した内容をノイズ除去信号として出力する。この際、第1及び第2遅延信号が共に第2レベルを有する場合には保持した内容を反転させる。
【選択図】図2
Description
3、36 立下遅延回路
4 オアゲート
5、8 Dラッチ
7 ナンドゲート
Claims (7)
- 第1及び第2レベルのいずれかのレベルを有する入力オンオフ信号に対してノイズ除去作用を施すノイズ除去回路であって、
前記入力オンオフ信号における立上りエッジ部及び立下りエッジ部の内の一方を所定期間に亘り遅延させた第1遅延信号を生成する第1遅延回路と、
前記第1遅延信号における立上りエッジ部及び立下りエッジ部の内の他方を前記所定期間に亘り遅延させた第2遅延信号を生成する第2遅延回路と、
前記第1遅延信号が前記第1レベルを有する限り前記第2遅延信号を取り込んで保持しつつノイズ除去信号として出力する一方、前記第1遅延信号が前記第2レベルを有する限り前記第2遅延信号の取り込みを停止して前記保持した内容を前記ノイズ除去信号として出力するラッチと、
前記第1及び第2遅延信号が共に前記第2レベルを有する限り前記保持した内容を前記第2レベルに設定すべく前記ラッチを制御するゲートと、を有することを特徴とするノイズ除去回路。 - 前記第1レベルは前記第2レベルよりも高レベルであり、
前記第1遅延回路は、前記入力オンオフ信号における前記立上りエッジ部だけを前記所定期間に亘り遅延させた信号を前記第1遅延信号とし、
前記第2遅延回路は、前記第1遅延信号における前記立下りエッジ部だけを前記所定期間に亘り遅延させた信号を前記第2遅延信号とすることを特徴とする請求項1記載のノイズ除去回路。 - 前記第1遅延回路は、前記入力オンオフ信号が前記第1レベルを有する場合にだけオン状態となって電源電圧を抵抗を介して第1出力ラインに印加する第1スイッチング素子と、前記入力オンオフ信号が前記第2レベルを有する場合にだけオン状態となって接地電圧を前記第1出力ラインに印加する第2スイッチング素子と、一方の端子が前記第1出力ラインに接続されており、他方の端子に前記接地電圧が印加されている第1コンデンサと、を有し、
前記第2遅延回路は、前記第1遅延信号が前記第1レベルを有する場合にだけオン状態となって前記電源電圧を第2出力ラインに印加する第3スイッチング素子と、前記第1遅延信号が前記第2レベルを有する場合にだけオン状態となって前記接地電圧を抵抗を介して前記第2出力ラインに印加する第4スイッチング素子と、一方の端子が前記第2出力ラインに接続されており、他方の端子に前記接地電圧が印加されている第2コンデンサと、を有し、
前記第1遅延回路は前記第1出力ライン上の電圧を前記第1遅延信号とし、前記第2遅延回路は前記第2出力ライン上の電圧を前記第2遅延信号とすることを特徴とする請求項2記載のノイズ除去回路。 - 前記第1レベルは前記第2レベルよりも低レベルであり、
前記第1遅延回路は、前記入力オンオフ信号における前記立下りエッジ部だけを前記所定期間に亘り遅延させた信号を前記第1遅延信号とし、
前記第2遅延回路は、前記第1遅延信号における前記立上りエッジ部だけを前記所定期間に亘り遅延させた信号を前記第2遅延信号とすることを特徴とする請求項1記載のノイズ除去回路。 - 前記第1遅延回路は、前記入力オンオフ信号が前記第2レベルを有する場合にだけオン状態となって電源電圧を抵抗を介して第1出力ラインに印加する第1スイッチング素子と、前記入力オンオフ信号が前記第1レベルを有する場合にだけオン状態となって接地電圧を前記第1出力ラインに印加する第2スイッチング素子と、一方の端子が前記第1出力ラインに接続されており、他方の端子に前記接地電圧が印加されている第1コンデンサと、を有し、
前記第2遅延回路は、前記第1遅延信号が前記第2レベルを有する場合にだけオン状態となって前記電源電圧を第2出力ラインに印加する第3スイッチング素子と、前記第1遅延信号が前記第1レベルを有する場合にだけオン状態となって前記接地電圧を抵抗を介して前記第2出力ラインに印加する第4スイッチング素子と、一方の端子が前記第2出力ラインに接続されており、他方の端子に前記接地電圧が印加されている第2コンデンサと、を有し、
前記第1遅延回路は前記第1出力ライン上の電圧を前記第1遅延信号とし、前記第2遅延回路は前記第2出力ライン上の電圧を前記第2遅延信号とすることを特徴とする請求項4記載のノイズ除去回路。 - 第1及び第2レベルのいずれかのレベルを有する入力オンオフ信号に対してノイズ除去作用を施すノイズ除去回路が形成されている半導体集積装置であって、
前記ノイズ除去回路は、
前記入力オンオフ信号における立上りエッジ部及び立下りエッジ部の内の一方を所定期間に亘り遅延させた第1遅延信号を生成する第1遅延回路と、
前記第1遅延信号における立上りエッジ部及び立下りエッジ部の内の他方を前記所定期間に亘り遅延させた第2遅延信号を生成する第2遅延回路と、
前記第1遅延信号が前記第1レベルを有する場合に限り前記第2遅延信号を取り込んで保持しつつノイズ除去信号として出力する一方、前記第1遅延信号が前記第2レベルを有する場合に限り前記第2遅延信号の取り込みを停止して前記保持した内容を前記ノイズ除去信号として出力するラッチと、
前記第1及び第2遅延信号が共に前記第2レベルを有する場合に前記保持した内容を前記第2レベルに設定すべく前記ラッチを制御するゲートと、を有することを特徴とする半導体集積装置。 - 第1及び第2レベルのいずれかのレベルを有する入力オンオフ信号に対してノイズ除去作用を施すノイズ除去方法であって、
前記入力オンオフ信号における立上りエッジ部及び立下りエッジ部の内の一方を所定期間に亘り遅延させた第1遅延信号を生成しつつ、前記第1遅延信号における立上りエッジ部及び立下りエッジ部の内の他方を前記所定期間に亘り遅延させた第2遅延信号を生成し、
前記第1遅延信号が前記第1レベルを有する限り前記第2遅延信号を取り込んで保持しつつノイズ除去信号として出力する一方、前記第1遅延信号が前記第2レベルを有する限り前記第2遅延信号の取り込みを停止して前記保持した内容を前記ノイズ除去信号として出力し、
前記第1及び第2遅延信号が共に前記第2レベルを有する場合には前記保持した内容を前記第2レベルに設定することを特徴とするノイズ除去方法。
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2012
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Patent Citations (5)
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