JP4856200B2 - 半導体集積回路 - Google Patents

Description

本発明は、差動アンプ回路を備える半導体集積回路に関する。

従来の半導体集積回路には、入力信号を遮断するトランスファーゲートを設け、信号を入力するタイミングと、差動アンプ回路を起動させるタイミングとを制御するものがある（例えば、特許文献１参照。）。

これにより、上記従来の半導体集積回路は、差動増幅開始時における入力信号の電位変動を抑える。

しかし、上記従来の半導体集積回路は、インバータチェーンで構成される遅延回路を用いているため、インバータのバラツキによる誤動作が生じ得る。

特開２００７−１４２６０８号公報

本発明は、差動アンプ回路の出力信号の出力をより正確に制御することが可能な半導体集積回路を提供することを目的とする。

本発明の一態様に係る半導体集積回路は、非反転信号と前記非反転信号の位相を反転した反転信号の電位差を検出し、この検出結果に応じた出力信号を出力する差動アンプ回路と、電源に一端が接続され、ダイオード接続された第１導電型の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの他端と接地との間に接続され、イネーブル信号が第１のレベルの場合に定電流を出力し、前記イネーブル信号が前記第１のレベルと異なる第２のレベルの場合に前記定電流の出力を停止する定電流回路と、前記電源に一端が接続され、前記差動アンプ回路に他端が接続され、前記第１のＭＯＳトランジスタのゲートにゲートが接続され、前記第１のＭＯＳトランジスタに流れる電流をカレントミラーした電流を、前記差動アンプ回路の動作電流として供給する第１導電型の第２のＭＯＳトランジスタと、前記電源に一端が接続され、前記第１のＭＯＳトランジスタの他端に他端が接続され、前記イネーブル信号がゲートに入力され、前記イネーブル信号が前記第１のレベルの場合にオフし、前記イネーブル信号が前記第２のレベルの場合にオンする第１導電型の第３のＭＯＳトランジスタと、前記電源に一端が接続され、前記第１のＭＯＳトランジスタの他端にゲートが接続された第１導電型の第４のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタの他端と前記接地との間に接続され、前記イネーブル信号の位相を反転した反転信号がゲートに入力され、前記反転信号が前記第１のレベルの場合にオンし、前記反転信号が前記第２のレベルの場合にオフする第２導電型の第５のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタと前記第５のＭＯＳトランジスタとの間の接点の第１の電圧に応じた信号と前記イネーブル信号とが入力され、前記イネーブル信号が前記第１のレベルであり且つ前記第１の電圧が規定電圧以上の場合に前記差動アンプ回路の出力信号を出力端子に出力するための第１の信号を出力し、前記イネーブル信号が前記第２のレベルまたは前記第１の電圧が前記規定電圧未満の場合に第２の信号を出力する演算回路と、前記差動アンプ回路の出力信号と前記演算回路が出力した信号とが入力され、前記第１の信号が入力された場合には、前記出力信号を前記出力端子に出力し、前記第２の信号が入力された場合には、前記出力端子へ或る論理に固定した信号を出力する出力バッファ回路と、を備えることを特徴とする。

本発明に係る半導体集積回路によれば、差動アンプ回路の出力信号の出力をより正確に制御することができる。

比較例となる半導体集積回路１００ａの回路構成の一例を示す回路図である。 図１に示す比較例の半導体集積回路１００ａの各構成における電圧波形の一例を示す波形図である。 図１に示す比較例の半導体集積回路１００ａの各構成における電圧波形の他の例を示す波形図である。 図１に示す比較例の半導体集積回路１００ａの各構成における電圧波形のさらに他の例を示す波形図である。 本発明の一態様である実施例１に係る半導体集積回路１００の構成を示す図である。 図５に示す半導体集積回路１００の各構成における電圧波形の一例を示す波形図である。 本発明の一態様である実施例２に係る半導体集積回路２００の構成を示す回路図である。

差動アンプ回路は、小振幅の差動信号を増幅する為の差動信号増幅器や一方の入力に基準電位を入力し、もう一方の入力に信号を入力することで、その信号の電位を検出する。この差動アンプ回路は、コンパレータ回路など、アナログ回路には欠かせない回路である。

一般的に、差動アンプ回路の起動時は、差動アンプ回路を構成するＭＯＳトランジスタの動作点が安定しないため、入力信号や温度、電圧等、外部環境条件によって、入力信号と反対の信号を誤出力する場合もある。

製品の仕様によっては、回路の起動時における出力信号も有効な信号になる場合もあり、回路起動時に差動アンプ回路が誤出力することを防止する対策が必要となる。

（比較例）
ここで、図１は、比較例となる半導体集積回路１００ａの回路構成の一例を示す回路図である。

図１に示すように、半導体集積回路１００ａは、非反転入力端子１ａと、反転入力端子２ａと、差動アンプ回路３ａと、イネーブル信号入力端子５ａと、遅延回路６ａと、ＡＮＤ回路７ａと、ＡＮＤ回路８ａと、を備える。

遅延回路６ａは、イネーブル信号ＥＮを一定の時間遅延させる。この遅延回路６ａは、インバータを複数段接続したチェーン構成からなる。

ここで、図２は、図１に示す比較例の半導体集積回路１００ａの各構成における電圧波形の一例を示す波形図である。

図２に示すように、時間ｔ０(０ｎｓ)において、イネーブル信号ＥＮは、論理“０”（０Ｖ、“Ｌｏｗ”レベル）、である。なお、差動アンプ回路３ａは、第１、第２の入力信号Ｐ、Ｎに応じて、論理“０”を出力しているものとする。

次に、時間ｔ１（例えば、１００ｎｓ）において、イネーブル信号ＥＮが論理“１”（“Ｈｉｇｈ”レベル）になる。このとき、差動アンプ回路３ａに電流が供給され、回路が起動する。

そして、或る時間ｔ２（例えば１４０ｎｓ）において、回路のＭＯＳトランジスタの動作点の条件によっては、差動アンプ回路３ａは、誤信号である論理“１”を出力する。しかし、遅延回路６ａの出力が論理“０”を出力しているので、結果として、半導体集積回路１００ａは、出力端子４ａに論理“０”を出力する。

次に、時間ｔ３（例えば、１５０ｎｓ）において、遅延回路６ａが論理“１”を出力する。このとき、既に差動アンプ回路３ａを構成する各ＭＯＳトランジスタは安定状態になっている。これにより、差動アンプ回路３ａは第１、第２の入力信号Ｐ、Ｎに応じて論理“０”を出力する。

そして、時間ｔ４（例えば、２００ｎｓ）において、製品の差動アンプ回路３ａの起動時間は１００ｎｓとなる。

回路起動時に差動アンプ回路３ａが論理“１”（“Ｈｉｇｈ”レベル）を誤出力したとしても、遅延回路６ａとＡＮＤ回路７ａ、８ａにより、半導体集積回路１００ａは論理“０”を出力する。

次に、遅延回路６ａの遅延時間が、製造プロセス条件や、温度、電圧により、所定の時間より、短い場合を考える。

図３は、図１に示す比較例の半導体集積回路１００ａの各構成における電圧波形の他の例を示す波形図である。

図３に示すように、時間ｔ０(０ｎｓ)において、イネーブル信号ＥＮは、論理“０”（０Ｖ、“Ｌｏｗ”レベル）、である。なお、差動アンプ回路３は、第１、第２の入力信号Ｐ、Ｎに応じて、論理“０”を出力しているものとする。

次に、時間ｔ１において、イネーブル信号ＥＮが論理“１”になる。このとき、差動アンプ回路３ａに電流が供給され、回路が起動する。

その後、遅延回路６ａは、差動アンプ回路３ａが論理“１”を出力する時間ｔ２より前に、時間ｔ３（例えば、１３０ｎｓ）において、論理“１”を出力する。

そして、時間ｔ２(例えば、１４０ｎｓ)において、回路のＭＯＳトランジスタの動作点の条件によっては、差動アンプ回路３ａは、誤信号である論理“１”を出力する。このとき、遅延回路６ａ、ＡＮＤ回路７ａの出力が論理“１”になっているので、半導体集積回路１００ａは論理“１”を出力してしまう。

つまり、遅延回路６ａの遅延時間ばらつきにより、差動アンプ回路３ａの起動時における誤出力がそのままの出力端子４ａに出力され得るという問題が生じ得る。

次に、遅延回路６ａの遅延時間が、製造プロセス条件や、温度、電圧により、所定の時間よりも長い場合を考える。

図４は、図１に示す比較例の半導体集積回路１００ａの各構成における電圧波形のさらに他の例を示す波形図である。

図４に示すように、時間ｔ０(０ｎｓ)において、イネーブル信号ＥＮは、論理“０”（０Ｖ、“Ｌｏｗ”レベル）、である。なお、差動アンプ回路３は、第１、第２の入力信号Ｐ、Ｎに応じて、論理“０”を出力しているものとする。

次に、時間ｔ１（例えば、１００ｎｓ）において、イネーブル信号ＥＮが論理“１”になる。このとき、差動アンプ回路３ａに電流が供給され、回路が起動する。

その後、或る時間ｔ２（例えば、１５０ｎｓ）において、差動アンプ回路３ａは、回路のＭＯＳトランジスタの動作点の条件によっては、差動アンプ回路３ａは、誤信号である論理“１”を出力する。このとき、遅延回路６ａは、論理“０”を出力しているので、半導体集積回路１００ａは、論理“０”を出力する。

その後、時間ｔ３（例えば、２１０ｎｓ）において、遅延回路６ａは、論理“１”を出力する。

ここで、製品の仕様により、回路の起動時間が１００ｎｓ以内と規定されている場合がある。この場合、差動アンプ回路３ａに有効な信号が入力されたとしても、半導体集積回路は例えば１１０ｎｓまでは論理“０”を出力したままとなる。

これにより、回路が誤出力をしなくても、製品の起動時間の仕様を満たすことができないという問題が生じ得る。

以下、上記問題に対応して、本発明を適用した実施例について図面を参照しながら説明する。

図５は、本発明の一態様である実施例１に係る半導体集積回路１００の構成を示す図である。

図５に示すように、半導体集積回路１００は、非反転入力端子１と、反転入力端子２と、差動アンプ回路３と、出力端子４と、イネーブル信号入力端子５と、第１のＭＯＳトランジスタ６と、定電流回路７と、第２のＭＯＳトランジスタ８と、第３のＭＯＳトランジスタ９と、第４のＭＯＳトランジスタ１０と、第５のＭＯＳトランジスタ１１と、演算回路１２と、出力バッファ回路１３と、容量１４と、インバータ回路１５と、インバータ１６と、を備える。

非反転入力端子１は、第１の信号（アナログ信号）Ｐが入力されるようになっている
反転入力端子２は、第１の信号Ｐの位相を反転した第２の信号（アナログ信号）Ｎが入力されるようになっている。

差動アンプ回路３は、第１の信号Ｐと第２の信号Ｎの電位差を検出し、この検出結果に応じた出力信号を出力するようになっている。この差動アンプ回路３は、動作電流を供給されることにより起動し、所定時間経過後、その動作が安定する。

出力端子４は、出力バッファ回路１３から出力された出力信号ＯＵＴを出力するようになっている。

イネーブル信号入力端子５は、イネーブル信号ＥＮが入力されるようになっている。

第１のＭＯＳトランジスタ６は、ｐＭＯＳトランジスタであり、電源ＶＤＤに一端（ソース）が接続され、ダイオード接続されている。

定電流回路７は、第１のＭＯＳトランジスタ６の他端（ドレイン）と接地ＧＮＤとの間に接続されている。

この定電流回路７は、イネーブル信号ＥＮが第１のレベル（“Ｈｉｇｈ”レベル、例えば、電源電圧（１．８Ｖ））の場合に定電流Ｉｃを出力するようになっている。定電流回路７が定電流Ｉｃを出力することにより、第１のＭＯＳトランジスタ６に電流Ｉｃが流れることとなる。

一方、定電流回路７は、イネーブル信号ＥＮが第１のレベルと異なる第２のレベル（“Ｌｏｗ”レベル、例えば、接地電圧（０Ｖ））の場合に定電流Ｉｃの出力を停止するようになっている。

なお、以下では、例えば、“Ｈｉｇｈ”レベルが論理“１”に対応し、“Ｌｏｗ”レベルが論理“０”に対応するものとする。

第２のＭＯＳトランジスタ８は、ｐＭＯＳトランジスタであり、電源ＶＤＤに一端（ソース）が接続され、差動アンプ回路３に他端（ドレイン）が接続され、第１のＭＯＳトランジスタ６のゲートにゲートが接続されている。

この第２のＭＯＳトランジスタ８は、第１のＭＯＳトランジスタ６に流れる電流Ｉｃをカレントミラーした電流Ｉｏｐｅを、差動アンプ回路３の動作電流として供給するようになっている。差動アンプ回路３は、この動作電流を供給されることにより、起動する。

第３のＭＯＳトランジスタ９は、ｐＭＯＳトランジスタであり、電源ＶＤＤに一端が接続され、第１のＭＯＳトランジスタ６の他端（ドレイン）に他端（ドレイン）が接続され、イネーブル信号ＥＮがゲートに入力されている。この第３のＭＯＳトランジスタ９は、イネーブル信号ＥＮが第１のレベル（“Ｈｉｇｈ”レベル）の場合にオフし、イネーブル信号ＥＮが第２のレベル（“Ｌｏｗ”レベル）の場合にオンするようになっている。

第４のＭＯＳトランジスタ１０は、ｐＭＯＳトランジスタであり、電源ＶＤＤに一端（ソース）が接続され、第１のＭＯＳトランジスタ６の他端にゲートが接続されている。

第５のＭＯＳトランジスタ１１は、ｎＭＯＳトランジスタであり、第４のＭＯＳトランジスタ１０の他端（ドレイン）と接地ＧＮＤとの間に接続され、イネーブル信号ＥＮの位相を反転した反転信号ＥＮＢがゲートに入力されている。

この第５のＭＯＳトランジスタ１１は、反転信号ＥＮＢが第１のレベル（“Ｈｉｇｈ”レベル）の場合にオンし、反転信号ＥＮＢが第２のレベル（“Ｌｏｗ”レベル）の場合にオフするようになっている。

なお、反転信号ＥＮＢは、例えば、図５に示すように、イネーブル信号入力端子５と第５のＭＯＳトランジスタ１１との間に接続されたインバータ１６により、イネーブル信号ＥＮの位相を反転させることにより生成される。

演算回路１２は、第４のＭＯＳトランジスタ１０と第５のＭＯＳトランジスタ１１との間の接点１８の第１の電圧ＩＮＶ＿ＩＮに応じた信号（第２の電圧ＩＮＶ＿ＯＵＴ）とイネーブル信号とが入力されるようになっている。

この演算回路１２は、イネーブル信号ＥＮが第１のレベル（“Ｈｉｇｈ”レベル）であり且つ第１の電圧ＩＮＶ＿ＩＮが規定電圧以上（例えば、電源電圧、１．８Ｖ）の場合に差動アンプ回路３の出力信号を出力端子４に出力するための第１の信号を出力するようになっている。

一方、演算回路１２は、イネーブル信号ＥＮが第２のレベル（“Ｌｏｗ”レベル）または第１の電圧ＩＮＶ＿ＩＮが該規定電圧未満（例えば、接地電圧、０Ｖ）の場合に第２の信号を出力するようになっている。

この演算回路１２は、例えば、図５に示すように、第１の電圧ＩＮＶ＿ＩＮに応じた信号とイネーブル信号ＥＮとが入力され、該第１の信号または該第２の信号を出力バッファ回路１３に出力するＡＮＤ回路である。この場合、該第１の信号が“Ｈｉｇｈ”レベル（論理“１”）に相当し、該第２の信号が“Ｌｏｗ”レベル（論理“０”）に相当する。

出力バッファ回路１３は、差動アンプ回路３の出力信号と演算回路１２が出力した信号とが入力されるようになっている。

この出力バッファ回路１３は、演算回路１２から該第１の信号（“Ｈｉｇｈ”レベル、論理“１”）が入力された場合には、差動アンプ回路３が出力した該出力信号を出力端子４に出力するようになっている。

一方、出力バッファ回路１３は、演算回路１２から該第２の信号（“Ｌｏｗ”レベル、論理“０”）が入力された場合には、出力端子４へ或る論理（例えば、“０”）に固定した信号を出力する。

容量１４は、第５のＭＯＳトランジスタの一端（ドレイン）に一端が接続され、接地ＧＮＤに他端が接続されている。これにより、接点１８の第１の電圧ＩＮＶ＿ＩＮの変化を制御することができる。さらに、第１の電圧ＩＮＶ＿ＩＮに対するノイズの影響を受け難くすることができる。

インバータ回路１５は、接点１８に入力側が接続され、演算回路１２の入力に出力側が接続され、複数（ここでは、偶数）のインバータ１５ａ、１５ｂが直列に接続されて構成されている。このインバータ回路１５は、第１の電圧ＩＮＶ＿ＩＮに応じた信号ＩＮＶ＿ＯＵＴを出力するようになっている。このインバータ回路１５により、第１の電圧ＩＮＶ＿ＩＮの波形を成形した信号ＩＮＶ＿ＯＵＴを生成することができる。

次に、以上のような構成を有する半導体集積回路１００の動作の一例について、説明する。

図６は、図５に示す半導体集積回路１００の各構成における電圧波形の一例を示す波形図である。図６においては、イネーブル信号ＥＮ、第１のＭＯＳトランジスタ６のゲート電圧ＰＧＡＴＥ、第１の電圧（インバータ回路１５の入力）ＩＮＶ＿ＩＮ、第２の電圧（インバータ回路１５の出力）ＩＮＶ＿ＯＵＴの各電圧の時間変化をプロットしている
図６に示すように、時間ｔ０(０ｎｓ)において、イネーブル信号ＥＮは、論理“０”（０Ｖ、“Ｌｏｗ”レベル）、である。なお、差動アンプ回路３は、第１、第２の入力信号Ｐ、Ｎに応じて、論理“０”を出力しているものとする。

これにより、第５のＭＯＳトランジスタ１１のゲートに論理“１”(１.８Ｖ、“Ｈｉｇｈ”レベル)が入力される。したがって、インバータ回路１５の入力される第１の電圧ＩＮＶ＿ＩＮは、第５のＭＯＳトランジスタ１１のドレインにより、接地電圧０Ｖ付近に固定される。

また、第３のＭＯＳトランジスタ９のゲートには０(０Ｖ)が入力される。これにより、第１のＭＯＳトランジスタ６のゲート電圧ＰＧＡＴＥは、第３のＭＯＳトランジスタ９のドレインにより、電源電圧（１．８Ｖ）付近に固定されている。

次に、時間ｔ１（１００ｎｓ）において、イネーブル信号ＥＮは、論理“１”（１．８Ｖ、“Ｈｉｇｈ”レベル）になる。このとき、定電流回路７が定電流Ｉｃの出力を開始する。これにより、第１ないし第４のＭＯＳトランジスタ６、８、９、１０へ電流が流れ出す。

これにより、差動アンプ回路３に動作電流Ｉｏｐｅが供給され、差動アンプ回路３が起動する。

また、演算回路（ＡＮＤ回路）１２の一方の入力にはイネーブル信号ＥＮの論理“１”が入力されるが、他方の入力に入力されるインバータ回路１５の出力は０Ｖ（“Ｌｏｗ”レベル、論理“０”）のままである。これにより、演算回路（ＡＮＤ回路）１２の出力は論理“０”（０Ｖ、“Ｌｏｗ”レベル）のままとなる。

これにより、出力バッファ回路１３は、差動アンプ回路３が誤って論理“１”を出力したとしても、論理“０”を出力したままである。

その後、第１のＭＯＳトランジスタ６のゲートに電流が供給されることによりゲート電圧ＰＧＡＴＥが下がってくる。これにより、第４のＭＯＳトランジスタ１０がオン状態となり、第４のＭＯＳトランジスタ１０は、電流を流し始める。

このとき、反転信号ＥＮＢは論理“０”（０Ｖ、“Ｌｏｗ”レベル）であるので、第５のＭＯＳトランジスタ１１は、オフ状態になっている。このため、第４のＭＯＳトランジスタ１０が電流を流し始めると、第１の電圧ＩＮＶ＿ＩＮは徐々に上昇し、最終的に電源電圧付近（１．８ Ｖ）まで上昇する。

第１の電圧ＩＮＶ＿ＩＮがインバータ回路１５のインバータ１５ａの閾値電位を超えると、インバータ１５ａは論理“０”（“Ｌｏｗ”レベル）を出力し、後段のインバータ１５ｂは論理“１”（“Ｈｉｇｈ”レベル）を出力する。すなわち、インバータ回路１５は、第１の電圧ＩＮＶ＿ＩＮが該規定電圧以上になると、論理“１”（“Ｈｉｇｈ”レベル）の信号を出力する。

これにより、演算回路（ＡＮＤ回路）１２は、インバータ回路１５が出力した論理“１”とイネーブル信号ＥＮの論理“１”に応じて、論理“１”を出力する。

そして、演算回路（ＡＮＤ回路）１２の出力が論理“１”になることで、出力バッファ回路１３は差動アンプ回路３の出力に応じた信号を出力する。

図６から見てわかるように、差動アンプ回路３のカレントシンクとなる第１のＭＯＳトランジスタ６のゲート電圧ＰＧＡＴＥが安定し始めた後、演算回路（ＡＮＤ回路）１２が論理“１”（“Ｈｉｇｈ”レベル）を出力していることがわかる。

既述のように、従来のインバータチェーンを使った遅延素子の遅延時間のバラツキは、差動アンプ回路の起動時間のバラツキと必ずしも連動していなかった。

しかし、本実施例１では、差動アンプ回路３のカレントシンクとなる第２のＭＯＳトランジスタ８のゲート電圧ＰＧＡＴＥを利用して、遅延信号を発生（第１の電圧ＩＮＶ＿ＩＮを上昇）させている。これにより、該遅延信号が差動アンプ回路３の起動時間より早くなるという問題は生じない。

これにより、半導体集積回路１００は、差動アンプ回路３の起動時に出力し得る誤信号をより確実に出力させないようにすることができる。

このため、インバータチェーンの遅延時間より早く差動アンプ回路を起動させる必要が無くなり、差動アンプ回路の消費電流を抑えることができる。

また、インバータチェーンの遅延回路より遅延時間のバラツキが小さいため、回路の起動時間の仕様を短くできる。

以上のように、本実施例に係る半導体集積回路によれば、差動アンプ回路の出力信号の出力をより正確に制御することができる。

実施例１では、第１の電圧ＩＮＶ＿ＩＮの波形を成形するために、第１の電圧ＩＮＶ＿ＩＮを、インバータ回路１５を介して、演算回路１２に出力する構成の一例について説明した。

本実施例２では、第１の電圧ＩＮＶ＿ＩＮへのノイズの影響を低減するために、シュミットトリガ回路を備えた構成の一例について述べる。

図７は、本発明の一態様である実施例２に係る半導体集積回路２００の構成を示す回路図である。なお、図７において図５の符号と同じ符号が付された構成は、実施例１と同様の構成である。

図７に示すように、半導体集積回路２００は、実施例１の半導体集積回路１００と比較して、シュミットトリガ回路１７をさらに備える。

このシュミットトリガ回路１７は、接点１８に入力が接続され、第１の電圧ＩＮＶ＿ＩＮが入力されるようになっている。このシュミットトリガ回路１７は、閾値電圧にヒステリシスを有する。このシュミットトリガ回路１７は、第１の電圧ＩＮＶ＿ＩＮに応じた信号を出力するようになっている。

また、インバータ回路１５は、シュミットトリガ回路１７の出力に入力側が接続され、演算回路１２の入力に出力側が接続されている。したがって、このインバータ回路１５は、第１の電圧ＩＮＶ＿ＩＮに応じた信号を出力する。

すなわち、演算回路１２には、シュミットトリガ回路１７の出力に応じた信号が入力されることになる。

ここで、第１の電位ＩＮＶ＿ＩＮが、電源ノイズなどの影響を受けて後段のインバータ１５ａの閾値付近で振動したとする。しかし、上述のように、シュミットトリガ回路１７は閾値電圧にヒステリシスを有している。このため、そのノイズの影響がインバータ回路１５に電圧するのを抑制することができる。

半導体集積回路２００のその他の動作は、実施例１の半導体集積回路１００の動作と同様である。

したがって、半導体集積回路２００は、実施例１と同様に、差動アンプ回路３の起動時に出力し得る誤信号をより確実に出力させないようにすることができる。

以上のように、本実施例に係る半導体集積回路によれば、実施例１と同様に、差動アンプ回路の出力信号の出力をより正確に制御することができる。

１、１ａ 非反転入力端子
２、２ａ 反転入力端子
３、３ａ 差動アンプ回路
４、４ａ 出力端子
５、５ａ イネーブル信号入力端子
６ 第１のＭＯＳトランジスタ
６ａ 遅延回路
７ 定電流回路
７ａ ＡＮＤ回路
８ 第２のＭＯＳトランジスタ
８ａ ＡＮＤ回路
９ 第３のＭＯＳトランジスタ
１０ 第４のＭＯＳトランジスタ
１１ 第５のＭＯＳトランジスタ
１２ 演算回路
１３ 出力バッファ回路
１４ 容量
１５ インバータ回路
１５ａ、１５ｂ、１６ インバータ
１７ シュミットトリガ回路
１８ 接点
１００、２００、１００ａ 半導体集積回路

Claims (5)

1. 非反転信号と前記非反転信号の位相を反転した反転信号の電位差を検出し、この検出結果に応じた出力信号を出力する差動アンプ回路と、
   電源に一端が接続され、ダイオード接続された第１導電型の第１のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタの他端と接地との間に接続され、イネーブル信号が第１のレベルの場合に定電流を出力し、前記イネーブル信号が前記第１のレベルと異なる第２のレベルの場合に前記定電流の出力を停止する定電流回路と、
   前記電源に一端が接続され、前記差動アンプ回路に他端が接続され、前記第１のＭＯＳトランジスタのゲートにゲートが接続され、前記第１のＭＯＳトランジスタに流れる電流をカレントミラーした電流を、前記差動アンプ回路の動作電流として供給する第１導電型の第２のＭＯＳトランジスタと、
   前記電源に一端が接続され、前記第１のＭＯＳトランジスタの他端に他端が接続され、前記イネーブル信号がゲートに入力され、前記イネーブル信号が前記第１のレベルの場合にオフし、前記イネーブル信号が前記第２のレベルの場合にオンする第１導電型の第３のＭＯＳトランジスタと、
   前記電源に一端が接続され、前記第１のＭＯＳトランジスタの他端にゲートが接続された第１導電型の第４のＭＯＳトランジスタと、
   前記第４のＭＯＳトランジスタの他端と前記接地との間に接続され、前記イネーブル信号の位相を反転した反転信号がゲートに入力され、前記反転信号が前記第１のレベルの場合にオンし、前記反転信号が前記第２のレベルの場合にオフする第２導電型の第５のＭＯＳトランジスタと、
   前記第４のＭＯＳトランジスタと前記第５のＭＯＳトランジスタとの間の接点の第１の電圧に応じた信号と前記イネーブル信号とが入力され、前記イネーブル信号が前記第１のレベルであり且つ前記第１の電圧が規定電圧以上の場合に前記差動アンプ回路の出力信号を出力端子に出力するための第１の信号を出力し、前記イネーブル信号が前記第２のレベルまたは前記第１の電圧が前記規定電圧未満の場合に第２の信号を出力する演算回路と、
   前記差動アンプ回路の出力信号と前記演算回路が出力した信号とが入力され、前記第１の信号が入力された場合には、前記出力信号を前記出力端子に出力し、前記第２の信号が入力された場合には、前記出力端子へ或る論理に固定した信号を出力する出力バッファ回路と、を備える
   ことを特徴とする半導体集積回路。
2. 前記第５のＭＯＳトランジスタの一端に一端が接続され、前記接地に他端が接続された容量を、さらに備える
   ことを特徴とする請求項１に記載の半導体集積回路。
3. 前記接点に入力が接続され、前記第１の電圧が入力され、閾値電圧にヒステリシスを有するシュミットトリガ回路をさらに備え、
   前記演算回路は、前記シュミットトリガ回路の出力に応じた信号が入力されることを特徴とする請求項１または２に記載の半導体集積回路。
4. 前記接点に入力側が接続され、前記演算回路の入力に出力側が接続され、複数のインバータが直列に接続されて構成され、前記第１の電圧に応じた信号を出力するインバータ回路をさらに備える
   ことを特徴とする請求項１に記載の半導体集積回路。
5. 前記第１のレベルは、“Ｈｉｇｈ”レベルであり、
   前記第２のレベルは“Ｌｏｗ”レベルであり、
   前記演算回路は、前記第１の電圧に応じた信号と前記イネーブル信号とが入力され、前記第１の信号または前記第２の信号を前記出力バッファ回路に出力するＡＮＤ回路である
   ことを特徴とする請求項１ないし４の何れかに記載の半導体集積回路。

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