JP4075777B2 - コンパレータ回路 - Google Patents

Description

この発明は、高速Ａ／Ｄコンバータなどにおいて、二つの微小信号を高速に比較し、その大小関係に応じたデジタル値を出力する高速・高精度のコンパレータ回路に関する。

Ａ／Ｄコンバータなどに用いられているコンパレータ回路としては、増幅器と、クロック信号に同期してデジタル値を出力するラッチ回路から構成されているものが知られている。このような従来のコンパレータ回路の一例を図５（ａ）に示す。この図に示されたコンパレータ回路は、ＮＭＯＳトランジスタＭ１，Ｍ２と、ＰＭＯＳトランジスタＭ３，Ｍ４，Ｍ５，Ｍ６とから構成されたカレントミラー負荷回路とを有する差動増幅回路と、二つの反転増幅器（インバータ）を一方の入力が他方の出力となるように接続して構成したラッチ回路とを結合して構成されている。

二つの反転増幅器は、ＮＭＯＳトランジスタＭ７とＰＭＯＳトランジスタＭ１１、及びＮＭＯＳトランジスタＭ８とＰＭＯＳトランジスタＭ１２とでそれぞれ構成されている。また、出力信号ＯＵＴＰ，ＯＵＴＮの等化（イコライズ）用としてＮＭＯＳトランジスタＭ９が備えられ、クロック信号ＣＬＫに同期して反転増幅器を動作させるトランジスタＭ１０を備えている。

カレントミラー負荷回路を有する差動増幅回路においては、トランジスタＭ１，Ｍ２のソースが電流源Ｉ１に接続されており、二つの入力信号ＩＮＰ，ＩＮＮがそれぞれトランジスタＭ１，Ｍ２のゲートに印加される。トランジスタＭ１，Ｍ２のドレインにはトランジスタＭ３，Ｍ４のドレイン、ゲート及びトランジスタＭ５，Ｍ６のゲートがそれぞれ接続されている。トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６のソースは、電源電圧ＶＤＤに接続され、トランジスタＭ５，Ｍ６のドレインは、反転増幅器（インバータ）の入力及び出力に接続されている。

二つの反転増幅器により構成されたラッチ回路においては、出力端子ＯＵＴＰとＯＵＴＮとの間にトランジスタＭ９が接続され、そのゲートにクロック信号ＣＬＫが印加される。このクロック信号ＣＬＫがＨｉｇｈレベルの時、トランジスタＭ９が導通し、出力端子ＯＵＴＰとＯＵＴＮがイコライズされる。同時に、トランジスタＭ１０のゲートにクロック信号ＣＬＫが印加され、非道通となるので、ラッチ回路は非活性状態となる。

トランジスタＭ７，Ｍ８のソースは接地電位に接続され、トランジスタＭ７のゲートがトランジスタＭ８のドレインと出力端子ＯＵＴＰに接続されている。また、トランジスタＭ８のゲートはトランジスタＭ７のドレインと出力端子ＯＵＴＮに接続されている。トランジスタＭ１０のソースは電源電圧ＶＤＤに接続されており、ドレインはトランジスタＭ１１，Ｍ１２のソースに接続されている。トランジスタＭ１１，Ｍ１２のゲートは、それぞれ出力端子ＯＵＴＰ、ＯＵＴＮに接続されており、ドレインはそれぞれ出力端子ＯＵＴＮ，ＯＵＴＰに接続されている。

従来のコンパレータ回路の動作を説明する。

クロック信号ＣＬＫがＨｉｇｈレベルで、トランジスタＭ９が導通すると、出力端子ＯＵＴＰ，ＯＵＴＮは同電位にイコライズされる。同時に、トランジスタＭ１０が非道通状態となるので、二つの入力信号ＩＮＰ，ＩＮＮはトランジスタＭ１，Ｍ２のゲートに印加されるが、出力端子ＯＵＴＰ、ＯＵＴＮは同電位にイコライズされているため、カレントミラー負荷回路を有する差動増幅回路による入力信号の差動増幅は行われない。

次にクロック信号ＣＬＫがＬｏｗレベルに遷移すると、トランジスタＭ９は非道通となり、トランジスタＭ１，Ｍ２に印加された入力信号ＩＮＰ，ＩＮＮの電位差がカレントミラー負荷回路を有する差動増幅回路において僅かに増幅され、出力端子ＯＵＴＰ、ＯＵＴＮに出力される。同時に、トランジスタＭ１０が導通状態になり、トランジスタＭ７，Ｍ１１及びトランジスタＭ８，Ｍ１２から成る二つの反転増幅器で構成されたラッチ回路が動作（活性化）し、カレントミラー負荷回路を有する差動増幅回路により増幅された出力端子ＯＵＴＰ、ＯＵＴＮの僅かな電位差が急激に拡大し、電源電位或いは接地電位レベルまで増幅され、この増幅された電位が出力端子ＯＵＴＰ，ＯＵＴＮに保持される（図５（ｂ）参照）。

この種のコンパレータ回路としては、例えば、下記特許文献１，２に開示されたものがある。
特開平５−６７９５０号公報 特開２００２−２３７７４号公報

前述のコンパレータ回路は、クロック信号ＣＬＫの立ち上がりエッジで、入力信号ＩＮＰとＩＮＮとの大小関係によって出力端子ＯＵＴＰ，ＯＵＴＮの電圧レベルが決定されるべきであるが、入力信号ＩＮＰ，ＩＮＮの電位差が微小な場合、ラッチ回路の増幅作用により出力端子ＯＵＴＰ、ＯＵＴＮの電位差が急激に変化するため、トランジスタＭ１、Ｍ５，及びＭ２、Ｍ６のゲート・ドレイン間の寄生容量（Ｃ１ｇｄ、Ｃ２ｇｄ、Ｃ５ｇｄ、Ｃ６ｇｄ）により、出力端子ＯＵＴＰ、ＯＵＴＮの電圧変化が入力信号ＩＮＰ，ＩＮＮ側に帰還される。そのため、入力信号ＩＮＰ，ＩＮＮの電圧関係が逆転する、所謂キックバック現象が発生し、誤動作が発生するという問題があった。

更に、トランジスタＭ５のドレインからトランジスタＭ８，Ｍ１２のドレイン、及びトランジスタＭ７，Ｍ１１のゲートに至る配線抵抗と配線容量が、トランジスタＭ９のドレイン（或いはソース）及びトランジスタＭ６のドレインからトランジスタＭ７，Ｍ１１のドレイン及びトランジスタＭ８，Ｍ１２のゲートに至る配線抵抗と配線容量とが微妙に異なる場合が発生する。このため、微小な電位差の入力信号ＩＮＰ，ＩＮＮの大小関係を決定したい場合、カレントミラー負荷を有する増幅器による出力端子ＯＵＴＰ、ＯＵＴＮの電圧レベル変化速度に微小な差が生じる。図５（ａ）に示した従来のコンパレータ回路の場合、カレントミラー負荷を有する差動増幅器による増幅動作と同時にラッチ回路による増幅動作が開始されるため、カレントミラー負荷を有する差動増幅器により増幅された電圧レベルが確定していない状態で、急激に増幅されると誤った電圧レベルを保持してしまうという問題があった。

本発明の課題は、上記問題点を解決して、誤動作の生じないコンパレータ回路を提供することにある。

本発明に係るコンパレータ回路は、比較対象となる信号を入力する差動対トランジスタとカレントミラー負荷回路から構成される差動増幅回路と、カレントミラー負荷回路から、比較対象信号の大小関係に応じて出力される差動出力信号を増幅する為に、一方の入力が他方の出力となるように構成された反転増幅器で構成したラッチ回路と、差動増幅回路の信号を等化するための等化用トランジスタと、等化用トランジスタの制御電極に入力される制御信号を遅延させる信号を生成する遅延回路と、この遅延回路の出力信号をラッチ回路を活性／非活性状態とする制御信号として制御電極に入力した制御トランジスタとを備えて構成されている。

本発明に係るコンパレータ回路では、従来の回路に対して、等化用トランジスタの制御電極に入力される制御信号を遅延させる信号を生成する遅延回路と、この遅延回路からの出力信号をラッチ回路を活性／非活性とする制御信号として制御電極に入力した制御トランジスタを備えているので、カレントミラー負荷を有する差動増幅器の増幅動作が終了してから、一定の遅延時間をおいてラッチ回路による増幅動作が開始されるため、前述のような問題が生ずることがなく、誤った比較信号が出力されることが無い。

以下、この発明の最良の形態を示す実施例について、図面を用いて説明する。尚、図中、各構成成分の大きさ、形状、配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、同一の構成要素については同一の記号を付与し、重複した説明を省略する。

図１は、本発明に係るコンパレータ回路の実施例１の回路図であり、この実施例のコンパレータ回路は、ＮＭＯＳトランジスタＭ１，Ｍ２と、ＰＭＯＳトランジスタＭ３，Ｍ４，Ｍ５，Ｍ６とから構成されたカレントミラー負荷回路とを有する差動増幅回路と、２つの反転増幅器（インバータ）を一方の入力が他方の出力となるように接続して構成したラッチ回路とを結合して構成されている。

２つの反転増幅器は、ＮＭＯＳトランジスタＭ７とＰＭＯＳトランジスタＭ１１、及びＮＭＯＳトランジスタＭ８とＰＭＯＳトランジスタＭ１２とでそれぞれ構成されている。また、出力信号ＯＵＴＰ，ＯＵＴＮの等化（イコライズ）用としてＮＭＯＳトランジスタＭ９が備えられ、遅延されたクロック信号に同期して反転増幅器を動作させるトランジスタＭ１０を備えている。

クロック信号ＣＬＫを遅延させてトランジスタＭ１０のゲートに印加する為に、この実施例においては、ＰＭＯＳトランジスタＭ１３とＮＭＯＳトランジスタＭ１４で構成した第一のインバータ回路と、ＰＭＯＳトランジスタＭ１５及びＮＭＯＳトランジスタＭ１６とで構成した第二のインバータ回路を直列に接続し、第二のインバータ回路の出力信号をトランジスタＭ１０のゲートに入力している。

カレントミラー負荷を有する差動増幅器においては、トランジスタＭ１、Ｍ２のソースが電流源Ｉ１に接続され、２つの入力信号ＩＮＰ、ＩＮＮがそれぞれトランジスタＭ１、Ｍ２のゲート電極に印加される。トランジスタＭ１、Ｍ２のドレインには、それぞれトランジスタＭ３、Ｍ４のドレイン及びゲートが接続され、またトランジスタＭ５、Ｍ６のゲート電極が接続されている。トランジスタＭ３、Ｍ４、Ｍ５、Ｍ６のソース電極は電源電圧ＶＤＤに接続され、トランジスタＭ５，Ｍ６のドレインは反転増幅器の入力及び出力に接続されている。

２つの反転増幅器により構成されたラッチ回路において、出力端子ＯＵＴＰとＯＵＴＮとの間にトランジスタＭ９が接続され、そのゲート電極にクロック信号ＣＬＫが印加される。トランジスタＭ７，Ｍ８のソース電極は接地電位に接続され、トランジスタＭ７のゲート電極がトランジスタＭ８のドレイン電極と出力端子ＯＵＴＰに接続され、トランジスタＭ８のゲート電極がトランジスタＭ７のドレイン電極と出力端子ＯＵＴＮに接続されている。

トランジスタＭ１０のソース電極は電源電圧ＶＤＤに接続されており、ドレイン電極はトランジスタＭ１１，Ｍ１２のソース電極に接続されている。トランジスタＭ１１，Ｍ１２のゲート電極はそれぞれ出力端子ＯＵＴＰ、ＯＵＴＮに接続され、ドレイン電極はそれぞれＯＵＴＮ，ＯＵＴＰに接続されている。

２段インバータの一方のインバータを構成するトランジスタＭ１３，Ｍ１４のゲート電極には、クロック信号ＣＬＫが印加され、トランジスタＭ１３のソース電極は電源電圧ＶＤＤに、ドレイン電極はトランジスタＭ１４のドレイン電極と、他方のインバータを構成するトランジスタＭ１５，Ｍ１６のゲート電極に接続されている。トランジスタＭ１４のソース電極はトランジスタＭ１６のソース電極と共に接地電位に接続されている。

２段インバータの他方のインバータを構成するトランジスタＭ１５のソース電極は電源電圧ＶＤＤに接続され、トランジスタＭ１５，Ｍ１６のドレイン電極は、トランジスタＭ１０のゲート電極に接続されている。

以下、図１の回路の動作を説明する。

先ず、クロック信号ＣＬＫがＨｉｇｈレベルとなりトランジスタＭ９が導通し、出力端子ＯＵＴＰとＯＵＴＮは同電位にイコライズされる。同時に、トランジスタＭ１３，Ｍ１４で構成されたインバータが動作し、続いてトランジスタＭ１５，Ｍ１６で構成されたインバータが動作する。これによりトランジスタＭ１０が遅れて非道通状態となる。

２つの入力信号ＩＮＰ，ＩＮＮは、トランジスタＭ１，Ｍ２のゲート電極に印加されるが、トランジスタＭ９が導通して出力端子ＯＵＴＰとＯＵＴＮは同電位となっているため、カレントミラー負荷の差動増幅器による増幅動作は行われない。

次に、クロック信号ＣＬＫがＬｏｗレベルとなり、トランジスタＭ９が非道通状態となると、トランジスタＭ１，Ｍ２に印加された入力信号ＩＮＰ，ＩＮＮの電位差がカレントミラー負荷を有する差動増幅器により僅かに増幅され、出力端子ＯＵＴＰとＯＵＴＮに出力される。また、僅かではあるが、トランジスタＭ７，Ｍ８による増幅動作も行われる。

２段インバータによるクロック信号ＣＬＫの遅延により、トランジスタＭ１０が遅れて導通状態となるので、この遅延時間で、カレントミラー負荷を有する差動増幅器及びトランジスタＭ７，Ｍ８により増幅された出力端子ＯＵＴＰとＯＵＴＮの電位レベルが安定する。ただし、安定するまでの時間は、入力信号ＩＮＰ，ＩＮＮの電位差やカレントミラー負荷を有する差動増幅器の駆動能力により異なる。

この状態で、トランジスタＭ７，Ｍ１１及びトランジスタＭ８，Ｍ１２から成る２つの反転増幅器で構成されたラッチ回路が動作し、カレントミラー負荷の差動増幅器により増幅された出力端子の僅かな電位差が急激に増幅され、出力端子ＯＵＴＰとＯＵＴＮの電位が電源電位ＶＤＤ或いは接地電位に保持される。

以上説明したように、実施例１のコンパレータ回路においては、トランジスタＭ１３，Ｍ１４及びトランジスタＭ１５，Ｍ１６により構成された２段インバータ回路により遅延されたクロック信号ＣＬＫをトランジスタＭ１０のゲート電極に印加したことにより、カレントミラー負荷を有する差動増幅器による増幅動作により増幅された電圧レベルが安定するための時間を確保することができ、カレントミラー負荷を有する差動増幅器とラッチ回路による同時増幅動作を回避することができ、これによりコンパレータの判定精度が向上する。また、小規模な遅延回路を設けることにより判定精度が向上するため、回路規模は大きくなることはない。

図２は、本発明に係るコンパレータ回路の実施例２の回路図である。この回路は、図１の２段インバータ回路を抵抗Ｒ１に置き換えたものであり、その他の構成要素は実施例１と同様であるので、構成及び動作に関する説明を省略する。

この回路においても、実施例１の回路と同様に、抵抗Ｒ１によるクロック信号ＣＬＫの遅延作用により、トランジスタＭ１０の動作が遅延するため、カレントミラー負荷を有する差動増幅器による増幅電圧レベルが安定する時間を確保することができ、実施例１と同様の効果を奏する。

図３（ａ）は、本発明に係るコンパレータ回路の実施例３の回路図である。この回路は、図１の２段インバータ回路とトランジスタＭ１０との間に２入力ＯＲゲート回路を設け、その一方の入力端子には２段インバータの出力信号（遅延したクロック信号ＣＬＫ）を入力し、他方の入力端子にはクロック信号ＣＬＫを入力している。また、クロック信号ＣＬＫをトランジスタＭ９のゲート電極に直接印加せずに、一方の端子にクロック信号ＣＬＫを入力し、他方の入力端子に２段インバータの出力信号を入力した２入力ＡＮＤゲートを設けている。その他の構成要素は実施例１と同様である。

この構成によれば、同図（ｂ）に示したように、トランジスタＭ１０のゲート電極の信号ｂが立ち上がった後Δｔ１遅れてトランジスタＭ９のゲート信号ｃが立ち上がり、トランジスタＭ９のゲート信号ｃが立ち下がってからΔｔ２の後にトランジスタＭ１０のゲート信号ｂが立ち下がるので、ラッチ回路に貫通電流が流れることが無い。その他の効果は実施例１と同様である。

図４は、本発明に係るコンパレータ回路の実施例４の回路図であり、この回路においては、図３（ａ）の回路における２段インバータ回路を抵抗Ｒ１と置き換えた構成としている。この抵抗Ｒ１により、クロック信号ＣＬＫは２段遅延回路と同様に遅延されるのでこの回路の動作は実施例３の回路の動作と同様であり、従って実施例３の回路と同様の効果を奏する。

本発明に係るコンパレータ回路の実施例１の回路図である。 本発明に係るコンパレータ回路の実施例２の回路図である。 （ａ）は、本発明に係るコンパレータ回路の実施例３の回路図であり、（ｂ）はその各部の動作波形を示すタイムチャートである。 本発明に係るコンパレータ回路の実施例４の回路図である。 （ａ）は、従来のコンパレータ回路の１例を示す回路図であり、（ｂ）はＣＬＫ信号と出力信号の関係を示す波形図である。

符号の説明

Ｍ１，Ｍ２，Ｍ７，Ｍ８，Ｍ９，Ｍ１４，Ｍ１６ ＮＭＯＳトランジスタ
Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ１１，Ｍ１２，Ｍ１０，Ｍ１３，Ｍ１５ ＰＭＯＳトランジスタ
Ｉ１ 電流源
Ｒ１ 抵抗
１０ ２入力ＯＲゲート
２０ ２入ＡＮＤゲート

Claims (7)

1. 比較対象となる信号を入力する差動対トランジスタとカレントミラー負荷回路から構成される差動増幅回路と、
   前記カレントミラー負荷回路から、前記比較対象信号の大小関係に応じて出力される差動出力信号を増幅する為に、一方の入力が他方の出力となるように構成された反転増幅器で構成したラッチ回路と、
   前記差動増幅回路の信号を等化するための等化用トランジスタと、
   前記等化用トランジスタの制御電極に入力される制御信号を遅延させる信号を生成する遅延回路と、
   前記遅延回路の出力信号を、前記ラッチ回路を活性／非活性状態とする制御信号として制御電極に入力した制御トランジスタと、
   を備えたことを特徴とするコンパレータ回路。
2. 前記遅延回路はインバータ回路を用いて構成したことを特徴とする請求項１に記載のコンパレータ回路。
3. 前記遅延回路は抵抗素子を用いて構成したことを特徴とする請求項１に記載のコンパレータ回路。
4. 比較対象となる信号を入力する差動対トランジスタとカレントミラー負荷回路から構成される差動増幅回路と、
   前記カレントミラー負荷回路から、前記比較対象信号の大小関係に応じて出力される差動出力信号を増幅する為に、一方の入力が他方の出力となるように構成された反転増幅器で構成したラッチ回路と、
   前記差動増幅回路の信号を等化するための等化用トランジスタと、
   前記等化用トランジスタを制御するに、制御信号を遅延させた遅延制御信号を生成する遅延回路と、
   前記遅延制御信号と前記制御信号との論理積信号を前記等化用トランジスタの制御信号として出力する論理回路と、
   前記遅延制御信号と前記制御信号との論理和信号を、前記ラッチ回路を活性／非活性状態とする制御信号として制御電極に入力した制御トランジスタと、
   を備えたことを特徴とするコンパレータ回路。
5. 前記遅延回路はインバータ回路を用いて構成したことを特徴とする請求項４に記載のコンパレータ回路。
6. 前記遅延回路は抵抗素子を用いて構成したことを特徴とする請求項４に記載のコンパレータ回路。
7. 前記差動増幅回路は、前記差動対が、共通接続したソース電極を定電流源に接続した第一導電型のトランジスタ（Ｍ１，Ｍ２）から構成され、前記カレントミラー負荷回路が、前記トランジスタ（Ｍ１，Ｍ２）のドレイン電極にそれぞれ接続され、ドレインとゲートが接続された第二導電型のトランジスタ（Ｍ３，Ｍ４）と、該第二導電型のトランジスタ（Ｍ３，Ｍ４）とゲート同士が接続された第二導電型のトランジスタ（Ｍ５，Ｍ６）とから構成され、該第二導電型のトランジスタ（Ｍ５，Ｍ６）のそれぞれのドレイン電極から比較結果信号が出力されることを特徴とする、請求項１〜６に記載のコンパレータ回路。

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