JPS61202519A - コンパレ−タ回路 - Google Patents
コンパレ−タ回路Info
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- JPS61202519A JPS61202519A JP60042707A JP4270785A JPS61202519A JP S61202519 A JPS61202519 A JP S61202519A JP 60042707 A JP60042707 A JP 60042707A JP 4270785 A JP4270785 A JP 4270785A JP S61202519 A JPS61202519 A JP S61202519A
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- Japan
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- output
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明のコンパレータ回路は、差動段と出力段とを有す
る差動増巾器をそなえており、該出力段の出力レベルが
所定の値となったときには、該差動段の出力側に定電流
源が接続されてバイパス回路が形成され、それによって
２つの入力信号レベルに差が生しても該差動段の出力動
作範囲を限定する事により入力信号レベルの変化に即応
した高速の動作を可能にしたものである。
る差動増巾器をそなえており、該出力段の出力レベルが
所定の値となったときには、該差動段の出力側に定電流
源が接続されてバイパス回路が形成され、それによって
２つの入力信号レベルに差が生しても該差動段の出力動
作範囲を限定する事により入力信号レベルの変化に即応
した高速の動作を可能にしたものである。
本発明はコンパレータ回路に関し、特に差動増巾器を用
いたコンパレータ回路に関するもので、通常半導体集積
回路によって構成される。
いたコンパレータ回路に関するもので、通常半導体集積
回路によって構成される。
第４図は、所謂差動型のコンパレータ回路の１例を示す
もので、該コンパレータ回路は差動段１と出力段２とを
そなえている。そして該差動段１にはＰチャネルトラン
ジスタ子工Ｉ Ｊ Ｔ１２、およびそのソースが共通接
続されたＮチャネルトランジスタ下工、、Ｔ工、をそな
え、該Ｎチャネルトランジスタ下工。、Ｔ工。のソース
側とアース間には定電流源１５が接続される。そうし一
方のＮチャネルトランジスタＴ１４のゲートには例えば
基準レベルの入力信号（ＩＮ＋）が入力され、他方のＮ
チャネルトランジスタ下工。のゲートには例えば該基準
レベルの入力信号と比較される入力信号（ＩＮ−）が入
力される。
もので、該コンパレータ回路は差動段１と出力段２とを
そなえている。そして該差動段１にはＰチャネルトラン
ジスタ子工Ｉ Ｊ Ｔ１２、およびそのソースが共通接
続されたＮチャネルトランジスタ下工、、Ｔ工、をそな
え、該Ｎチャネルトランジスタ下工。、Ｔ工。のソース
側とアース間には定電流源１５が接続される。そうし一
方のＮチャネルトランジスタＴ１４のゲートには例えば
基準レベルの入力信号（ＩＮ＋）が入力され、他方のＮ
チャネルトランジスタ下工。のゲートには例えば該基準
レベルの入力信号と比較される入力信号（ＩＮ−）が入
力される。
そして該ＮチャネルトランジスタＴ のドレイン側の電
圧レベル■１が出力段２を構成するＰチャネルトランジ
スタＴ２１のゲートに入力される。
圧レベル■１が出力段２を構成するＰチャネルトランジ
スタＴ２１のゲートに入力される。
そして該ＰチャネルトランジスタＴ２□のドレイン側と
アース間には定電流源２２が接続されるとともに、該ト
ランジスタＴ２□のドレインＩ１１ （出力端子０ＵＴ
）から、出力電圧Ｖ２がとり出される。
アース間には定電流源２２が接続されるとともに、該ト
ランジスタＴ２□のドレインＩ１１ （出力端子０ＵＴ
）から、出力電圧Ｖ２がとり出される。
かかる差動型のコンパレータ回路においては、該差動段
１を構成する１対のＮチャネルトランジスタ下工、、Ｔ
工。にそれぞれ入力される２つの入力信号（ＩＮ−）お
よび（ＩＮ＋”）の間に僅かなレベル差があっても、そ
のレベル差に応じて該１対のＮチャネルトランジスタＴ
およびＴ工、にそれぞれ流れる電流の比率が変り、そ
れに伴って該差動段１の出力側、すなわち咳Ｎチャネル
トランジスタＴ１４のドレイン側からは、変動の大きい
（すなわち入力信号のレベル差が増巾された）電圧■１
がとり出される。
１を構成する１対のＮチャネルトランジスタ下工、、Ｔ
工。にそれぞれ入力される２つの入力信号（ＩＮ−）お
よび（ＩＮ＋”）の間に僅かなレベル差があっても、そ
のレベル差に応じて該１対のＮチャネルトランジスタＴ
およびＴ工、にそれぞれ流れる電流の比率が変り、そ
れに伴って該差動段１の出力側、すなわち咳Ｎチャネル
トランジスタＴ１４のドレイン側からは、変動の大きい
（すなわち入力信号のレベル差が増巾された）電圧■１
がとり出される。
そしていま仮に基準入力信号レベル（ＩＮ＋）に比して
、比較される入力信号レベル（ＩＮ−）が高くなるとき
は、該入力信号レベル（ＩＮ−）が入力されるＮチャネ
ルトランジスタ下工、のソース電位が入力に伴って上昇
する。すると”１４のソース電位も同様に上昇すること
になり電流がＴ工、に多く流れるようになる。結果的に
該Ｐチャネルトランジスタ下工□、Ｔよ、のゲート電位
を下げる。これによって該Ｐチャネルトランジスタ下工
、も電流を流そうとするが、一方該基準入力信号しベル
（ＩＮ＋）が入力されているＮチャネルトランジスタ下
工、は電流が流れるのを阻止しようとし、その結果衣２
つの入力信号レベルのレベル差に応じて該Ｎチャネルト
ランジスタＴ工、のドレイン側の電位■１が上昇するこ
とになる。
、比較される入力信号レベル（ＩＮ−）が高くなるとき
は、該入力信号レベル（ＩＮ−）が入力されるＮチャネ
ルトランジスタ下工、のソース電位が入力に伴って上昇
する。すると”１４のソース電位も同様に上昇すること
になり電流がＴ工、に多く流れるようになる。結果的に
該Ｐチャネルトランジスタ下工□、Ｔよ、のゲート電位
を下げる。これによって該Ｐチャネルトランジスタ下工
、も電流を流そうとするが、一方該基準入力信号しベル
（ＩＮ＋）が入力されているＮチャネルトランジスタ下
工、は電流が流れるのを阻止しようとし、その結果衣２
つの入力信号レベルのレベル差に応じて該Ｎチャネルト
ランジスタＴ工、のドレイン側の電位■１が上昇するこ
とになる。
一方、該トランジスタＴよ、に入力される基準入力信号
レベル（ＩＮ＋）に比して、該トランジスタ下工、に入
力される入力信号レベル（ＩＮ−）が低いときには、該
入力信号レベル（ＩＮ−）が入力されているＮチャネル
トランジスタＴ１３のソース電位が入力に伴って下降す
る。するとＴ工、のソース電位も下降することになり電
流がＴ工、に多く流れるようになる。結果的に該Ｐチャ
ネルトランジスタ下工０．Ｔ工、のゲート電位を上昇さ
せる。これによってＨＰチャネルトランジスタＴ工、は
電流を阻止しようとするが、一方、該基準入力信号レベ
ル（ＩＮ＋）が入力されているＮチャネルトランジスタ
Ｔ１４は電流を流そうとし、その結果、該２つの人力信
号レベルのレベル差に応じてＴ１４のドレイン側電位Ｖ
１が低下することになる。
レベル（ＩＮ＋）に比して、該トランジスタ下工、に入
力される入力信号レベル（ＩＮ−）が低いときには、該
入力信号レベル（ＩＮ−）が入力されているＮチャネル
トランジスタＴ１３のソース電位が入力に伴って下降す
る。するとＴ工、のソース電位も下降することになり電
流がＴ工、に多く流れるようになる。結果的に該Ｐチャ
ネルトランジスタ下工０．Ｔ工、のゲート電位を上昇さ
せる。これによってＨＰチャネルトランジスタＴ工、は
電流を阻止しようとするが、一方、該基準入力信号レベ
ル（ＩＮ＋）が入力されているＮチャネルトランジスタ
Ｔ１４は電流を流そうとし、その結果、該２つの人力信
号レベルのレベル差に応じてＴ１４のドレイン側電位Ｖ
１が低下することになる。
なお該２つの入力信号レベルのレベル差に応じて上記の
ように変動する該差動段１の出力電位ｖ１は次いで出力
段２を構成するトランジスタＴ２□のゲートに供給され
、該出力段２において該電位ｖ１が反転かつ増巾されて
出力端子ＯＵＴから出力電圧Ｖ２としてとり出される。
ように変動する該差動段１の出力電位ｖ１は次いで出力
段２を構成するトランジスタＴ２□のゲートに供給され
、該出力段２において該電位ｖ１が反転かつ増巾されて
出力端子ＯＵＴから出力電圧Ｖ２としてとり出される。
かかる従来例の回路において、該入力信号レベル（ＩＮ
−）が次第に高くなって該基準入力信号レベル（ＩＮ
＋ ）との間のレベル差が増加してくると、ＭｐＪチャ
ネルトランジスタＴ工。のソース電位が上昇する。する
とＴ工、のソース電位も同様に上昇することになり、遂
には該ＮチャネルトランジスタＴ 又は該Ｐチャネルト
ランジスタＴ２１がカットオフ状態となってくる。
−）が次第に高くなって該基準入力信号レベル（ＩＮ
＋ ）との間のレベル差が増加してくると、ＭｐＪチャ
ネルトランジスタＴ工。のソース電位が上昇する。する
とＴ工、のソース電位も同様に上昇することになり、遂
には該ＮチャネルトランジスタＴ 又は該Ｐチャネルト
ランジスタＴ２１がカットオフ状態となってくる。
このような状態になると、その後該入力信号しベル（Ｉ
Ｎ−）が該基準入力信号レベル（ＩＮ ＋ ）より低く
なって該トランジスタＴ２１およびＴ工、に電流を流そ
うとした場合に、そこに存在する浮遊容量のチャージ等
に時間を要し、その結果次の動作が大巾に遅れてしまう
という問題点を生ずる。
Ｎ−）が該基準入力信号レベル（ＩＮ ＋ ）より低く
なって該トランジスタＴ２１およびＴ工、に電流を流そ
うとした場合に、そこに存在する浮遊容量のチャージ等
に時間を要し、その結果次の動作が大巾に遅れてしまう
という問題点を生ずる。
本発明はかかる問題点を解決するためになされたもので
、該カットオフの状況を、該差動段の出力側に接続され
た出力段の出力レベルによって検出し、該カットオフ又
はそれに近い状況が検出された場合には該差動段の出力
側に定電流源を含むバイパス回路を形成するという着想
にもとづいて、該差動段の出力範囲を限定する事により
該コンパレータ回路の動作速度の遅れをな（すようにし
たものである。
、該カットオフの状況を、該差動段の出力側に接続され
た出力段の出力レベルによって検出し、該カットオフ又
はそれに近い状況が検出された場合には該差動段の出力
側に定電流源を含むバイパス回路を形成するという着想
にもとづいて、該差動段の出力範囲を限定する事により
該コンパレータ回路の動作速度の遅れをな（すようにし
たものである。
上記問題点を解決するために、本発明によれば、差動段
と出力段とを有する差動増中器と、該出力段の出力レベ
ルが所定の値となったことを検出する検出回路と、該検
出回路の出力に応答して該差動段の出力側にバイパス路
を形成し、該バイパス路を通して所定の電流を流すバイ
パス回路とを具備することを特徴とするコンパレータ回
路が提供される。
と出力段とを有する差動増中器と、該出力段の出力レベ
ルが所定の値となったことを検出する検出回路と、該検
出回路の出力に応答して該差動段の出力側にバイパス路
を形成し、該バイパス路を通して所定の電流を流すバイ
パス回路とを具備することを特徴とするコンパレータ回
路が提供される。
上記構成によれば、差動段の出力側の電位（第１図にお
いてＶＡで示される）が上昇して該差動段のトランジス
タがカットオフ又はそれに近い状況となった場合にはそ
のことを、該電位■えを反転かつ増巾してえられる出力
段の出力レベル（第１図において■８で示される）の変
化によって検出し、それによって該バイパス回路を形成
して該差動段のトランジスタに強制的に所定の電流を流
し、該電位ＶＡの上昇を防いで該差動段の出力動作範囲
を限定することが可能となり出力段トランジスタがカッ
トオフするのを阻止する。
いてＶＡで示される）が上昇して該差動段のトランジス
タがカットオフ又はそれに近い状況となった場合にはそ
のことを、該電位■えを反転かつ増巾してえられる出力
段の出力レベル（第１図において■８で示される）の変
化によって検出し、それによって該バイパス回路を形成
して該差動段のトランジスタに強制的に所定の電流を流
し、該電位ＶＡの上昇を防いで該差動段の出力動作範囲
を限定することが可能となり出力段トランジスタがカッ
トオフするのを阻止する。
第１図は本発明の１実施例としてのコンパレータ回路の
基本構成を示すもので、第４図の従来例と共通ずる部分
には共通の符号が付されている。
基本構成を示すもので、第４図の従来例と共通ずる部分
には共通の符号が付されている。
この第１図に示されるように、本発明においては、出力
段２の出力レベル■Ｂ（差動段ｌの出力レベル■Ａを反
転増［［Ｊしてえられる）をレベル検出回路３によって
検出し、該出力レベルｖＡの上昇によって該検出回路３
において検出される出力レベルＶＢが所定のレベル以下
に低下したときスイッチング回路４が動作して、差動段
１の出力側（ＰチャネルトランジスタＴ工、のドレイン
とＮチャネルトランジスタＴ１４のドレインとの接続点
）から定電流源５を通してアースに至るバイパス回路Ｐ
（ＮチャネルトランジスタＴ１４に対するバイパス回
路）が形成される。
段２の出力レベル■Ｂ（差動段ｌの出力レベル■Ａを反
転増［［Ｊしてえられる）をレベル検出回路３によって
検出し、該出力レベルｖＡの上昇によって該検出回路３
において検出される出力レベルＶＢが所定のレベル以下
に低下したときスイッチング回路４が動作して、差動段
１の出力側（ＰチャネルトランジスタＴ工、のドレイン
とＮチャネルトランジスタＴ１４のドレインとの接続点
）から定電流源５を通してアースに至るバイパス回路Ｐ
（ＮチャネルトランジスタＴ１４に対するバイパス回
路）が形成される。
第２図は、第４図に示される従来例の回路と、上記第１
図に示される本発明の回路との動作を比較して示すタイ
ミング図であって、第２図（ａｌには基準入力信号レベ
ル（ＩＮ＋）に対して、他方の入力信号レベル（ＩＮ−
）の値が変動する状況が示されている。
図に示される本発明の回路との動作を比較して示すタイ
ミング図であって、第２図（ａｌには基準入力信号レベ
ル（ＩＮ＋）に対して、他方の入力信号レベル（ＩＮ−
）の値が変動する状況が示されている。
このような場合において、第４図に示される従来例にお
いては、先ず該入力信号レベル（ＩＮ−）が基準入力信
号レベル（ＩＮ士）より高くなると、上述したようにそ
の差動段１の出力レベルｖ１が上昇し、そのレベル差に
よっては該ＰチャネルトランジスタＴ２□又はＮチャネ
ルトランジスタＴ１４がカットオフ状態となる。そのた
めその後、第２図（ａｌに示されるように該入力信号レ
ベル（ＩＮ−）が基準入力信号レベル（ＩＮ ＋ ”）
より低くなったとき該カットオフされたトランジスタを
再度導通させるのに時間を要し、該入力信号レベル（Ｉ
Ｎ−）の反転に伴って該出力レベル■１を反転させる（
低下させる）のに遅れを生ずることになる（第２図（ｂ
１点線参照）。したがって更に該レベルＶ１を反転かつ
増巾してえられる出力段２の出力レベル■２にも同様の
遅れを生ずることになる（第２図（Ｃ１点線参照）。
いては、先ず該入力信号レベル（ＩＮ−）が基準入力信
号レベル（ＩＮ士）より高くなると、上述したようにそ
の差動段１の出力レベルｖ１が上昇し、そのレベル差に
よっては該ＰチャネルトランジスタＴ２□又はＮチャネ
ルトランジスタＴ１４がカットオフ状態となる。そのた
めその後、第２図（ａｌに示されるように該入力信号レ
ベル（ＩＮ−）が基準入力信号レベル（ＩＮ ＋ ”）
より低くなったとき該カットオフされたトランジスタを
再度導通させるのに時間を要し、該入力信号レベル（Ｉ
Ｎ−）の反転に伴って該出力レベル■１を反転させる（
低下させる）のに遅れを生ずることになる（第２図（ｂ
１点線参照）。したがって更に該レベルＶ１を反転かつ
増巾してえられる出力段２の出力レベル■２にも同様の
遅れを生ずることになる（第２図（Ｃ１点線参照）。
これに対し第１図に示される本発明にかかる回路におい
ては、第２図Ｔｂｌおよび（Ｃ１においてそれぞれ実線
で示すように、該入力信号レベル（ＩＮ−）が基準入力
信号レベル（ＩＮ ＋ ）より高くなっているときは、
その差動段１の出力レベルＶＡが上昇し、それに伴って
出力段２の出力レベル■８が低下するが、該２つの入力
信号のレベル差によって該出力レベル■８が所定の検出
レベルＬ以下に低下すると、該レベル検出回路３によっ
てそのレベル低下を検出してスイッチング回路４を動作
させて上記バイパス回路Ｐを形成し、該バイパス回路Ｐ
を通して該ＰチャネルトランジスタＴよ、に強制的に所
定の定電流を流すようにされる。
ては、第２図Ｔｂｌおよび（Ｃ１においてそれぞれ実線
で示すように、該入力信号レベル（ＩＮ−）が基準入力
信号レベル（ＩＮ ＋ ）より高くなっているときは、
その差動段１の出力レベルＶＡが上昇し、それに伴って
出力段２の出力レベル■８が低下するが、該２つの入力
信号のレベル差によって該出力レベル■８が所定の検出
レベルＬ以下に低下すると、該レベル検出回路３によっ
てそのレベル低下を検出してスイッチング回路４を動作
させて上記バイパス回路Ｐを形成し、該バイパス回路Ｐ
を通して該ＰチャネルトランジスタＴよ、に強制的に所
定の定電流を流すようにされる。
そのため該出力レベル■８が該検出レベルＬ以下に低下
することはなく、換言すれば該差動段１の出力レベルｖ
Ａが所定の検出レベル以下に上昇することがなくなって
該ＰチャネルトランジスタＴ２□がカットオフ状態とな
ることが防止される。
することはなく、換言すれば該差動段１の出力レベルｖ
Ａが所定の検出レベル以下に上昇することがなくなって
該ＰチャネルトランジスタＴ２□がカットオフ状態とな
ることが防止される。
すなわち第１図の回路においてはコンパレータを常にア
クティブに使うことができ、該入力信号レベル（ＩＮ−
）が基準入力信号レベル（ＩＮ＋）に対して反転（低下
）したときは、速やかに該出力レベル鞍、更には該出力
レベルＶＢを反転さ、せることができる。このようにし
て次の動作への移行が容易となり高速動作が可能となる
。
クティブに使うことができ、該入力信号レベル（ＩＮ−
）が基準入力信号レベル（ＩＮ＋）に対して反転（低下
）したときは、速やかに該出力レベル鞍、更には該出力
レベルＶＢを反転さ、せることができる。このようにし
て次の動作への移行が容易となり高速動作が可能となる
。
第３図は第１図に示される回路中、レベル検出回路３お
よびスイッチング回路４の１具体例を示すもので、該レ
ベル検出回路３は、トランジスタＴ およびＴ３２から
なる１段目のインバータと、トランジスタ”３３および
”３４からなる２段目のインバータによって構成され、
一方、スイッチング回路４は１個のＰチャネルトランジ
スタＴ４□によって構成される。
よびスイッチング回路４の１具体例を示すもので、該レ
ベル検出回路３は、トランジスタＴ およびＴ３２から
なる１段目のインバータと、トランジスタ”３３および
”３４からなる２段目のインバータによって構成され、
一方、スイッチング回路４は１個のＰチャネルトランジ
スタＴ４□によって構成される。
そして該レベル検出回路３における１段目のインバータ
を構成するトランジスタＴ３１と”３２のゲートには出
力段２の出力レベルＶＢが入力され、該出力レベル■８
が所定の検出レベルＬ（例えば電源電圧をＶｃｃとして
該検出レベルＬを−Ｖｃｃとする）まで低下したときに
、トランジスタＴ３１とＴ３２とからなる該１段目のイ
ンバータを反転動作させ（その出力をハイレベルとし）
、更に該出力をトランジスタＴ３３と”３４とからなる
２段目のインバータによって再反転してローレベルとし
、該ローレベルの出力を該スイッチング回路４のＰチャ
ネルトランジスタＴ４□のゲートに供給して、該トラン
ジスタＴ４□を導通させ、バイパス回路Ｐを形成する。
を構成するトランジスタＴ３１と”３２のゲートには出
力段２の出力レベルＶＢが入力され、該出力レベル■８
が所定の検出レベルＬ（例えば電源電圧をＶｃｃとして
該検出レベルＬを−Ｖｃｃとする）まで低下したときに
、トランジスタＴ３１とＴ３２とからなる該１段目のイ
ンバータを反転動作させ（その出力をハイレベルとし）
、更に該出力をトランジスタＴ３３と”３４とからなる
２段目のインバータによって再反転してローレベルとし
、該ローレベルの出力を該スイッチング回路４のＰチャ
ネルトランジスタＴ４□のゲートに供給して、該トラン
ジスタＴ４□を導通させ、バイパス回路Ｐを形成する。
なお愼３図の回路においては、第１図に示される各定電
流源１５ 、２２、および５はそれぞれそのゲートに所
定のバイアス電圧■お（例えば電源電圧ＶｃｃをＩＯＶ
として１〜２ｖ程度）が供給されるトランジスタＴ□５
７ Ｔ２２、およびＴ５によって構成されている。
流源１５ 、２２、および５はそれぞれそのゲートに所
定のバイアス電圧■お（例えば電源電圧ＶｃｃをＩＯＶ
として１〜２ｖ程度）が供給されるトランジスタＴ□５
７ Ｔ２２、およびＴ５によって構成されている。
なお第１図および第３図に示される回路においては、出
力レベルＶＢが所定値まで低下したことを検知して差動
段１の出力側にバイパス回路Ｐを形成し、それによって
該出力段２を構成するＰチャネルトランジスタＴ２１の
カットオフを防止しているが、同様の考えを出力レベル
ｖＢが所定値まで上昇した場合にも適用して、該差動段
を構成するＰチャネルトランジスタ下工、およびＮチャ
ネルトランジスタ下工、の接続点に、定電流源を含むバ
イパス回路を形成することもできる。
力レベルＶＢが所定値まで低下したことを検知して差動
段１の出力側にバイパス回路Ｐを形成し、それによって
該出力段２を構成するＰチャネルトランジスタＴ２１の
カットオフを防止しているが、同様の考えを出力レベル
ｖＢが所定値まで上昇した場合にも適用して、該差動段
を構成するＰチャネルトランジスタ下工、およびＮチャ
ネルトランジスタ下工、の接続点に、定電流源を含むバ
イパス回路を形成することもできる。
しかしこの場合、該出力段ＰチャネルトランジスタＴ２
□はカットオフしておらず、したがって該トランジスタ
Ｔよ□、Ｔ工、側に上述のバイパス回路を形成する必要
性は、上記したトランジスタＴ工。。
□はカットオフしておらず、したがって該トランジスタ
Ｔよ□、Ｔ工、側に上述のバイパス回路を形成する必要
性は、上記したトランジスタＴ工。。
Ｔ工、側に比し、比較的少ないものである。
本発明によれば、差動段の出力動作範囲を限定すること
により出力段を構成するトランジスタがカットオフ状態
となるのを阻止することができ、したがって入力信号レ
ベルの変化に即応してコンパレータ回路としての動作を
高速度で行わせることができる。
により出力段を構成するトランジスタがカットオフ状態
となるのを阻止することができ、したがって入力信号レ
ベルの変化に即応してコンパレータ回路としての動作を
高速度で行わせることができる。
第１図は本発明の１実施例としてのコンパレータ回路の
基本構成を示す回路図、 第２図は、第１図に示される回路の動作を従来例の回路
と比較して説明するタイミング図、第３図は、第１図の
回路中、特にレベル検出回路およびスイッチング回路の
１具体例を詳細に示す回路図、 第４図は、この種の差動型コンパレータの従来例を示す
回路図である。 （符号の説明） ｌ・・・差動増巾器の差動段、 ２・・・差動増巾器の出力段、 ３・・・レベル検出回路、 ４・・・スイッチング回路、 ５・・・バイパス回路Ｐに設けられた定電流源。 第１図 本発明の１実施例の基本構成を示す回路図３ニレペル検
出回路 ４：スインチング回路 Ｐ、バイパス回路 第２図 本発明回路の動作を従来例と比較して説明する図第３図 第１図の基本構成の具体例を示す回路図３、レベル検出
回路 ４ニスイツチング回路 Ｐ バイパス回路 第４図
基本構成を示す回路図、 第２図は、第１図に示される回路の動作を従来例の回路
と比較して説明するタイミング図、第３図は、第１図の
回路中、特にレベル検出回路およびスイッチング回路の
１具体例を詳細に示す回路図、 第４図は、この種の差動型コンパレータの従来例を示す
回路図である。 （符号の説明） ｌ・・・差動増巾器の差動段、 ２・・・差動増巾器の出力段、 ３・・・レベル検出回路、 ４・・・スイッチング回路、 ５・・・バイパス回路Ｐに設けられた定電流源。 第１図 本発明の１実施例の基本構成を示す回路図３ニレペル検
出回路 ４：スインチング回路 Ｐ、バイパス回路 第２図 本発明回路の動作を従来例と比較して説明する図第３図 第１図の基本構成の具体例を示す回路図３、レベル検出
回路 ４ニスイツチング回路 Ｐ バイパス回路 第４図
Claims (1)
- １、差動段と出力段とを有する差動増巾器と、該出力段
の出力レベルが所定の値となったことを検出する検出回
路と、該検出回路の出力に応答して該差動段の出力側に
バイパス路を形成し、該バイパス路を通して所定の電流
を流すバイパス回路とを具備することを特徴とするコン
パレータ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60042707A JPS61202519A (ja) | 1985-03-06 | 1985-03-06 | コンパレ−タ回路 |
| EP86102660A EP0193901B1 (en) | 1985-03-06 | 1986-02-28 | Comparator circuit having improved output characteristics |
| DE8686102660T DE3668739D1 (de) | 1985-03-06 | 1986-02-28 | Komparatorschaltung mit verbesserten ausgangseigenschaften. |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60042707A JPS61202519A (ja) | 1985-03-06 | 1985-03-06 | コンパレ−タ回路 |
Publications (2)
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|---|---|
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| JPH0462494B2 JPH0462494B2 (ja) | 1992-10-06 |
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ID=12643539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60042707A Granted JPS61202519A (ja) | 1985-03-06 | 1985-03-06 | コンパレ−タ回路 |
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| Country | Link |
|---|---|
| JP (1) | JPS61202519A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102200792A (zh) * | 2010-03-26 | 2011-09-28 | 罗姆股份有限公司 | 恒压电路、比较器及使用它们的电压监视电路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10082488B2 (en) * | 2015-12-02 | 2018-09-25 | Butterfly Network, Inc. | Time gain compensation circuit and related apparatus and methods |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5689130A (en) * | 1979-12-22 | 1981-07-20 | Fujitsu Ltd | Electronic circuit |
| JPS5890749U (ja) * | 1981-12-14 | 1983-06-20 | 株式会社東芝 | 波形整形回路 |
-
1985
- 1985-03-06 JP JP60042707A patent/JPS61202519A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5689130A (en) * | 1979-12-22 | 1981-07-20 | Fujitsu Ltd | Electronic circuit |
| JPS5890749U (ja) * | 1981-12-14 | 1983-06-20 | 株式会社東芝 | 波形整形回路 |
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| CN102200792A (zh) * | 2010-03-26 | 2011-09-28 | 罗姆股份有限公司 | 恒压电路、比较器及使用它们的电压监视电路 |
Also Published As
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