JPH07170163A - 変換器回路 - Google Patents
変換器回路Info
- Publication number
- JPH07170163A JPH07170163A JP6213544A JP21354494A JPH07170163A JP H07170163 A JPH07170163 A JP H07170163A JP 6213544 A JP6213544 A JP 6213544A JP 21354494 A JP21354494 A JP 21354494A JP H07170163 A JPH07170163 A JP H07170163A
- Authority
- JP
- Japan
- Prior art keywords
- signal line
- coupled
- transistor
- voltage
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
- H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 本変換器回路は処理パラメータ、電源電圧、
温度、および製造許容誤差の変動に対する感度を下げ
る。さらに、エミッタ結合論理から相補型金属酸化物半
導体変換器回路への立上がり間および立下がり間の遅延
に対称的トラッキングを与える。 【構成】 変換器回路（７０）は、第１の信号線および
相補的第２の信号線を有する差動増幅器（８０、８２）
のための、電源線で用いるための対称的スイッチング遅
延を与える。変換器回路は、第１の信号線および電源線
に結合され、電源線と第１の信号線との間の電圧差異を
限定するための第１の電圧クランプ（１１６、１１８）
と、電源線および第２の信号線に結合され、電源線と第
２の信号線との間の電圧差を制限するための第２の電圧
クランプ（１２０、１２２）とを含む。
温度、および製造許容誤差の変動に対する感度を下げ
る。さらに、エミッタ結合論理から相補型金属酸化物半
導体変換器回路への立上がり間および立下がり間の遅延
に対称的トラッキングを与える。 【構成】 変換器回路（７０）は、第１の信号線および
相補的第２の信号線を有する差動増幅器（８０、８２）
のための、電源線で用いるための対称的スイッチング遅
延を与える。変換器回路は、第１の信号線および電源線
に結合され、電源線と第１の信号線との間の電圧差異を
限定するための第１の電圧クランプ（１１６、１１８）
と、電源線および第２の信号線に結合され、電源線と第
２の信号線との間の電圧差を制限するための第２の電圧
クランプ（１２０、１２２）とを含む。
Description
【０００１】
【発明の分野】本発明は一般に論理インタフェースおよ
び変換器回路に関し、より特定的にＥＣＬ−ＣＭＯＳ変
換器に関する。
び変換器回路に関し、より特定的にＥＣＬ−ＣＭＯＳ変
換器に関する。
【０００２】
【発明の背景】コンピュータデータ処理システムの分野
において、様々な種類のディジタル論理回路が処理シス
テムの異なる部分で用いられている。この多様な回路型
式は異なるスイッチング速度で動作し、処理システムに
対して最適のパフォーマンスを与えるために用いられ
る。ある回路型式の論理を有する処理システムの一部
（たとえばエミッタ結合論理（ＥＣＬ））のデータを、
他の回路型式の論理を有する処理システムの他の部分
（たとえば相補型金属酸化物半導体（ＣＭＯＳ））に転
送するためには、ある回路型式から他の回路型式への変
換がしばしば必要となる。これは回路型式がハイおよび
ローの論理レベルに対応する異なる入力／出力電圧で動
作するからである。
において、様々な種類のディジタル論理回路が処理シス
テムの異なる部分で用いられている。この多様な回路型
式は異なるスイッチング速度で動作し、処理システムに
対して最適のパフォーマンスを与えるために用いられ
る。ある回路型式の論理を有する処理システムの一部
（たとえばエミッタ結合論理（ＥＣＬ））のデータを、
他の回路型式の論理を有する処理システムの他の部分
（たとえば相補型金属酸化物半導体（ＣＭＯＳ））に転
送するためには、ある回路型式から他の回路型式への変
換がしばしば必要となる。これは回路型式がハイおよび
ローの論理レベルに対応する異なる入力／出力電圧で動
作するからである。
【０００３】バイポーラＥＣＬ電圧レベルは、約０．８
ボルトの比較的小さい電圧変動を有する。ＣＭＯＳ電圧
レベルは約５．０ボルトのより大きい電圧変動を有す
る。多くの処理システムはＥＣＬおよびＣＭＯＳ両方の
論理回路で設計されるので、異なる型式の回路が互いに
通信するには、ＥＣＬ−ＣＭＯＳ変換器回路のような、
インタフェース回路が必要である。たとえば、ＥＣＬ−
ＣＭＯＳ変換器は、ＥＣＬ入力論理信号の電圧レベル
を、ＣＭＯＳ論理回路によって認識できる電圧レベルに
シフトするために用いられる。
ボルトの比較的小さい電圧変動を有する。ＣＭＯＳ電圧
レベルは約５．０ボルトのより大きい電圧変動を有す
る。多くの処理システムはＥＣＬおよびＣＭＯＳ両方の
論理回路で設計されるので、異なる型式の回路が互いに
通信するには、ＥＣＬ−ＣＭＯＳ変換器回路のような、
インタフェース回路が必要である。たとえば、ＥＣＬ−
ＣＭＯＳ変換器は、ＥＣＬ入力論理信号の電圧レベル
を、ＣＭＯＳ論理回路によって認識できる電圧レベルに
シフトするために用いられる。
【０００４】従来の変換器は、ＥＣＬ入力を対称的に追
跡するＣＭＯＳ出力を与えない。たとえば、ＥＣＬ信号
の立上がりとＣＭＯＳ信号の立上がり間の遅延は、ＥＣ
Ｌ信号の立下がりとＣＭＯＳ信号の立下がり間の遅延と
等しいことが望ましい。従来のＥＣＬ−ＣＭＯＳ変換器
の設計では、このような信号の立上がりおよび立下がり
の対称的トラッキングを与えない。ＥＣＬ入力信号遷移
とＣＭＯＳ出力信号遷移との間の遅延は多くの場合対称
的ではない。たとえば、ＥＣＬ入力およびＣＭＯＳ出力
間の立下がり間の遅延は、論理レベル間のスイッチング
のために必要な電圧レベルの違いによって、ＥＣＬ入力
とＣＭＯＳ出力との間の立上がり間遅延より小さいかも
しれない。今までの典型的な変換器では、立下がり間遅
延と立上がり間遅延との差は１ナノ秒（ｎｓ）より大き
いこともある。対称的な遅延を与えるには、立下がり間
遅延と立上がり間遅延との違いは０．３ｎｓ以下でなけ
ればならない。
跡するＣＭＯＳ出力を与えない。たとえば、ＥＣＬ信号
の立上がりとＣＭＯＳ信号の立上がり間の遅延は、ＥＣ
Ｌ信号の立下がりとＣＭＯＳ信号の立下がり間の遅延と
等しいことが望ましい。従来のＥＣＬ−ＣＭＯＳ変換器
の設計では、このような信号の立上がりおよび立下がり
の対称的トラッキングを与えない。ＥＣＬ入力信号遷移
とＣＭＯＳ出力信号遷移との間の遅延は多くの場合対称
的ではない。たとえば、ＥＣＬ入力およびＣＭＯＳ出力
間の立下がり間の遅延は、論理レベル間のスイッチング
のために必要な電圧レベルの違いによって、ＥＣＬ入力
とＣＭＯＳ出力との間の立上がり間遅延より小さいかも
しれない。今までの典型的な変換器では、立下がり間遅
延と立上がり間遅延との差は１ナノ秒（ｎｓ）より大き
いこともある。対称的な遅延を与えるには、立下がり間
遅延と立上がり間遅延との違いは０．３ｎｓ以下でなけ
ればならない。
【０００５】さらに、従来の変換器は処理パラメータ、
電源電圧、温度、および製造における許容誤差の変動に
感応する。この感度は信号の立上がりおよび立下がりの
対称的トラッキングに大きく影響する。
電源電圧、温度、および製造における許容誤差の変動に
感応する。この感度は信号の立上がりおよび立下がりの
対称的トラッキングに大きく影響する。
【０００６】多くの応用では、立上がりおよび立下がり
の対称的トラッキングは必要ない。しかし、ＥＣＬ入力
信号がＮＲＺ、インバート・ツー・ワン（ＮＲＺＩ）ま
たはデータ／周波数信号のように、データ情報およびシ
ステムのクロック周波数の両方を運ぶために用いられる
ＥＣＬ差動入力信号の形式である場合、変換器によるＣ
ＭＯＳ出力信号の非対称性は、クロック周波数の検出を
不正確なものにする。
の対称的トラッキングは必要ない。しかし、ＥＣＬ入力
信号がＮＲＺ、インバート・ツー・ワン（ＮＲＺＩ）ま
たはデータ／周波数信号のように、データ情報およびシ
ステムのクロック周波数の両方を運ぶために用いられる
ＥＣＬ差動入力信号の形式である場合、変換器によるＣ
ＭＯＳ出力信号の非対称性は、クロック周波数の検出を
不正確なものにする。
【０００７】したがって、当該技術分野において、処理
パラメータ、電源電圧、温度、および製造許容誤差の変
動に対する感度が低い回路が必要である。さらに、当該
技術分野において、立上がり間および立下がり間の遅延
との間の対称的トラッキングを与える回路が必要であ
る。
パラメータ、電源電圧、温度、および製造許容誤差の変
動に対する感度が低い回路が必要である。さらに、当該
技術分野において、立上がり間および立下がり間の遅延
との間の対称的トラッキングを与える回路が必要であ
る。
【０００８】
【発明の概要】当該技術分野におけるこの要求は、第１
の信号線および第１の信号線に相補する第２の信号線を
含み、電源線で用いるための差動増幅器のための対称的
スイッチング遅延を与える回路によって対処する。本発
明は、電源電圧線と第１の信号線との間の電圧差を制限
するために、第１の信号線および電源線に結合される第
１の電圧クランプを含む。第２の電圧クランプは、電源
電圧線および第２の信号線に結合されて、電源電圧線と
第２の信号線との間の電圧差を制限する。
の信号線および第１の信号線に相補する第２の信号線を
含み、電源線で用いるための差動増幅器のための対称的
スイッチング遅延を与える回路によって対処する。本発
明は、電源電圧線と第１の信号線との間の電圧差を制限
するために、第１の信号線および電源線に結合される第
１の電圧クランプを含む。第２の電圧クランプは、電源
電圧線および第２の信号線に結合されて、電源電圧線と
第２の信号線との間の電圧差を制限する。
【０００９】具体的な実施例において、回路はさらに、
第１の信号線および第２の信号線に結合され、第１の信
号線と第２の信号線との間の電圧差を制限するための第
３の電圧クランプを含む。
第１の信号線および第２の信号線に結合され、第１の信
号線と第２の信号線との間の電圧差を制限するための第
３の電圧クランプを含む。
【００１０】さらなる具体的実施例において、第１の信
号線および第２の信号線は相補型金属酸化物半導体コン
パーチブルである。
号線および第２の信号線は相補型金属酸化物半導体コン
パーチブルである。
【００１１】さらなる具体的実施例において、第１の電
圧クランプおよび第２の電圧クランプの各々は、電源電
圧線に結合されるドレインおよびゲートを有する第１の
トランジスタと、第１のトランジスタのソースに結合さ
れるドレインおよびゲートならびに第１の信号線に結合
されるソースを有する第２のトランジスタとをさらに含
む。
圧クランプおよび第２の電圧クランプの各々は、電源電
圧線に結合されるドレインおよびゲートを有する第１の
トランジスタと、第１のトランジスタのソースに結合さ
れるドレインおよびゲートならびに第１の信号線に結合
されるソースを有する第２のトランジスタとをさらに含
む。
【００１２】さらなる代替の実施例において、第３の電
圧クランプは、第１の信号線および第２の信号線の間に
直列に結合され、第１の信号線および第２の信号線の間
の電圧差を制限するための第１のｐ−ｎダイオード対を
さらに含む。第２のｐ−ｎダイオード対は、第２の信号
線および第１の信号線の間に直列に結合され、第２の信
号線および第１の信号線間の電圧差を制限する。
圧クランプは、第１の信号線および第２の信号線の間に
直列に結合され、第１の信号線および第２の信号線の間
の電圧差を制限するための第１のｐ−ｎダイオード対を
さらに含む。第２のｐ−ｎダイオード対は、第２の信号
線および第１の信号線の間に直列に結合され、第２の信
号線および第１の信号線間の電圧差を制限する。
【００１３】さらなる具体的実施例において、出力信号
を発生するための変換器回路が提供され、この変換器回
路は、差動入力エミッタ結合論理信号に応答して第１の
信号および第１の信号に相補する第２の信号を発生する
差動増幅器の相補型金属酸化物半導体コンパーチブルで
ある。変換器回路は、より高い電源電圧および第１の信
号に結合され、より高い電源電圧および第１の信号間の
電圧差を制限するための第１の電圧クランプを含む。第
２の電圧クランプは、より高い電源電圧および第２の信
号に結合され、より高い電源電圧および第２の信号間の
電圧差を制限する。
を発生するための変換器回路が提供され、この変換器回
路は、差動入力エミッタ結合論理信号に応答して第１の
信号および第１の信号に相補する第２の信号を発生する
差動増幅器の相補型金属酸化物半導体コンパーチブルで
ある。変換器回路は、より高い電源電圧および第１の信
号に結合され、より高い電源電圧および第１の信号間の
電圧差を制限するための第１の電圧クランプを含む。第
２の電圧クランプは、より高い電源電圧および第２の信
号に結合され、より高い電源電圧および第２の信号間の
電圧差を制限する。
【００１４】代替の具体的実施例において、変換器回路
はさらに、第１の信号線および第２の信号線に結合さ
れ、その間の電圧差を制限するための第３の電圧クラン
プを含む。
はさらに、第１の信号線および第２の信号線に結合さ
れ、その間の電圧差を制限するための第３の電圧クラン
プを含む。
【００１５】本発明の回路によって、処理パラメータ、
電源電圧、温度、および製造許容誤差の変動に対する感
度が減じられる。回路はさらに立上がり間および立下が
り間の遅延の対称的トラッキングを与える。
電源電圧、温度、および製造許容誤差の変動に対する感
度が減じられる。回路はさらに立上がり間および立下が
り間の遅延の対称的トラッキングを与える。
【００１６】
【好ましい実施例の説明】本発明は変換器回路の改良に
関する。以下の説明は、当業者が特定の適用および要件
の内容が与えられる本発明を作成および使用することを
可能にするために与えられる。好ましい実施例の種々の
変更は当業者にとって明らかであり、ここに定められる
一般的原理は他の実施例にも適用できる。したがって、
本発明は示される実施例に限定されるものではなく、こ
こに開示される原理および新規な特徴に従った最も広い
範囲が与えられる。
関する。以下の説明は、当業者が特定の適用および要件
の内容が与えられる本発明を作成および使用することを
可能にするために与えられる。好ましい実施例の種々の
変更は当業者にとって明らかであり、ここに定められる
一般的原理は他の実施例にも適用できる。したがって、
本発明は示される実施例に限定されるものではなく、こ
こに開示される原理および新規な特徴に従った最も広い
範囲が与えられる。
【００１７】図１はＣＭＯＳトランジスタで実現され
る、従来のＥＣＬ−ＣＭＯＳ変換器回路１０の図であ
る。この回路は、ＥＣＬ入力正Ｖp １２およびＥＣＬ入
力負Ｖn１４を含む差動入力を有する。これらの入力信
号は、回路ノード１６および回路ノード１８のそれぞれ
の状態を決定する。回路ノード１６はトランジスタ２０
のゲートの入力であり、回路ノード１８はトランジスタ
２２のゲートの入力である。トランジスタ２０は信号を
増幅し、トランジスタ２０のソースは回路ノード２４に
接続される。回路ノード２４はトランジスタ２６のゲー
トへの入力であり、トランジスタ２６のドレインはトラ
ンジスタ２８に結合され、トランジスタ２８のソースは
ＣＭＯＳ出力３４である。
る、従来のＥＣＬ−ＣＭＯＳ変換器回路１０の図であ
る。この回路は、ＥＣＬ入力正Ｖp １２およびＥＣＬ入
力負Ｖn１４を含む差動入力を有する。これらの入力信
号は、回路ノード１６および回路ノード１８のそれぞれ
の状態を決定する。回路ノード１６はトランジスタ２０
のゲートの入力であり、回路ノード１８はトランジスタ
２２のゲートの入力である。トランジスタ２０は信号を
増幅し、トランジスタ２０のソースは回路ノード２４に
接続される。回路ノード２４はトランジスタ２６のゲー
トへの入力であり、トランジスタ２６のドレインはトラ
ンジスタ２８に結合され、トランジスタ２８のソースは
ＣＭＯＳ出力３４である。
【００１８】この回路は幾つかの短所を有する。第１の
短所は、差動ＥＣＬ入力の両方が通常電圧より低い場合
に回路が動作しないことであり、これはＥＣＬ入力が低
い共通モード電圧にある場合に起こり得る。ＥＣＬ入力
正Ｖp １２およびＥＣＬ入力負Ｖn １４がそれぞれトラ
ンジスタ１１およびトランジスタ１４のしきい値より低
いのなら、トランジスタ１１および１４は「オン」であ
り、トランジスタ２０および２２は「オン」となり、こ
れは回路の誤った状態である。
短所は、差動ＥＣＬ入力の両方が通常電圧より低い場合
に回路が動作しないことであり、これはＥＣＬ入力が低
い共通モード電圧にある場合に起こり得る。ＥＣＬ入力
正Ｖp １２およびＥＣＬ入力負Ｖn １４がそれぞれトラ
ンジスタ１１およびトランジスタ１４のしきい値より低
いのなら、トランジスタ１１および１４は「オン」であ
り、トランジスタ２０および２２は「オン」となり、こ
れは回路の誤った状態である。
【００１９】第２の短所は、正常動作の間、回路ノード
２４は電源Ｖdd３０から接地Ｖss３２に変動することで
ある。公称的に、電源Ｖdd３０は５ボルトであり、接地
Ｖss３２は０ボルトである。しかしながら、トランジス
タ２６のしきい値電圧は１ボルトである。トランジスタ
２６を「オン」にするには、回路ノード２４は０から１
ボルト間だけ遷移するべきであるが、トランジスタ２６
を「オフ」にするには、回路ノード２４は５から１ボル
トの間を遷移しなければならない。回路ノード２４のス
ルーレートは遷移範囲にわたって本質的に一定であるの
で、トランジスタ２６のスイッチングは対称的ではな
い。なぜならトランジスタ２６を「オン」にするスイッ
チングは、トランジスタ２６を「オフ」にするスイッチ
ングより遙かに早いからである。同様に、トランジスタ
２８のスイッチングも対称的でない。なぜなら、トラン
ジスタ２８が「オフ」になるスイッチングは、トランジ
スタ２８が「オン」になるスイッチングより早いからで
ある。
２４は電源Ｖdd３０から接地Ｖss３２に変動することで
ある。公称的に、電源Ｖdd３０は５ボルトであり、接地
Ｖss３２は０ボルトである。しかしながら、トランジス
タ２６のしきい値電圧は１ボルトである。トランジスタ
２６を「オン」にするには、回路ノード２４は０から１
ボルト間だけ遷移するべきであるが、トランジスタ２６
を「オフ」にするには、回路ノード２４は５から１ボル
トの間を遷移しなければならない。回路ノード２４のス
ルーレートは遷移範囲にわたって本質的に一定であるの
で、トランジスタ２６のスイッチングは対称的ではな
い。なぜならトランジスタ２６を「オン」にするスイッ
チングは、トランジスタ２６を「オフ」にするスイッチ
ングより遙かに早いからである。同様に、トランジスタ
２８のスイッチングも対称的でない。なぜなら、トラン
ジスタ２８が「オフ」になるスイッチングは、トランジ
スタ２８が「オン」になるスイッチングより早いからで
ある。
【００２０】このスイッチングが対称的でないことは図
３に示される。図３を参照して、ＥＣＬ正入力５６およ
びＥＣＬ負入力５８とＣＭＯＳ出力６０との間の遅延は
対称的ではない。特に、ここでは立下がり間遅延６２は
立上がり間遅延６４より遙かに短い。
３に示される。図３を参照して、ＥＣＬ正入力５６およ
びＥＣＬ負入力５８とＣＭＯＳ出力６０との間の遅延は
対称的ではない。特に、ここでは立下がり間遅延６２は
立上がり間遅延６４より遙かに短い。
【００２１】ＥＣＬ−ＣＭＯＳ変換器回路１０の第３の
短所は、回路ノード１６または回路ノード１８の高電圧
が、電源Ｖdd３０より１ボルト小さい電圧に等しいのな
ら、トランジスタ２０またはトランジスタ２２はそれぞ
れ完全に「オフ」にはならない。この結果、トランジス
タは速く「オン」にはなるが、「オフ」となるのは遅
い。この特性によって、非対称スイッチング遅延がもた
らされる。
短所は、回路ノード１６または回路ノード１８の高電圧
が、電源Ｖdd３０より１ボルト小さい電圧に等しいのな
ら、トランジスタ２０またはトランジスタ２２はそれぞ
れ完全に「オフ」にはならない。この結果、トランジス
タは速く「オン」にはなるが、「オフ」となるのは遅
い。この特性によって、非対称スイッチング遅延がもた
らされる。
【００２２】図２は、バイポーラおよびＣＭＯＳトラン
ジスタで実現される、従来のＥＣＬ−ＣＭＯＳ入力バッ
ファ４０の図である。この回路では、入力はＥＣＬ信号
入力４２であれ、これは差動増幅器４３、トランジスタ
４５、およびトランジスタ４７を介して増幅される。こ
れらのトランジスタはＥＣＬ−ＭＯＳレベルシフタを駆
動し、これはトランジスタ４９を含む。出力はＣＭＯＳ
出力信号５０である。
ジスタで実現される、従来のＥＣＬ−ＣＭＯＳ入力バッ
ファ４０の図である。この回路では、入力はＥＣＬ信号
入力４２であれ、これは差動増幅器４３、トランジスタ
４５、およびトランジスタ４７を介して増幅される。こ
れらのトランジスタはＥＣＬ−ＭＯＳレベルシフタを駆
動し、これはトランジスタ４９を含む。出力はＣＭＯＳ
出力信号５０である。
【００２３】このＥＣＬ−ＣＭＯＳ入力バッファ４０の
短所は、信号４４および信号４６での電圧が電源電圧Ｖ
cc４１の変動に依存することである。信号４８も電源電
圧Ｖ cc４１の変動に依存する。信号４８は電源電圧Ｖcc
４１から接地５２への５ボルトという大きい電圧変動で
遷移する。結果として、図３に示される態様で、回路の
立上がり間および立下がり間のスイッチングが非対称と
なる。
短所は、信号４４および信号４６での電圧が電源電圧Ｖ
cc４１の変動に依存することである。信号４８も電源電
圧Ｖ cc４１の変動に依存する。信号４８は電源電圧Ｖcc
４１から接地５２への５ボルトという大きい電圧変動で
遷移する。結果として、図３に示される態様で、回路の
立上がり間および立下がり間のスイッチングが非対称と
なる。
【００２４】概して、従来のＥＣＬ−ＣＭＯＳ変換器回
路はＥＣＬ入力信号およびＣＭＯＳ出力信号間に対称的
な立上がり間および立下がり間スイッチング遅延を与え
ない。現在のＥＣＬ−ＣＭＯＳ変換器は処理パラメー
タ、電源電圧、温度および製造許容誤差の変動に感応し
過ぎる。
路はＥＣＬ入力信号およびＣＭＯＳ出力信号間に対称的
な立上がり間および立下がり間スイッチング遅延を与え
ない。現在のＥＣＬ−ＣＭＯＳ変換器は処理パラメー
タ、電源電圧、温度および製造許容誤差の変動に感応し
過ぎる。
【００２５】図４は、本発明に従った、対称的立上がり
間および立下がり間遅延を有するＥＣＬ−ＣＭＯＳ変換
器回路７０を示す。ＥＣＬ正入力７２およびＥＣＬ負入
力７６はそれぞれトランジスタ７４およびトランジスタ
７８のゲートへの入力である。これら２つのトランジス
タはＥＣＬ入力をＶgsレベルでダウンコンバートする
が、これはＣＭＯＳトランジスタのゲートおよびソース
間の電圧差である。トランジスタ７４のソースおよびト
ランジスタ７８のソースはそれぞれトランジスタ８０の
ゲートおよびトランジスタ８２のゲートへの入力であ
る。トランジスタ８０および８２は差動増幅器を形成す
る。トランジスタ８６、９０および８８によって実現さ
れる電流源があり、それぞれトランジスタ７８のソー
ス、トランジスタ７４のソース、およびトランジスタ８
０および８２のソースに接続される。
間および立下がり間遅延を有するＥＣＬ−ＣＭＯＳ変換
器回路７０を示す。ＥＣＬ正入力７２およびＥＣＬ負入
力７６はそれぞれトランジスタ７４およびトランジスタ
７８のゲートへの入力である。これら２つのトランジス
タはＥＣＬ入力をＶgsレベルでダウンコンバートする
が、これはＣＭＯＳトランジスタのゲートおよびソース
間の電圧差である。トランジスタ７４のソースおよびト
ランジスタ７８のソースはそれぞれトランジスタ８０の
ゲートおよびトランジスタ８２のゲートへの入力であ
る。トランジスタ８０および８２は差動増幅器を形成す
る。トランジスタ８６、９０および８８によって実現さ
れる電流源があり、それぞれトランジスタ７８のソー
ス、トランジスタ７４のソース、およびトランジスタ８
０および８２のソースに接続される。
【００２６】トランジスタ８０のドレインは回路ノード
９６に接続され、トランジスタ８２のドレインは回路ノ
ード９８に接続される。回路ノード９６はｐチャネルト
ランジスタ１００のソースおよびｐチャネルトランジス
タ１０２のゲート１０６に接続される。同様に、回路ノ
ード９８はｐチャネルトランジスタ１０２のソースおよ
びｐチャネルトランジスタ１００のゲート１０４に接続
される。
９６に接続され、トランジスタ８２のドレインは回路ノ
ード９８に接続される。回路ノード９６はｐチャネルト
ランジスタ１００のソースおよびｐチャネルトランジス
タ１０２のゲート１０６に接続される。同様に、回路ノ
ード９８はｐチャネルトランジスタ１０２のソースおよ
びｐチャネルトランジスタ１００のゲート１０４に接続
される。
【００２７】動作において、トランジスタ８０が「オ
ン」の場合、回路ノード９６はローとなり、ｐチャネル
トランジスタ１０２は「オン」となる。これによって回
路ノード９８は電源電圧Ｖcc９４となり、ｐチャネルト
ランジスタ１００は「オフ」となる。ＥＣＬ信号入力は
差動のものであるので、トランジスタ８０が「オン」の
場合、トランジスタ８２は「オフ」であり、これによっ
て回路ノード９８が電源電圧Ｖcc９４となり、ｐチャネ
ルトランジスタ１００を「オフ」とする。
ン」の場合、回路ノード９６はローとなり、ｐチャネル
トランジスタ１０２は「オン」となる。これによって回
路ノード９８は電源電圧Ｖcc９４となり、ｐチャネルト
ランジスタ１００は「オフ」となる。ＥＣＬ信号入力は
差動のものであるので、トランジスタ８０が「オン」の
場合、トランジスタ８２は「オフ」であり、これによっ
て回路ノード９８が電源電圧Ｖcc９４となり、ｐチャネ
ルトランジスタ１００を「オフ」とする。
【００２８】本発明のＥＣＬ−ＣＭＯＳ変換器７０の主
な目的は、対称的な立上がり間および立下がり間の遅延
を得ることである。この特性を達成するために、電圧ク
ランプが回路ノード９６および電源電圧Ｖcc９４の間、
ならびに回路ノード９８および電源電圧Ｖcc９４の間に
実現され、これによって回路ノード９６および回路９８
が、電源電圧Ｖcc９４マイナス２＊Ｖgsボルト（Ｖcc−
２＊Ｖgs）より下がることを防ぐ。前に述べたように、
電圧ＶgsはＣＭＯＳトランジスタのゲートおよびソース
間の電圧である。電圧クランプは、電源電圧Ｖcc９４お
よび回路ノード９６間のトランジスタ１１６およびトラ
ンジスタ１１８と、電源電圧Ｖcc９４および回路ノード
９８間のトランジスタ１２０およびトランジスタ１２２
とによって実現される。回路ノード９６および回路ノー
ド９８のロー状態を限定することによって、回路ノード
９６および回路ノード９８の電圧変動は、電源電圧Ｖcc
９４と電源電圧Ｖcc９４マイナス２＊Ｖgs（Ｖcc−２＊
Ｖgs）との間の小さい範囲に限定される。電圧クランプ
がなければ、たとえば回路ノード９６は電源電圧Ｖ cc９
４と接地９２との間に遷移する、すなわち約０から５ボ
ルトで遷移する。大きい電圧変動に比べて電圧変動が小
さい方が、処理パラメータ、電源電圧、温度および製造
許容誤差の変動に対してより感応しない。さらに、より
小さい電圧変動はＥＣＬ信号入力およびＣＭＯＳ出力間
の対称的立上がり間および立下がり間の遅延をもたら
す。
な目的は、対称的な立上がり間および立下がり間の遅延
を得ることである。この特性を達成するために、電圧ク
ランプが回路ノード９６および電源電圧Ｖcc９４の間、
ならびに回路ノード９８および電源電圧Ｖcc９４の間に
実現され、これによって回路ノード９６および回路９８
が、電源電圧Ｖcc９４マイナス２＊Ｖgsボルト（Ｖcc−
２＊Ｖgs）より下がることを防ぐ。前に述べたように、
電圧ＶgsはＣＭＯＳトランジスタのゲートおよびソース
間の電圧である。電圧クランプは、電源電圧Ｖcc９４お
よび回路ノード９６間のトランジスタ１１６およびトラ
ンジスタ１１８と、電源電圧Ｖcc９４および回路ノード
９８間のトランジスタ１２０およびトランジスタ１２２
とによって実現される。回路ノード９６および回路ノー
ド９８のロー状態を限定することによって、回路ノード
９６および回路ノード９８の電圧変動は、電源電圧Ｖcc
９４と電源電圧Ｖcc９４マイナス２＊Ｖgs（Ｖcc−２＊
Ｖgs）との間の小さい範囲に限定される。電圧クランプ
がなければ、たとえば回路ノード９６は電源電圧Ｖ cc９
４と接地９２との間に遷移する、すなわち約０から５ボ
ルトで遷移する。大きい電圧変動に比べて電圧変動が小
さい方が、処理パラメータ、電源電圧、温度および製造
許容誤差の変動に対してより感応しない。さらに、より
小さい電圧変動はＥＣＬ信号入力およびＣＭＯＳ出力間
の対称的立上がり間および立下がり間の遅延をもたら
す。
【００２９】ＥＣＬ−ＣＭＯＳ変換器７０は電圧変動を
さらに限定するための装置を含む。これは回路ノード９
６および回路ノード９８間の電圧差を制限するための電
圧クランプである。この電圧クランプは、回路ノード９
８および回路ノード９６間のｐ−ｎダイオード１０８お
よびｐ−ｎダイオード１１０と、回路ノード９６および
回路ノード９８間のｐ−ｎダイオード１１２およびｐ−
ｎダイオード１１４とによって実現される。この電圧ク
ランプを加えることによって、回路ノード９６および回
路ノード９８は、電源電圧Ｖcc９４マイナス２＊Ｖ
gs（Ｖcc−２＊Ｖgs）の低い電圧と、電源電圧Ｖcc９４
マイナス２＊Ｖgsプラス２＊Ｖpn（Ｖcc−２＊Ｖgs＋２
＊Ｖpn）の高い電圧との間で変動する。Ｖpn電圧はｐ−
ｎダイオードにかかる電圧降下であり、説明したよう
に、Ｖgs電圧はＣＭＯＳトランジスタのゲート−ソース
間の電圧降下である。回路ノード９６および回路ノード
９８の電圧変動をさらに限定することによって、電源電
圧レベルおよび他のパラメータに対する感度が下げら
れ、立上がりおよび立下がりの遅延の対称性が向上す
る。
さらに限定するための装置を含む。これは回路ノード９
６および回路ノード９８間の電圧差を制限するための電
圧クランプである。この電圧クランプは、回路ノード９
８および回路ノード９６間のｐ−ｎダイオード１０８お
よびｐ−ｎダイオード１１０と、回路ノード９６および
回路ノード９８間のｐ−ｎダイオード１１２およびｐ−
ｎダイオード１１４とによって実現される。この電圧ク
ランプを加えることによって、回路ノード９６および回
路ノード９８は、電源電圧Ｖcc９４マイナス２＊Ｖ
gs（Ｖcc−２＊Ｖgs）の低い電圧と、電源電圧Ｖcc９４
マイナス２＊Ｖgsプラス２＊Ｖpn（Ｖcc−２＊Ｖgs＋２
＊Ｖpn）の高い電圧との間で変動する。Ｖpn電圧はｐ−
ｎダイオードにかかる電圧降下であり、説明したよう
に、Ｖgs電圧はＣＭＯＳトランジスタのゲート−ソース
間の電圧降下である。回路ノード９６および回路ノード
９８の電圧変動をさらに限定することによって、電源電
圧レベルおよび他のパラメータに対する感度が下げら
れ、立上がりおよび立下がりの遅延の対称性が向上す
る。
【００３０】ＣＭＯＳトランジスタにおいて、電圧Ｖgs
は約１ボルトであり、ダイオードでは電圧Ｖpnは約０．
８ボルトである。５ボルトの電源電圧Ｖccの場合、たと
えば回路ノード９６の高電圧は（５−２＊１＋２＊０．
８）＝４．６ボルトであり、回路ノード９６の低電圧は
（５−２＊１）＝３ボルトである。したがって、回路ノ
ード９６の高い電圧および低い電圧の電圧差は１．６ボ
ルト、または５ボルトの通常のＣＭＯＳ変動の３分の１
である。
は約１ボルトであり、ダイオードでは電圧Ｖpnは約０．
８ボルトである。５ボルトの電源電圧Ｖccの場合、たと
えば回路ノード９６の高電圧は（５−２＊１＋２＊０．
８）＝４．６ボルトであり、回路ノード９６の低電圧は
（５−２＊１）＝３ボルトである。したがって、回路ノ
ード９６の高い電圧および低い電圧の電圧差は１．６ボ
ルト、または５ボルトの通常のＣＭＯＳ変動の３分の１
である。
【００３１】回路ノード９６はｐチャネルトランジスタ
１２６のゲートを制御し、トランジスタ１２６のソース
はＣＭＯＳ出力信号１４０に結合される。回路ノード９
８はｐチャネルトランジスタ１２４のゲートに結合され
る。ｐチャネルトランジスタ１２４のソースは、ｐチャ
ネルトランジスタ１２８のドレインに接続される。ｐチ
ャネルトランジスタ１２８のソースは、トランジスタ１
３０のゲートおよびドレインに接続される。一連のｐチ
ャネルトランジスタ１３２、１３４、１３５および１３
６は、電源電圧Ｖcc９４からｐチャネルトランジスタ１
２８のソースに接続される。これらのｐチャネルトラン
ジスタはそのゲートが接地２９に接続されるので常に
「オン」であるが、微小電流を与えてトランジスタ１３
４を弱く「オン」状態に保つ。同様に、ｐチャネルトラ
ンジスタ１２８はそのゲートが接地９２に接続されるの
で常に「オン」である。ｐチャネルトランジスタ１２４
が「オン」の場合、トランジスタ１３０は「オン」とな
り、ｐチャネルトランジスタ１２８はｐチャネルトラン
ジスタ１２４とトランジスタ１３０との間に抵抗性負荷
を与える。ｐチャネルトランジスタ１２４が「オフ」の
場合、トランジスタ１３０は「オフ」であるが、一連の
ｐチャネルトランジスタ１３２、１３４、１３５および
１３６の微小電流によってトランジスタ１３０は弱く
「オン」のままである。これによって、ｐチャネルトラ
ンジスタ１２８を介して実質的に信号遅延がなくなる。
さらに、ｐチャネルトランジスタ１２４のソースはトラ
ンジスタ１３８のゲートに直接接続され、トランジスタ
１３８のドレインはＣＭＯＳ出力信号１４０に結合され
る。
１２６のゲートを制御し、トランジスタ１２６のソース
はＣＭＯＳ出力信号１４０に結合される。回路ノード９
８はｐチャネルトランジスタ１２４のゲートに結合され
る。ｐチャネルトランジスタ１２４のソースは、ｐチャ
ネルトランジスタ１２８のドレインに接続される。ｐチ
ャネルトランジスタ１２８のソースは、トランジスタ１
３０のゲートおよびドレインに接続される。一連のｐチ
ャネルトランジスタ１３２、１３４、１３５および１３
６は、電源電圧Ｖcc９４からｐチャネルトランジスタ１
２８のソースに接続される。これらのｐチャネルトラン
ジスタはそのゲートが接地２９に接続されるので常に
「オン」であるが、微小電流を与えてトランジスタ１３
４を弱く「オン」状態に保つ。同様に、ｐチャネルトラ
ンジスタ１２８はそのゲートが接地９２に接続されるの
で常に「オン」である。ｐチャネルトランジスタ１２４
が「オン」の場合、トランジスタ１３０は「オン」とな
り、ｐチャネルトランジスタ１２８はｐチャネルトラン
ジスタ１２４とトランジスタ１３０との間に抵抗性負荷
を与える。ｐチャネルトランジスタ１２４が「オフ」の
場合、トランジスタ１３０は「オフ」であるが、一連の
ｐチャネルトランジスタ１３２、１３４、１３５および
１３６の微小電流によってトランジスタ１３０は弱く
「オン」のままである。これによって、ｐチャネルトラ
ンジスタ１２８を介して実質的に信号遅延がなくなる。
さらに、ｐチャネルトランジスタ１２４のソースはトラ
ンジスタ１３８のゲートに直接接続され、トランジスタ
１３８のドレインはＣＭＯＳ出力信号１４０に結合され
る。
【００３２】図５は、ＥＣＬ−ＣＭＯＳ変換器７０のＥ
ＣＬ入力信号およびＣＭＯＳ出力信号間の関係を示すタ
イミング図であり、本発明に従った対称的立上がり間お
よび立下がり間遅延を有する。示されるように、ＥＣＬ
正入力１５０およびＥＣＬ負入力１５２とＣＭＯＳ出力
１５４との間の遅延は対称的である。特に、立下がり間
遅延１５６は立上がり間遅延１５８に等しい。
ＣＬ入力信号およびＣＭＯＳ出力信号間の関係を示すタ
イミング図であり、本発明に従った対称的立上がり間お
よび立下がり間遅延を有する。示されるように、ＥＣＬ
正入力１５０およびＥＣＬ負入力１５２とＣＭＯＳ出力
１５４との間の遅延は対称的である。特に、立下がり間
遅延１５６は立上がり間遅延１５８に等しい。
【００３３】本発明の回路は処理パラメータ、電源電
圧、温度および製造許容誤差の変動に対する感度を下げ
る。さらに、本回路は立下がり間および立上がり間遅延
の対称的トラッキングを与える。コンピュータシミュレ
ーションによって、立上がり間遅延および立下がり間遅
延との差は０．３ｎｓ以下であることが示される。
圧、温度および製造許容誤差の変動に対する感度を下げ
る。さらに、本回路は立下がり間および立上がり間遅延
の対称的トラッキングを与える。コンピュータシミュレ
ーションによって、立上がり間遅延および立下がり間遅
延との差は０．３ｎｓ以下であることが示される。
【００３４】以上のように、本発明は特定の適用に対す
る特定の実施例に従って記載されている。しかしなが
ら、当業者でありかつ本教示にアクセスできるものは、
その範囲内においてさらなる変形、応用、実施例を認識
されるであろう。たとえば、本発明の電源電圧は、本発
明の範囲から逸脱することなく他の電源電圧と置換える
ことができる。
る特定の実施例に従って記載されている。しかしなが
ら、当業者でありかつ本教示にアクセスできるものは、
その範囲内においてさらなる変形、応用、実施例を認識
されるであろう。たとえば、本発明の電源電圧は、本発
明の範囲から逸脱することなく他の電源電圧と置換える
ことができる。
【００３５】したがって、前掲の請求の範囲により、本
発明の範囲内においてこのような応用、変形および実施
例すべてが網羅されることが意図される。
発明の範囲内においてこのような応用、変形および実施
例すべてが網羅されることが意図される。
【図１】ＣＭＯＳトランジスタで実現される従来のＥＣ
Ｌ−ＣＭＯＳ変換器回路の図である。
Ｌ−ＣＭＯＳ変換器回路の図である。
【図２】バイポーラおよびＣＭＯＳトランジスタで実現
される従来のＥＣＬ−ＣＭＯＳ変換器回路の図である。
される従来のＥＣＬ−ＣＭＯＳ変換器回路の図である。
【図３】従来のＥＣＬ−ＣＭＯＳ変換器のＥＣＬ入力信
号とＣＭＯＳ出力信号との関係を示すタイミング図であ
る。
号とＣＭＯＳ出力信号との関係を示すタイミング図であ
る。
【図４】本発明に従った、対称的立上がり間および立下
がり間遅延を有するＥＣＬ−ＣＭＯＳ変換器回路の図で
ある。
がり間遅延を有するＥＣＬ−ＣＭＯＳ変換器回路の図で
ある。
【図５】本発明に従った、対称的立上がり間および立下
がり間遅延を有するＥＣＬ−ＣＭＯＳ変換器のＥＣＬ入
力信号およびＣＭＯＳ出力信号との間の関係を示すタイ
ミング図である。
がり間遅延を有するＥＣＬ−ＣＭＯＳ変換器のＥＣＬ入
力信号およびＣＭＯＳ出力信号との間の関係を示すタイ
ミング図である。
【符号の説明】 ７０ ＥＣＬ−ＣＭＯＳ変換器回路 ７２ ＥＣＬ正入力 ７４ トランジスタ ７６ ＥＣＬ負入力 ７８ トランジスタ ８０ トランジスタ ８２ トランジスタ ８６ トランジスタ ８８ トランジスタ ９０ トランジスタ ９６ 回路ノード ９８ 回路ノード １００ ｐチャネルトランジスタ １０２ ｐチャネルトランジスタ
Claims (20)
- 【請求項１】 第１の信号線および前記第１の信号線に
相補な第２の信号線を含む差動増幅器を有し、対称的ス
イッチング遅延を与えるための変換器回路であって、前
記回路は、前記第１の信号線および前記第２の信号線に
結合されて前記第１の信号線と前記第２の信号線との間
の電圧差を制限するための第１の電圧クランプ手段を備
える、変換器回路。 - 【請求項２】 前記第１の電圧クランプ手段はさらに、 前記第１の信号線および前記第２の信号線の間に直列に
結合され、前記第１の信号線および前記第２の信号線の
間の電圧差を制限する、第１のｐ−ｎダイオード対と、 前記第２の信号線および前記第１の信号線の間に直列に
結合され、前記第２の信号線および前記第１の信号線の
間の電圧差を制限する、第２のｐ−ｎダイオード対とを
含む、請求項１に記載の変換器回路。 - 【請求項３】 前記第１の信号線および前記第２の信号
線は相補型金属酸化物半導体とコンパーチブルである、
請求項２に記載の変換器回路。 - 【請求項４】 第１の信号線および前記第１の信号線に
相補な第２の信号線を含む差動増幅器を有し、対称的ス
イッチング遅延を与えるためのおよび電源線で用いるた
めの変換器回路であって、前記回路は前記第１の信号線
および前記電源線に結合され、その間の電圧差を制限す
る第１の電圧クランプ手段と、 前記電源線および前記第２の信号線に結合され、その間
の電圧差を制限する第２の電圧クランプ手段とを備え
る、変換器回路。 - 【請求項５】 前記第１の信号線および前記第２の信号
線に結合され、その間の電圧差を制限するための第３の
電圧クランプ手段をさらに備える、請求項４に記載の変
換器回路。 - 【請求項６】 前記第１の信号線および前記第２の信号
線は相補型金属酸化物半導体とコンパーチブルである、
請求項５に記載の変換器回路。 - 【請求項７】 前記第１の電圧クランプ手段はさらに前
記電源線に結合されるドレインおよびゲートを有する第
１のトランジスタと、 前記第１のトランジスタのソースに結合されるドレイン
およびゲートと前記第１の信号線に結合されるソースと
を有する第２のトランジスタとを含む、請求項６に記載
の変換器回路。 - 【請求項８】 前記第２の電圧クランプ手段はさらに前
記電源線に結合されるドレインおよびゲートを有する第
３のトランジスタと、 前記第３のトランジスタのソースに結合されるドレイン
およびゲートと前記第２の信号線に結合されるソースと
を有する第４のトランジスタとを含む、請求項７に記載
の変換器回路。 - 【請求項９】 前記第３の電圧クランプ手段はさらに前
記第１の信号線および前記第２の信号線の間に直列に結
合され、前記第１の信号線および前記第２の信号線の間
の電圧差を制限する第１のｐ−ｎダイオード対と、 前記第２の信号線および前記第１の信号線の間に直列に
結合され、前記第２の信号線および前記第１の信号線の
間の電圧差を制限する第２のｐ−ｎダイオード対とを含
む、請求項８に記載の変換器回路。 - 【請求項１０】 前記第１の信号線に結合され、および
前記第２の信号線に結合されかつ応答して、活性負荷を
与え、かつ前記第２の信号線に応答して前記第１の信号
線を前記電源線に結合する第１のスイッチ手段と、 前記第２の信号線に結合され、および前記第１の信号線
に結合されかつ応答して、活性負荷を与え、かつ前記第
１の信号線に応答して前記第２の信号線を前記電源線に
結合する第２のスイッチ手段とをさらに備える、請求項
９に記載の変換器回路。 - 【請求項１１】 前記第１のスイッチ手段はさらに、前
記第１の信号線に結合されるソース、前記第２の信号線
に結合されかつ応答するゲート、および前記電源線に結
合されるドレインを有する第５のトランジスタを含む、
請求項１０に記載の変換器回路。 - 【請求項１２】 前記第２のスイッチ手段はさらに、前
記第２の信号線に結合されるソース、前記第１の信号線
に結合されかつ応答するゲート、および前記電源線に結
合されるドレインを有する第６のトランジスタを含む、
請求項１１に記載の変換器回路。 - 【請求項１３】 前記第２の信号線に結合されるゲート
および前記電源線に結合されるドレインを有する第７の
トランジスタと、 より低い電源電圧に結合されるソースを有する第８のト
ランジスタと、 前記電源線と前記第８のトランジスタのドレインおよび
ゲートとの間に結合される抵抗性負荷と、 前記第７のトランジスタのソースと前記第８のトランジ
スタの前記ドレインおよび前記ゲートとの間に結合され
る抵抗性負荷とをさらに備える、請求項１２に記載の変
換器回路。 - 【請求項１４】 前記第８のトランジスタのソースおよ
びドレインに結合されるゲート、および前記より低い電
源電圧に結合されるソースを有する第９のトランジスタ
と、 前記電源線に結合されるドレイン、前記第１の信号線に
結合されるゲート、および前記第９のトランジスタのド
レインに結合されるソースを有する第１０のトランジス
タとをさらに備え、 前記第１０のトランジスタのソースおよび前記第９のト
ランジスタのドレインは、相補型金属酸化物導電体とコ
ンパーチブルの出力信号線である、請求項１３に記載の
変換器回路。 - 【請求項１５】 ２つの差動エミッタ結合論理信号線
と、 前記差動増幅器および前記差動エミッタ結合論理信号線
に結合され、前記差動エミッタ結合論理信号線のレベル
をシフトするダウンコンバータ手段とをさらに備える、
請求項１４に記載の変換器回路。 - 【請求項１６】 前記差動増幅器手段はさらに、より低
い電源電圧に結合される第１の電流源を含む、請求項１
５に記載の変換器回路。 - 【請求項１７】 前記ダウンコンバータ手段に結合され
る電流を与えるための第２の電流源手段をさらに備え
る、請求項１６に記載の変換器回路。 - 【請求項１８】 差動入力エミッタ結合論理信号に応答
して第１の信号および前記第１の信号に相補な第２の信
号を発生する差動増幅器を有し、相補型金属酸化物半導
体コンパーチブルである出力信号を発生するための変換
器回路であって、前記変換器回路はより高い電源電圧お
よび前記第１の信号に結合され、前記より高い電源電圧
および前記第１の信号の間の電圧差を制限するための第
１の電圧クランプ手段と、 前記より高い電源電圧および前記第２の信号に結合さ
れ、前記より高い電源電圧および前記第２の信号の間の
電圧差を制限するための第２の電圧クランプ手段とを備
える、変換器回路。 - 【請求項１９】 前記第１の信号線および前記第２の信
号線に結合され、その間の電圧差を制限する第３の電圧
クランプ手段をさらに備える、請求項１８に記載の変換
器回路。 - 【請求項２０】 前記第１の電圧クランプ手段はさら
に、前記電源線に結合されるドレインおよびゲートを有
する第１のトランジスタと、前記第１のトランジスタの
ソースに結合されるドレインおよびゲートと前記第１の
信号線に結合されるソースとを有する第２のトランジス
タとを含み、 前記第２の電圧クランプ手段はさらに、前記電源線に結
合されるドレインおよびゲートを有する第３のトランジ
スタと、前記第３のトランジスタのソースに結合される
ドレインおよびゲートと前記第２の信号線に結合される
ソースとを有する第４のトランジスタとを含み、さらに
前記第３の電圧クランプ手段はさらに、前記第１の信号
線および前記第２の信号線の間に直列に結合され、前記
第１の信号線および前記第２の信号線の間の電圧差を制
限するための第１のｐ−ｎダイオード対と、前記第２の
信号線および前記第１の信号線の間に直列に結合され、
前記第２の信号線および前記第１の信号線の間の電圧差
を制限するための第２のｐ−ｎダイオード対とを含む、
請求項１９に記載の変換器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11806793A | 1993-09-08 | 1993-09-08 | |
| US118067 | 1993-09-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07170163A true JPH07170163A (ja) | 1995-07-04 |
Family
ID=22376340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6213544A Withdrawn JPH07170163A (ja) | 1993-09-08 | 1994-09-07 | 変換器回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5469097A (ja) |
| EP (1) | EP0642226A3 (ja) |
| JP (1) | JPH07170163A (ja) |
| KR (1) | KR950010367A (ja) |
| TW (1) | TW307064B (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE230296T1 (de) * | 1996-01-24 | 2003-01-15 | Mitsubishi Materials Corp | Pflasterstein zur reinigung von nox |
| JP2783236B2 (ja) * | 1996-01-31 | 1998-08-06 | 日本電気株式会社 | レベル変換回路 |
| KR970069274A (ko) * | 1996-04-18 | 1997-11-07 | 황선두 | 원적외선방사 수지몰탈조성물 |
| KR100242599B1 (ko) * | 1997-01-24 | 2000-02-01 | 최순호 | 고성능 투수 콘크리트 |
| KR100241719B1 (ko) * | 1997-01-24 | 2000-02-01 | 김록상 | 기포 투수 콘크리트 |
| KR100266876B1 (ko) * | 1997-01-24 | 2000-09-15 | 서정숙 | 투수 콘크리트 |
| GB9708865D0 (en) * | 1997-04-30 | 1997-06-25 | Phoenix Vlsi Consultants Ltd | ECL-CMOS converter |
| KR100248892B1 (ko) * | 1997-07-23 | 2000-03-15 | 정숭렬 | 쇄석매스틱 아스팔트 혼합물 및 그포장공법 |
| CA2233527C (en) * | 1998-03-30 | 2002-01-22 | Mitel Semiconductor Ab | Pulse amplifier with low-duty cycle errors |
| US6020762A (en) * | 1998-06-26 | 2000-02-01 | Micron Technology, Inc. | Digital voltage translator and its method of operation |
| US6617895B2 (en) * | 2001-03-30 | 2003-09-09 | Intel Corporation | Method and device for symmetrical slew rate calibration |
| US6535017B1 (en) * | 2001-12-20 | 2003-03-18 | Honeywell International Inc. | CMOS ECL input buffer |
| US7893730B2 (en) * | 2008-07-29 | 2011-02-22 | Silicon Mitus, Inc. | Level shifter and driving circuit including the same |
| KR20190094054A (ko) | 2018-02-02 | 2019-08-12 | 황현석 | 폐합판을 이용한 팔레트 제조방법 및 그 제조방법 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1277089A (en) * | 1969-05-23 | 1972-06-07 | Mullard Ltd | Interface transmitter |
| US4499609A (en) * | 1980-08-27 | 1985-02-12 | International Telephone And Telegraph Corporation | Symmetrically clamped fiber optic receiver |
| JPH0773205B2 (ja) * | 1983-12-20 | 1995-08-02 | 株式会社日立製作所 | レベル変換回路 |
| JPS60182207A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | 差動増幅回路 |
| US4647799A (en) * | 1984-06-29 | 1987-03-03 | Advanced Micro Devices, Inc. | Full and fractional swing with adjustable high level ECL gate using a single current source |
| JP2559032B2 (ja) * | 1986-09-13 | 1996-11-27 | 富士通株式会社 | 差動増幅回路 |
| US4849659A (en) * | 1987-12-15 | 1989-07-18 | North American Philips Corporation, Signetics Division | Emitter-coupled logic circuit with three-state capability |
| US4812676A (en) * | 1987-12-21 | 1989-03-14 | Digital Equipment Corporation | Current mode logic switching circuit having a Schmitt trigger |
| US5248909A (en) * | 1990-01-09 | 1993-09-28 | Fujitsu Limited | ECL-TO-GaAs level converting circuit |
| US5059829A (en) * | 1990-09-04 | 1991-10-22 | Motorola, Inc. | Logic level shifting circuit with minimal delay |
| US5065055A (en) * | 1990-12-20 | 1991-11-12 | Sun Microsystems, Inc. | Method and apparatus for high-speed bi-CMOS differential amplifier with controlled output voltage swing |
| US5148061A (en) * | 1991-02-27 | 1992-09-15 | Motorola, Inc. | ECL to CMOS translation and latch logic circuit |
| US5283482A (en) * | 1992-07-06 | 1994-02-01 | Ncr Corporation | CMOS circuit for receiving ECL signals |
| US5315179A (en) * | 1992-09-28 | 1994-05-24 | Motorola, Inc. | BICMOS level converter circuit |
-
1994
- 1994-03-19 TW TW083102398A patent/TW307064B/zh active
- 1994-08-10 EP EP94305927A patent/EP0642226A3/en not_active Withdrawn
- 1994-09-06 KR KR1019940022391A patent/KR950010367A/ko not_active Application Discontinuation
- 1994-09-07 JP JP6213544A patent/JPH07170163A/ja not_active Withdrawn
-
1995
- 1995-05-10 US US08/438,456 patent/US5469097A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0642226A3 (en) | 1995-09-06 |
| KR950010367A (ko) | 1995-04-28 |
| EP0642226A2 (en) | 1995-03-08 |
| US5469097A (en) | 1995-11-21 |
| TW307064B (ja) | 1997-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4333020A (en) | MOS Latch circuit | |
| US6194920B1 (en) | Semiconductor circuit | |
| US6600338B1 (en) | Apparatus and method for level-shifting input receiver circuit from high external voltage to low internal supply voltage | |
| JPH07170163A (ja) | 変換器回路 | |
| US5278467A (en) | Self-biasing input stage for high-speed low-voltage communication | |
| US9130793B2 (en) | Constant delay zero standby differential logic receiver and method | |
| US5894233A (en) | Sense amplifiers including bipolar transistor input buffers and field effect transistor latch circuits | |
| JPS62194729A (ja) | デジタル・スイツチ回路 | |
| US6879198B2 (en) | Differential input receiver with hysteresis | |
| US6661274B1 (en) | Level converter circuit | |
| EP0590247B1 (en) | BICMOS level converter circuit | |
| JPS61276197A (ja) | Ｃｍｏｓアドレス遷移検出器および回路 | |
| US5699000A (en) | Output buffer circuit for a semiconductor IC | |
| EP0529545B1 (en) | Level shifting CMOS integrated circuits | |
| JP2872058B2 (ja) | 出力バッファ回路 | |
| US5729156A (en) | ECL to CMOS level translator using delayed feedback for high speed BiCMOS applications | |
| JPH10326492A (ja) | アンプ | |
| JP3019437B2 (ja) | インバータ回路 | |
| JPS61202519A (ja) | コンパレ−タ回路 | |
| JPH0347012B2 (ja) | ||
| JP2663694B2 (ja) | 半導体メモリ装置の出力回路 | |
| US7688111B1 (en) | Level-shifting circuit with bipolar junction transistor | |
| JPH07273619A (ja) | バッファ回路 | |
| JPH04186918A (ja) | 出力回路 | |
| JP2002198795A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011120 |