KR950010367A - 대칭적인 스위칭 지연을 갖는 트랜슬레이터 회로 - Google Patents

대칭적인 스위칭 지연을 갖는 트랜슬레이터 회로 Download PDF

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Abstract

제1신호 라인 및 상보적인 제2신호 라인을 구비한 차동 증폭기에 대한 대칭적인 스위칭 지연을 제공하고 파워 라인과 함께 사용되는 트랜슬레이터 회로로서, 트랜슬레이터 회로는 제1신호 라인 및 파워 라인에 접속되어 파워 라인 및 제1신호 라인사이의 차동 전압은 제한하는 제1전압 클램프와, 파워 라인 및 제2신호 라인에 접속되어 파워 라인 및 제2신호 라인사이의 차동 전압을 제한하는 제2전압 클램프를 포함한다. 트랜슬레이터 회로는 프로세스 파라미터, 파워 서플라이 전압, 온도 및 제조 허용한계에 있어서의 변이에 대해 감소된 민감도를 제공한다.
트랜슬레이터 회로는 이미터 접속 논리 대 상보성 금속-산화막 반도체 트랜슬레이터 회로의 상승 대 상승 및 하강 대 하강 지연사이의 대칭적인 트랙킹을 또한 제공한다.

Description

대칭적인 스위칭 지연을 갖는 트랜슬레이터 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 대칭직인 상승 대 상승 및 하강 대 하강지연을 갖는 ECL 대 CMOS 트랜슬레이터의 도면.

Claims (20)

  1. 제1신호 라인 및 제1신호 라인에 상보적인 제2신호 라인을 포함하는 차동 증폭기를 구비하는 대칭적인 스위칭 지연을 제공하는 트랜슬레이터 회로로서, 상기 회로는 제1신호 라인 및 제2신호 라인에 접속되어 제1신호 라인 및 제2신호 라인사이의 차동 전압을 제한하는 제1전압 클램프 수단을 포함하는 것을 특징으로 하는 트랜슬레이터 회로.
  2. 제1항에 있어서, 제1전압 클램프 수단은, 제1신호 라인 및 제2신호라인 사이에 직렬로 접속되어 제1신호 라인 및 제2신호 라인 사이의 차동 전압을 제한하는 제1 p-n 다이오드의 쌍과, 제2신호 라인 및 제1신호라인 사이에 직렬로 접속되어 제2신호 및 제1신호 라인사이의 차동 전압을 제한하는 제2p-n다이오드의 쌍을 포함하는 것을 특징으로 하는 트랜슬레이터 회로.
  3. 제2항에 있어서, 제1신호 라인 및 제2신호 라인은 호환성 상보성 금속-산화막 반도체인 것을 특징으로 하는 트랜슬레이터 회로.
  4. 제1신호 라인 및 제1신호 라인에 상보적인 제2신호 라인을 포함하는 차동 증폭기를 구비하여 대칭적인 스위칭 지연을 제공하고, 파워 라인과 함께 사용되는 트랜슬레이터 회로로서, 상기 회로는, 제1신호 라인 및 파워 라인에 접속되어 그들 사이의 차동 전압을 제한하는 제1전압 클램프 수단과, 파워 라인 및 제2신호 라인에 접속되어 그들 사이의 차동 전압을 제한하는 제2전압 클램프 수단으로 구성되는 것을 특징으로 하는 트랜슬레이터 회로.
  5. 제4항에 있어서, 제1신호 라인 및 제2신호 라인에 접속되어 그들 사이의 차동 전압을 제한하는 제3전압 클램프 수단을 포함하는 것을 특징으로 하는 트랜슬레이터 회로.
  6. 제5항에 있어서, 제1신호 라인 및 제2신호 라인은 호환성있는 상보성 금속-산화막 반도체인 것을 특징으로 하는 트랜슬레이터 회로.
  7. 제6항에 있어서, 제1전압 클램프 수단은, 파워 라인에 접속된 게이트 및 드레인을 구비하는 제1트랜지스터와, 제1트랜지스터의 소오스에 접속된 게이트 및 드레인, 제1신호 라인에 접속된 소오스를 구비하는 제2트랜지스터를 포함하는 것을 특징으로 하는 트랜슬레이터 회로.
  8. 제7항에 있어서, 제2전압 클램프 수단은, 파워 라인에 접속된 게이트 및 드레인을 구비하는 제3트랜지스터와, 제3트랜지스터의 소오스에 접속된 게이트 및 드레인, 제2신호 라인에 접속된 소오스를 구비하는 제4트랜지스터를 포함하는 것을 특징으로 하는 트랜슬레이터 회로.
  9. 제8항에 있어서, 제3전압 클램프 수단은, 제1신호 라인 및 제2신호라인사이에 직렬로 접속되어 제1신호 라인 및 제2신호 라인사이의 차동 전압을 제한하는 제1p-n다이오드의 쌍과, 제2신호 라인 및 제1신호 라인사이에 직렬로 접속되어 제2신호 라인 및 제1신호라인사이의 차동 전압을 제한하는 제2p-n다이오드의 쌍을 포함하는 것을 특징으로 하는 트랜슬레이터 회로.
  10. 제9항에 있어서, 제1신호 라인에 접속되고 제2신호 라인에 응답하도록 접속되어 액티브 부하를 제공하고, 제2신호 라인에 응답하여 제1신호 라인을 파워 라인에 접속시키는 제1스위치 수단과, 제2신호 라인에 접속되고 제1신호 라인에 응답하도록 접속되어 액티브 부하를 제공하고, 제1신호 라인에 응답하여 제2신호 라인을 파워 라인에 접속시키는 제2스위치 수단을 포함하는 것을 특징으로 하는 트랜슬레이터 회로.
  11. 제10항에 있어서, 제1스위치 수단은 제1신호 라인에 접속된 소오스, 제2신호 라인에 접속되어 응답하는 게이트 및 파워 라인에 접속된 드레인을 구비하는 제5트랜지스터를 포함하는 것을 특징으로 하는 트랜슬레이터 회로.
  12. 제11항에 있어서, 제2스위치 수단은 제2신호 라인에 접속된 소오스, 제1신호 라인에 접속되어 응답하는 게이트 및 파워 라인에 접속된 드레인을 구비하는 제6트랜지스터를 포함하는 것을 특징으로 하는 트랜슬레이터 회로.
  13. 제12항에 있어서, 제2신호 라인에 접속된 게이트 및 파워 라인에 접속된 드레인을 구비하는 제7트랜지스터와, 저 파줘 전압에 접속된 소오스를 구비하는 제8트랜지스터와, 파워 라인 및 제8트랜지스터의 드레인과 게이트 사이에 접속된 저항성 부하와, 제7트랜지스터의 소오스 및 제8트랜지스터의 드레인과 게이트사이에 접속된 저항성 부하를 포함하는 것을 특징으로 하는 트랜슬레이터 회로.
  14. 제13항에 있어서, 제8트랜지스터의 소오스 및 드레인에 접속된 게이트 및 저 파워 전압에 접속된 소오스를 구비하는 제9트랜지스터와, 파워 라인에 접속된 드레인, 제1신호 라인에 접속된 게이트 및 제9트랜지스터의 드레인에 접속된 소오스를 구비는 제10트랜지스터를 포함하고, 제10트랜지스터의 소오스 및 제9트랜지스터의 드레인은 호환성있는 상보성 금속-산화악 반도체인 출력 신호 라인인것을 특징으로 하는 트랜슬레이터 회로.
  15. 제14항에 있어서, 두개의 차동 이미터 결합 논리 신호 라인과, 차동 증폭기 및 차동 이미터 결합 논리 신호 라인에 접속되어 차동 이미터 결합 논리 신호 라인을 레벨 쉬프팅하는 다운 컨버터 수단을 포함하는 것을 특징으로 하는 트랜슬레이터 회로.
  16. 제15항에 있어서, 차동 증폭기 수단은 저 파워 전압에 접속된 제1전류 소오스를 포함하는 것을 특징으로 하는 트랜슬레이터 회로.
  17. 제16항에 있어서, 다운 컨버터 수단에 접속되어 전류를 제공하는 제2전류 소오스 수단을 포함하는 것을 특징으로 하는 트랜슬레이터 회로.
  18. 제1신호 및 제1신호에 상보적인 제2신호를 발생시키는 차동 입력 이미터 결합 논리 신호에 응답하여 차동 증폭기를 구비한 호환성있는 상보성 금속-산화막 반도체인 출력 라인을 발생시키는 트랜슬레이터 회로로서, 상기 트랜슬레이터 회로가, 고 파워 전압 및 제1신호에 접속되어 고 파워 전압 및 제1신호사이의 차동 전압을 제한하는 제1전압 클램프 수단과, 고 파워 전압 및 제2신호에 접속되어 고 파워 전압 및 제2신호사이의 차동 전압을 제한하는 제2전압 클램프 수단을 포함하는 것을 특징으로 하는 트랜슬레이터 회로.
  19. 제8항에 있어서, 제1신호 라인 및 제2신호 라인에 접속되어 그들사이의 차동 전압을 제한하는 제3전압 클램프 수단을 포함하는 것을 특징으로 하는 트랜슬레이터 회로.
  20. 제19항에 있어서, 파워 라인에 접속된 게이트 및 드레인을 구비하는 제1트랜지스터 및 제1트랜지스터의 소오스에 접속된 게이트와 드레인 및 제1신호 라인에 접속된 소오스를 구비하는 제2트랜지스터를 포함하는 제1전압 클램프 수단과, 파워 라인에 접속된 게이트 및 드레인을 구비하는 제3트랜지스터 및 ㅔ3트랜지스의 소오스에 접속된 게이트와 드레인 및 제2신호 라인에 접속된 소오스를 구비하는 제4트랜지스터를 포함하는 제3전압 클램프 수단과, 제1신호 라인 및 제2신호 라인사이에 직렬로 접촉되어 제1신호 라인 및 제2신호 라인사이의 차동 전압을 제한하는 제1 p-n다이오드 및 제2신호 라인 및 제1신호 라인사이에 직렬로 접속되어 제2신호 라인 및 제1신호 라인사이의 차동 전압을 제한하는 제2 p-n다이오드를 포함하는 제3전압 클램프틀 포함하는 것을 특징으로 하는 트랜슬레이터 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940022391A 1993-09-08 1994-09-06 대칭적인 스위칭 지연을 갖는 트랜슬레이터 회로 KR950010367A (ko)

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