JP2559032B2 - 差動増幅回路 - Google Patents
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Description
【発明の詳細な説明】 〔概要〕 差動増幅回路の電圧利得を大きくするために、負荷素
子と電流源にゲート／ソース間を短絡した定電流源形FE
Tを用いるとともに、定電圧形FETをクランプとして使用
する。ダイオードクランプ形差動増幅回路で問題となる
温度特性と、AC特性の劣化を改善できる。
子と電流源にゲート／ソース間を短絡した定電流源形FE
Tを用いるとともに、定電圧形FETをクランプとして使用
する。ダイオードクランプ形差動増幅回路で問題となる
温度特性と、AC特性の劣化を改善できる。
本発明は、電界効果型半導体素子（FET）を使用した
差動増幅回路に係り、特に、半導体集積回路に搭載され
る差動増幅回路に関する。
差動増幅回路に係り、特に、半導体集積回路に搭載され
る差動増幅回路に関する。
以下に従来の差動回路を特にガリウムひ素MESFET（金
属−半導体接合FET）を用いることを例にして説明す
る。
属−半導体接合FET）を用いることを例にして説明す
る。
第８図はFET差動増幅回路の基本的構成図であり、差
動対を構成するトランジスタQ1,Q2とその負荷抵抗R1,R2
と、抵抗R0とで構成されている。VDDは高位電源、VEEは
低位の電源を示す。
動対を構成するトランジスタQ1,Q2とその負荷抵抗R1,R2
と、抵抗R0とで構成されている。VDDは高位電源、VEEは
低位の電源を示す。
しかしながら、第８図のFET差動増幅回路では抵抗負
荷を用いる関係で電圧利得が十分とれないという問題が
ある。そこで、電圧利得を改善するために、第９図に示
すように、負荷素子と電流源をゲート／ソース間を短絡
した定電流形FETQL1,QL2およびQCSに置き換えることが
考えられている。
荷を用いる関係で電圧利得が十分とれないという問題が
ある。そこで、電圧利得を改善するために、第９図に示
すように、負荷素子と電流源をゲート／ソース間を短絡
した定電流形FETQL1,QL2およびQCSに置き換えることが
考えられている。
ところが、この場合、次の欠点がある。
入力ハイレベル時にドライバFETのゲートに電流が流
れ込む。この流入する電流値が大きいと、配線の断線や
ショットキ特性の劣化等信頼度上問題になる。
れ込む。この流入する電流値が大きいと、配線の断線や
ショットキ特性の劣化等信頼度上問題になる。
回路特性の素子特性依存性が大きく、素子特性のバラ
ツキに弱い。
ツキに弱い。
そこで、この問題点を解決するために、第10図に示す
ように負荷のFETQL1,QL2の両端をダイオードD1,D2でク
ランプすることが考えられ、安定な動作が可能になっ
た。
ように負荷のFETQL1,QL2の両端をダイオードD1,D2でク
ランプすることが考えられ、安定な動作が可能になっ
た。
しかしながら、このダイオードD1,D2でクランプする
場合、新な問題点が出た。それは、 出力ローレベルの温度特性が大きい。これは、出力ロ
ーレベルがダイオードのＩ−Ｖ特性の順方向ON電圧で決
定されるためである。
場合、新な問題点が出た。それは、 出力ローレベルの温度特性が大きい。これは、出力ロ
ーレベルがダイオードのＩ−Ｖ特性の順方向ON電圧で決
定されるためである。
ダイオードの接合容量が負荷となるため、AC特性が悪
い。
い。
そこで、本発明は上記従来のFET差動増幅回路の持つ
欠点を解決するためになされたものであり、電圧利得を
十分とれるとともに、安定に動作する差動増幅回路を提
供することを目的とする。
欠点を解決するためになされたものであり、電圧利得を
十分とれるとともに、安定に動作する差動増幅回路を提
供することを目的とする。
本発明においては、差動増幅回路の電圧利得を大きく
するために、負荷素子と電流源にゲート／ソース間を短
絡した定電流形FETを用いるとともに、上記ダイオード
のクランプの代りに、FETクランプを使うことを特徴と
している。
するために、負荷素子と電流源にゲート／ソース間を短
絡した定電流形FETを用いるとともに、上記ダイオード
のクランプの代りに、FETクランプを使うことを特徴と
している。
従って、本発明の構成は以下に示す通りである。即
ち、それぞれのゲートに入力（IN,▲▼）が印加さ
れ、ソースが共通接続された第1,第２の駆動FET（Q1,
Q2）と、 前記第1,第２の駆動FET（Q1,Q2）の共通ソースと低電
源（VEE）間に設けられた定電流FET（QCS）と、 前記第１の駆動FET（Q1）のドレインと高電源（VDD）間
に設けられた第１の負荷回路と、 前記第２の駆動FET（Q2）のドレインと高電源（VDD）
間に設けられた第２の負荷回路と、 前記第1,第２の駆動FET（Q1,Q2）のドレインにそれぞ
れ接続された出力端子（OUT,▲▼）とを有し、 前記第１の負荷回路は、ドレインが電気高電源
（VDD）に接続され、ゲートとソースが短絡されて前記
第１の駆動FET（Q1）のドレインに接続された第１の負
荷FET（QL1）と、ドレインが前記高電源（VDD）に接続
され、ソースが前記第１の駆動FET（Q1）のドレインに
接続され、ゲートに定電位が印加される第２の負荷FET
（QC1）とを有し、 前記第２の負荷回路は、ドレインが前記高電源
（VDD）に接続され、ゲートとソースが短絡されて前記
第２の駆動FET（Q2）のドレインに接続された第３の負
荷FET（QL2）と、ドレインが電気高電源（VDD）に接続
され、ソースが前記第２の駆動FET（Q2）のドレインに
接続され、ゲートに定電位が印加される第４の負荷FET
（QC2）とを有し、 前記第1,第２の負荷FET（QL1,QC1）のゲート幅の和お
よび、前記第3,第４の負荷FET（QL2,QC2）のゲート幅の
和が、前記定電流FET（QCs）のゲート幅と同等で、かつ
前記第1,第２の駆動FET（Q1,Q2），前記定電流FET
（QCS）および前記第１ないし第４の負荷FET（QL1,QC1,
QL2,QC2）はいずれもMES−FETであることを特徴とする
差動増幅回路としての構成を有する。
ち、それぞれのゲートに入力（IN,▲▼）が印加さ
れ、ソースが共通接続された第1,第２の駆動FET（Q1,
Q2）と、 前記第1,第２の駆動FET（Q1,Q2）の共通ソースと低電
源（VEE）間に設けられた定電流FET（QCS）と、 前記第１の駆動FET（Q1）のドレインと高電源（VDD）間
に設けられた第１の負荷回路と、 前記第２の駆動FET（Q2）のドレインと高電源（VDD）
間に設けられた第２の負荷回路と、 前記第1,第２の駆動FET（Q1,Q2）のドレインにそれぞ
れ接続された出力端子（OUT,▲▼）とを有し、 前記第１の負荷回路は、ドレインが電気高電源
（VDD）に接続され、ゲートとソースが短絡されて前記
第１の駆動FET（Q1）のドレインに接続された第１の負
荷FET（QL1）と、ドレインが前記高電源（VDD）に接続
され、ソースが前記第１の駆動FET（Q1）のドレインに
接続され、ゲートに定電位が印加される第２の負荷FET
（QC1）とを有し、 前記第２の負荷回路は、ドレインが前記高電源
（VDD）に接続され、ゲートとソースが短絡されて前記
第２の駆動FET（Q2）のドレインに接続された第３の負
荷FET（QL2）と、ドレインが電気高電源（VDD）に接続
され、ソースが前記第２の駆動FET（Q2）のドレインに
接続され、ゲートに定電位が印加される第４の負荷FET
（QC2）とを有し、 前記第1,第２の負荷FET（QL1,QC1）のゲート幅の和お
よび、前記第3,第４の負荷FET（QL2,QC2）のゲート幅の
和が、前記定電流FET（QCs）のゲート幅と同等で、かつ
前記第1,第２の駆動FET（Q1,Q2），前記定電流FET
（QCS）および前記第１ないし第４の負荷FET（QL1,QC1,
QL2,QC2）はいずれもMES−FETであることを特徴とする
差動増幅回路としての構成を有する。
上記において、FETクランプを用いることは以下の意
義がある。
義がある。
FETクランプをダイオードのように温度特性がでな
い。
い。
ドレイン／ソース容量が負荷にはいるが、ダイオード
の接合容量に比較すると十分小さな容量であり、過度特
性の悪化が十分防止できる。
の接合容量に比較すると十分小さな容量であり、過度特
性の悪化が十分防止できる。
第１図に本発明の実施例としての差動増幅回路の基本
回路を示す。差動増幅回路の負荷素子及び電流源とし
て、ゲート／ソース間を短絡した定電流形FETQL1,QL2お
よびQCSに置き換えることは先の第10図の場合と同様で
あり、対応部分に同一符号で指示している。負荷素子と
しての定電流形FETQL1,QL2のソース／ドレイン間にはク
ランプ素子としてのFET（以下クランプFETと称する）Q
C1,QC2を設けている。このクランプFETQC1,QC2は、ゲー
トを一定の基準電位VGGに接続したFETを定電圧源として
動作させるものである。なお、この場合には、入力INを
差動対の一方の駆動FETQ1のゲートに接続し、他方の駆
動FETQ2のゲートには適当な基準電圧VREFを印加して、
出力OUT,反転出力▲▼を得ているが、入力INの反
転信号を印加するようにしても良い。
回路を示す。差動増幅回路の負荷素子及び電流源とし
て、ゲート／ソース間を短絡した定電流形FETQL1,QL2お
よびQCSに置き換えることは先の第10図の場合と同様で
あり、対応部分に同一符号で指示している。負荷素子と
しての定電流形FETQL1,QL2のソース／ドレイン間にはク
ランプ素子としてのFET（以下クランプFETと称する）Q
C1,QC2を設けている。このクランプFETQC1,QC2は、ゲー
トを一定の基準電位VGGに接続したFETを定電圧源として
動作させるものである。なお、この場合には、入力INを
差動対の一方の駆動FETQ1のゲートに接続し、他方の駆
動FETQ2のゲートには適当な基準電圧VREFを印加して、
出力OUT,反転出力▲▼を得ているが、入力INの反
転信号を印加するようにしても良い。
ここで、クランプFETQC1,QC2の定電圧形動作により安
定な回路動作を可能とする条件について考察する。この
解析のために、第３図（Ａ）に実施例の差動増幅回路の
部分回路を示しており、ここでは負荷FETをQL、クラン
プFETをQC、駆動FETをＱと指示している。また、第３図
（Ｂ）にクランプFETのトランジスタQCを、第３図
（Ｃ）に負荷FETQLとクランプFETQCの電圧対電流特性図
を示している。
定な回路動作を可能とする条件について考察する。この
解析のために、第３図（Ａ）に実施例の差動増幅回路の
部分回路を示しており、ここでは負荷FETをQL、クラン
プFETをQC、駆動FETをＱと指示している。また、第３図
（Ｂ）にクランプFETのトランジスタQCを、第３図
（Ｃ）に負荷FETQLとクランプFETQCの電圧対電流特性図
を示している。
第３図（Ｃ）において、駆動FETQがONとなり、この差
動側に電気が流れる時について出力OUTと電源VDD間の電
圧差を横軸にとり、縦軸にFETQLおよびQCのソース／ド
レイン間の電流値ILおよびIXを示している。負荷素子と
してのFETQLに流れる電流ILは、そのソースとゲートが
共通に接続しているから、駆動FETQがONとなり出力OUT
の電圧が低下し、電源と出力OUTの電圧差が増加する場
合、図示の定電流特性となる。一方、クランプFETQ
Cは、そのゲートの電圧がVXに固定されているので、ク
ランプFETQCのしきい値Vth以上にゲート／ソース電圧が
上昇する領域で急激に電流が増大し、定電圧特性領域が
生じる。このFETQL,QCの並列回路の電圧／電流特性は両
者を合成した破線に示すようになり、定電圧動作領域が
現れる。そこで、図示したようにこの差動対の電流源の
ICSがQL,QC並列回路の定電圧領域に入っているならば、
出力電圧、すなわち出力ローレベルを電源からVDだけ低
い値にクランプすることができることになる。しかし、
例えばMESFETの場合、ゲート／ソース電圧はゲートのシ
ヨツトキ接合がONする電圧VFでゲート／ソース電圧が制
限され、電流が飽和する。そのため、QL,QC並列回路の
定電圧特性領域はクランプFETQCのシヨツトキのON電圧V
Fより低い側でしか実現できない。したがって、第３図
（Ａ）の回路でクランプFETQCが機能するためには、先
ず、 IL＜ICS …（１） でなければならない。
動側に電気が流れる時について出力OUTと電源VDD間の電
圧差を横軸にとり、縦軸にFETQLおよびQCのソース／ド
レイン間の電流値ILおよびIXを示している。負荷素子と
してのFETQLに流れる電流ILは、そのソースとゲートが
共通に接続しているから、駆動FETQがONとなり出力OUT
の電圧が低下し、電源と出力OUTの電圧差が増加する場
合、図示の定電流特性となる。一方、クランプFETQ
Cは、そのゲートの電圧がVXに固定されているので、ク
ランプFETQCのしきい値Vth以上にゲート／ソース電圧が
上昇する領域で急激に電流が増大し、定電圧特性領域が
生じる。このFETQL,QCの並列回路の電圧／電流特性は両
者を合成した破線に示すようになり、定電圧動作領域が
現れる。そこで、図示したようにこの差動対の電流源の
ICSがQL,QC並列回路の定電圧領域に入っているならば、
出力電圧、すなわち出力ローレベルを電源からVDだけ低
い値にクランプすることができることになる。しかし、
例えばMESFETの場合、ゲート／ソース電圧はゲートのシ
ヨツトキ接合がONする電圧VFでゲート／ソース電圧が制
限され、電流が飽和する。そのため、QL,QC並列回路の
定電圧特性領域はクランプFETQCのシヨツトキのON電圧V
Fより低い側でしか実現できない。したがって、第３図
（Ａ）の回路でクランプFETQCが機能するためには、先
ず、 IL＜ICS …（１） でなければならない。
次に、FETクランプのゲート／ソース電圧が最も高い
条件は、MESFETのゲートのシヨツトキ接合のON電圧VFで
あり、次式（２）が成り立たなければならない。
条件は、MESFETのゲートのシヨツトキ接合のON電圧VFで
あり、次式（２）が成り立たなければならない。
IL×IX（VF）＞ICS …（２） 但し、IX（VF）とFETクランプのMESFETのゲートにシ
ヨツトキ接合のON電圧VFを印加した時にそのソース／ド
レイン間を流れる電流である。
ヨツトキ接合のON電圧VFを印加した時にそのソース／ド
レイン間を流れる電流である。
この条件（１）式，（２）式で、ICSと合成特性曲線
（定電圧領域）の交点で出力レベルをクランプできる。
つまり、差動対の他方が完全に遮断し、この差動対に電
流源のICSが全て流れる時、負荷FETQLの電流ILは一定
で、残りの電流はクランプFETQCを流れるようになり、
特性曲線の定電圧領域との交点のVDというレベルで出力
ローレベルがクランプされる。なお、前記条件（１）
式，（２）式を満たすための調整は、差動増幅回路の回
路定数、例えば３つのFET（駆動FETQ、負荷FETQL、クラ
ンプFETQC）のゲート幅を調整して行なうことができ
る。 次に、第２図には本発明の他の実施例としての差
動増幅回路を示している。これは、第１図と同様な回路
構成において、負荷FETQL1,QL2、クランプFETQC1,QC2、
定電流源FETQCSを同じ特性にして、ゲート幅のみを相違
させた例である。そして、この例では、負荷FETQL1,QL2
のゲート幅をWL、クランプFETQC1,QC2のゲート幅をWC、
定電流源FETQCSのゲート軸をWCSとする時、 WCS＝WL＋WC …（３） の条件にしている。この条件にすることにより、出力ロ
ーレベルをクランプFETQCのゲート電位VGGと同一のレベ
ルにできる。
（定電圧領域）の交点で出力レベルをクランプできる。
つまり、差動対の他方が完全に遮断し、この差動対に電
流源のICSが全て流れる時、負荷FETQLの電流ILは一定
で、残りの電流はクランプFETQCを流れるようになり、
特性曲線の定電圧領域との交点のVDというレベルで出力
ローレベルがクランプされる。なお、前記条件（１）
式，（２）式を満たすための調整は、差動増幅回路の回
路定数、例えば３つのFET（駆動FETQ、負荷FETQL、クラ
ンプFETQC）のゲート幅を調整して行なうことができ
る。 次に、第２図には本発明の他の実施例としての差
動増幅回路を示している。これは、第１図と同様な回路
構成において、負荷FETQL1,QL2、クランプFETQC1,QC2、
定電流源FETQCSを同じ特性にして、ゲート幅のみを相違
させた例である。そして、この例では、負荷FETQL1,QL2
のゲート幅をWL、クランプFETQC1,QC2のゲート幅をWC、
定電流源FETQCSのゲート軸をWCSとする時、 WCS＝WL＋WC …（３） の条件にしている。この条件にすることにより、出力ロ
ーレベルをクランプFETQCのゲート電位VGGと同一のレベ
ルにできる。
以下にこの条件式（３）を第４図の差動増幅回路の記
号を用いて解析する。ただし、駆動FETをQS,QR、負荷FE
Tを共通にQL、クランプFETを共通にQC、高位の電源をV
DD、低位の電源をVEEと表示している。
号を用いて解析する。ただし、駆動FETをQS,QR、負荷FE
Tを共通にQL、クランプFETを共通にQC、高位の電源をV
DD、低位の電源をVEEと表示している。
出力ハイレベル 駆動FETQSまたはQRが完全にOFFすれば、OUTはVDDレベ
ルまで上昇する。したがって、出力ハイレベルはVOH＝V
DDとなる。
ルまで上昇する。したがって、出力ハイレベルはVOH＝V
DDとなる。
出力ローレベル 駆動FETQSまたはQRが完全にOFFし、QCS,QL,QC,が飽和
動作しているものとすると、 IL＝KL・WL・（−VthL）２ ここでQLとQCSは同一特性であるから、次のように書
き換ることができる。
動作しているものとすると、 IL＝KL・WL・（−VthL）２ ここでQLとQCSは同一特性であるから、次のように書
き換ることができる。
IL＝KCS・WL・（−VthCS）２ クランプFETの電流は、 IC＝KC・WC・（WGSC−VthC）２ ＝KC・WC・（VGG−VOL−VthC）２ 電流源FETQCSの電流は、 ICS＝KCS・WCS・（−VthCS）２ となる。
ただし、KL,KCS,KCは各FETのＫ値、VthL,VthC,VthCS
は各FETのしきい値、WL,WC,WCSは各FETのゲート幅とす
る。
は各FETのしきい値、WL,WC,WCSは各FETのゲート幅とす
る。
ICS＝IL＋ICとおき、VOLで解くと、 各トランジスタのVthCS＝VthL＝VthC、WCS−WL＝WCの条
件に設定することにすれば、出力ローレベルVOLは VOL＝VGG …（４） となる。
件に設定することにすれば、出力ローレベルVOLは VOL＝VGG …（４） となる。
即ち、負荷FETQL、クランプFETQC、差動回路の電流源
FETQCSのＫ値、Vthを等しくして、負荷FETQLのゲート幅
WLとクランプFETQCのゲート幅WCSと等しくなるように選
ぶと、クランプFETのゲートに与えた電圧VGGがそのまま
現れることになる。
FETQCSのＫ値、Vthを等しくして、負荷FETQLのゲート幅
WLとクランプFETQCのゲート幅WCSと等しくなるように選
ぶと、クランプFETのゲートに与えた電圧VGGがそのまま
現れることになる。
以上、本発明の実施例の差動増幅回路を示したが、第
１図と第２図の回路を組み合せることによって差動増幅
回路の動作の安定化が可能になる。すなわち、第２図の
差動増幅回路において、駆動FETQ2のゲートの入力信号I
Nの反転信号を第１図のように基準電圧VREFに置き換
え、基準電圧VREFおよびクランプレベル（出力ローレベ
ル）VGG発生回路を設計する際、クランプFETQC1,QC2の
ゲート電位VGGと基準電圧VREFとの温度変動、パラメー
タ変動等による変動δVGG、δVREFが、 δVGG/2＝δVREF になるようにすれば、差動増幅回路のしきい値であるV
REFを常にハイレベルのVDDとローレベルVGGの中央に置
くことができ、ノイズマージンの低下を防止して安定な
動作をさせることが可能になる。
１図と第２図の回路を組み合せることによって差動増幅
回路の動作の安定化が可能になる。すなわち、第２図の
差動増幅回路において、駆動FETQ2のゲートの入力信号I
Nの反転信号を第１図のように基準電圧VREFに置き換
え、基準電圧VREFおよびクランプレベル（出力ローレベ
ル）VGG発生回路を設計する際、クランプFETQC1,QC2の
ゲート電位VGGと基準電圧VREFとの温度変動、パラメー
タ変動等による変動δVGG、δVREFが、 δVGG/2＝δVREF になるようにすれば、差動増幅回路のしきい値であるV
REFを常にハイレベルのVDDとローレベルVGGの中央に置
くことができ、ノイズマージンの低下を防止して安定な
動作をさせることが可能になる。
また、上記実施例の他、従来のCML（カレントモード
ロジック）同様の論理構成が可能であり、２入力IN1,IN
2の場合についてその回路例（NOR回路）を第５図
（Ａ）、（Ｂ）に示してあり、第１図、第２図と対応す
る部分に同一符号または〔′〕付符号で指示している。
さらに、このように駆動FETQ1,Q1′…を並列に配置した
NOR構成の他に、シリーズゲート構成とすることもでき
る。
ロジック）同様の論理構成が可能であり、２入力IN1,IN
2の場合についてその回路例（NOR回路）を第５図
（Ａ）、（Ｂ）に示してあり、第１図、第２図と対応す
る部分に同一符号または〔′〕付符号で指示している。
さらに、このように駆動FETQ1,Q1′…を並列に配置した
NOR構成の他に、シリーズゲート構成とすることもでき
る。
次に本発明の応用例について説明する。
第６図は本発明に係る差動増幅回路を応用して、シリ
コン（Si）基板を用いたECLレベルをGaAsのDCFL（ダイ
レクト・カップルド・FET・ロジック）レベルに変換す
る回路を示す。
コン（Si）基板を用いたECLレベルをGaAsのDCFL（ダイ
レクト・カップルド・FET・ロジック）レベルに変換す
る回路を示す。
GaAsのDCFLにおいては、論理の基準電圧にVSSを用い
ているのでVSSが変動すると内部論理が変わってしま
う。一方、シリコンECLではVSSを論理の基準としていな
いので、VSSが変動しても内部の論理が変ることはな
い。
ているのでVSSが変動すると内部論理が変わってしま
う。一方、シリコンECLではVSSを論理の基準としていな
いので、VSSが変動しても内部の論理が変ることはな
い。
例えば、シリコンECLでは、ハイレベルは−0.5または
−0.8V、ローレベルは−1.8Vであり、一方、GaAsDCFLで
は、VDD＝0,VEE＝−3.6V,VSS＝−2.0Vである。
−0.8V、ローレベルは−1.8Vであり、一方、GaAsDCFLで
は、VDD＝0,VEE＝−3.6V,VSS＝−2.0Vである。
そこで、シリコン集積回路とGaAsのDCFLを接続する場
合、変換回路を設けて、VSSレベルに依存しないシリコ
ン（Si）のECLのローレベルをVSSと一対一に対応するよ
うにして完全なインタフェースを取れるようにすること
が必要となる。その変換回路を本発明に係る差動増幅回
路を応用して実現したのが第６図の回路であり、（Ｉ）
がシリコン（Si）のECLであり、（II）は本発明に係る
差動増幅回路を応用した変換回路である。また、（II
I）がGaAsのDCFL内部回路であり、その一部として負荷
のGaAsFETQLLと駆動FETQDが示されている。P1,P2と指示
するのはSiのECLの出力端子であり、差動入力INとその
反転信号▲▼或いは基準電圧VREFが出力し、変換回
路（II）の入力回路のFETQi1およびQi2のゲートに印加
される。この入力回路はFETQi1およびQi2、レベルシフ
トダイオードSD1およびSD2、電流源のQj1およびQj2から
なり、入力信号はダイオードSD1およびSD2でレベルシフ
トして前記した実施例と同様な差動増幅回路の駆動FETQ
1およびQ2のゲートに加わる。この差動増幅回路のFETク
ランプのQC1およびQC2のゲートの基準電圧にVSS（DCFL
のVSS）を印加している。
合、変換回路を設けて、VSSレベルに依存しないシリコ
ン（Si）のECLのローレベルをVSSと一対一に対応するよ
うにして完全なインタフェースを取れるようにすること
が必要となる。その変換回路を本発明に係る差動増幅回
路を応用して実現したのが第６図の回路であり、（Ｉ）
がシリコン（Si）のECLであり、（II）は本発明に係る
差動増幅回路を応用した変換回路である。また、（II
I）がGaAsのDCFL内部回路であり、その一部として負荷
のGaAsFETQLLと駆動FETQDが示されている。P1,P2と指示
するのはSiのECLの出力端子であり、差動入力INとその
反転信号▲▼或いは基準電圧VREFが出力し、変換回
路（II）の入力回路のFETQi1およびQi2のゲートに印加
される。この入力回路はFETQi1およびQi2、レベルシフ
トダイオードSD1およびSD2、電流源のQj1およびQj2から
なり、入力信号はダイオードSD1およびSD2でレベルシフ
トして前記した実施例と同様な差動増幅回路の駆動FETQ
1およびQ2のゲートに加わる。この差動増幅回路のFETク
ランプのQC1およびQC2のゲートの基準電圧にVSS（DCFL
のVSS）を印加している。
差動増幅回路を通過した信号レベルはハイレベルはV
DDまで上昇する。一方、ローレベルはQC1、QC2のゲート
に加わるVSSと差動増幅回路各FETの回路定数で決るレベ
ルで決定される或るレベルにクランプされて出力する。
そこで、適当に回路定数を決定してやり、出力ローレベ
ルがVSSでクランプされるようにすればシリコン（Si）
のECLレベルでGaAsのDCFLを駆動することができる。そ
の条件として、先に第２図に関して示した上記（３）式
の条件を満たすように、電流源FETのゲート幅（WCS）＝
負荷FETのゲート幅とクランプFETのゲート幅の和（WL＋
WC）とすれば良い。
DDまで上昇する。一方、ローレベルはQC1、QC2のゲート
に加わるVSSと差動増幅回路各FETの回路定数で決るレベ
ルで決定される或るレベルにクランプされて出力する。
そこで、適当に回路定数を決定してやり、出力ローレベ
ルがVSSでクランプされるようにすればシリコン（Si）
のECLレベルでGaAsのDCFLを駆動することができる。そ
の条件として、先に第２図に関して示した上記（３）式
の条件を満たすように、電流源FETのゲート幅（WCS）＝
負荷FETのゲート幅とクランプFETのゲート幅の和（WL＋
WC）とすれば良い。
例えば、WL＋WC−WCS＝10＋10−20、或いは15＋５−2
0等とすれば良い。
0等とすれば良い。
次に、本発明の他の応用例を第７図に示している。こ
れは、シリコン（Si）のECLレベルをGaAsのBFL（バッフ
ァド・FET・ロジック）レベルに変換する回路である。
各部の符号は先の第６図と同じ部分に同一符号を付して
いる。これは、先の第７図のGaAsのDCFLレベルへの変換
回路（II）と同じ回路にレベルシフト回路（IV）（GaAs
のBFL内部回路のレベルシフト回路と同じ回路）を付加
してなる変換（II′）を用いている。ここでは、GaAsの
BFL内部回路の一部として負荷FETQLLL、駆動FETQDDなる
ゲート回路と、その出力レベルを変換するところのFETQ
SS、ダイオードDSS、電流源FETQSTからなるレベルシフ
ト回路を代表的に示している。このように、BFLはDCFL
の出力にレベルシフト回路を付加した点が相違するもの
であり、DCFLでは駆動FETのVthが正（＋）でないと入力
にローレベルを加えた時にスイッチングできないが、BF
Lでは駆動FETのVthが負（−）でもバッファでレベルシ
フトを行なうためスイッチングができる。これはGaAsIC
ではVthが負（−）の方が製造し易いことから有利であ
る。動作上の違いは、DCFLでは駆動FETがONしたら、そ
の出力はVOL＝VSSまで下がる。一方、BFLも駆動FETがON
すると、バッファの前段のレベルがVSSまで下がる。し
かし、駆動FETのしきい値Vthは負（−）だから、そのFE
TをOFFするためには、レベルシフト回路を通して、ロー
レベルを駆動FETのしきい値Vthより負（−）になるよう
にしてOFFさせるようにしている。したがって、第７図
のように変換回路（II）によって、出力ローレベルをV
SSにクランプして出力し、これを（IV）のレベルシフト
回路でBFLの駆動FET（しきい値Vthより負（−））をOFF
するようにローレベルを駆動FETのしきい値Vthより負
（−）になるようにしてOFFさせている。
れは、シリコン（Si）のECLレベルをGaAsのBFL（バッフ
ァド・FET・ロジック）レベルに変換する回路である。
各部の符号は先の第６図と同じ部分に同一符号を付して
いる。これは、先の第７図のGaAsのDCFLレベルへの変換
回路（II）と同じ回路にレベルシフト回路（IV）（GaAs
のBFL内部回路のレベルシフト回路と同じ回路）を付加
してなる変換（II′）を用いている。ここでは、GaAsの
BFL内部回路の一部として負荷FETQLLL、駆動FETQDDなる
ゲート回路と、その出力レベルを変換するところのFETQ
SS、ダイオードDSS、電流源FETQSTからなるレベルシフ
ト回路を代表的に示している。このように、BFLはDCFL
の出力にレベルシフト回路を付加した点が相違するもの
であり、DCFLでは駆動FETのVthが正（＋）でないと入力
にローレベルを加えた時にスイッチングできないが、BF
Lでは駆動FETのVthが負（−）でもバッファでレベルシ
フトを行なうためスイッチングができる。これはGaAsIC
ではVthが負（−）の方が製造し易いことから有利であ
る。動作上の違いは、DCFLでは駆動FETがONしたら、そ
の出力はVOL＝VSSまで下がる。一方、BFLも駆動FETがON
すると、バッファの前段のレベルがVSSまで下がる。し
かし、駆動FETのしきい値Vthは負（−）だから、そのFE
TをOFFするためには、レベルシフト回路を通して、ロー
レベルを駆動FETのしきい値Vthより負（−）になるよう
にしてOFFさせるようにしている。したがって、第７図
のように変換回路（II）によって、出力ローレベルをV
SSにクランプして出力し、これを（IV）のレベルシフト
回路でBFLの駆動FET（しきい値Vthより負（−））をOFF
するようにローレベルを駆動FETのしきい値Vthより負
（−）になるようにしてOFFさせている。
本発明によれば、定電圧形FETにより、従来のダイオ
ードクランプと同様な動作をさせることができる。そし
て、ダイオードクランプ形差動増幅回路で問題となった
温度特性と、AC特性の劣化は下記の理由で改善される。
ードクランプと同様な動作をさせることができる。そし
て、ダイオードクランプ形差動増幅回路で問題となった
温度特性と、AC特性の劣化は下記の理由で改善される。
温度特性 FETレベルクランプを使用したため、ダイオードの温
度特性の影響を受けない。更に、定電流源FETとFETレベ
ルクランプのＩ−Ｖ曲線の温度特性は全く同一であるた
め、クランプレベルの温度特性はキャンセルされる利点
がある。
度特性の影響を受けない。更に、定電流源FETとFETレベ
ルクランプのＩ−Ｖ曲線の温度特性は全く同一であるた
め、クランプレベルの温度特性はキャンセルされる利点
がある。
AC特性 FETのドレイン／ソース間容量、ゲート／ソース間容
量は、ダイオードに比較して非常に小さいためAC特性の
劣化を小さくできる。
量は、ダイオードに比較して非常に小さいためAC特性の
劣化を小さくできる。
第１図は本発明の実施例としての差動増幅回路の基本回
路構成図、 第２図は本発明の他の実施例としての差動増幅回路の構
成図、 第３図（Ａ）〜（Ｃ）は本発明の実施例の差動増幅回路
の動作解析説明図、 第４図は本発明の実施例において、出力ローカルレベル
をVGGにクランプすることの解析に用いた回路図、 第５図（Ａ），（Ｂ）は本発明を従来のCML同様の論理
構成に適用した更に他の実施例としての差動増幅回路の
構成図、 第６図および、第７図はそれぞれ本発明の応用例のシリ
コン（Si）のECLレベルをGaAsのDCFLレベルおよびBFLレ
ベルに変換する回路図、 第８図〜第10図それぞれ従来の差動増幅回路の回路図で
ある。 QL,QL1,QL2……負荷FET QC,QC1,QC2……クランプFET QCS……電流源FET Q,Q1,Q2,Q1′,Q2′,QS,QR……駆動FET VREF……差動回路の基準電圧 VGG……クランプFETのゲート電位 VDD……高位の電源（電圧） VEE……低位の電源（電圧） VSS……論理の基準電圧 D1,D2……クランプダイオード WL,WC,WCS……ゲート幅 IN,▲▼,IN1,IN2,▲▼，▲▼……入力
（信号） OUT,▲▼……出力（信号） IL……QLを流れる電流 IC……QCを流れる電流 VX……クランプFETQCのゲート電位 IX……クランプFETQCを流れる電流 ICS……QCSを流れる電流 VGSC,VGS……QCのゲート／ソース間電圧 VDS……QCのドレイン／ソース間電圧 Qi1,Qi2……入力回路のFET Qj1,Qj2……電流源FET SD1,SD2……レベルシフトダイオード QSS……出力レベルを変換するところのFET DSS……ダイオード QLL,QLLL……負荷FET QSL……電流源FET QD,QDD……駆動FET
路構成図、 第２図は本発明の他の実施例としての差動増幅回路の構
成図、 第３図（Ａ）〜（Ｃ）は本発明の実施例の差動増幅回路
の動作解析説明図、 第４図は本発明の実施例において、出力ローカルレベル
をVGGにクランプすることの解析に用いた回路図、 第５図（Ａ），（Ｂ）は本発明を従来のCML同様の論理
構成に適用した更に他の実施例としての差動増幅回路の
構成図、 第６図および、第７図はそれぞれ本発明の応用例のシリ
コン（Si）のECLレベルをGaAsのDCFLレベルおよびBFLレ
ベルに変換する回路図、 第８図〜第10図それぞれ従来の差動増幅回路の回路図で
ある。 QL,QL1,QL2……負荷FET QC,QC1,QC2……クランプFET QCS……電流源FET Q,Q1,Q2,Q1′,Q2′,QS,QR……駆動FET VREF……差動回路の基準電圧 VGG……クランプFETのゲート電位 VDD……高位の電源（電圧） VEE……低位の電源（電圧） VSS……論理の基準電圧 D1,D2……クランプダイオード WL,WC,WCS……ゲート幅 IN,▲▼,IN1,IN2,▲▼，▲▼……入力
（信号） OUT,▲▼……出力（信号） IL……QLを流れる電流 IC……QCを流れる電流 VX……クランプFETQCのゲート電位 IX……クランプFETQCを流れる電流 ICS……QCSを流れる電流 VGSC,VGS……QCのゲート／ソース間電圧 VDS……QCのドレイン／ソース間電圧 Qi1,Qi2……入力回路のFET Qj1,Qj2……電流源FET SD1,SD2……レベルシフトダイオード QSS……出力レベルを変換するところのFET DSS……ダイオード QLL,QLLL……負荷FET QSL……電流源FET QD,QDD……駆動FET
Claims (1)
- 【請求項１】それぞれのゲートに入力が印加され、ソー
スが共通接続された第1,第２の駆動FETと、 前記第1,第２の駆動FETの共通ソースと低電源間に設け
られた定電流FETと、 前記第１の駆動FETのドレインと高電源間に設けられた
第１の負荷回路と、 前記第２の駆動FETのドレインと高電源間に設けられた
第２の負荷回路と、 前記第1,第２の駆動FETのドレインにそれぞれ接続され
た出力端子とを有し、 前記第１の負荷回路は、ドレインが前記高電源に接続さ
れ、ゲートとソースが短絡されて前記第１の駆動FETの
ドレインに接続された第１の負荷FETと、ドレインが前
記高電源に接続され、ソースが前記第１の駆動FETのド
レインに接続され、ゲートに定電位が印加される第２の
負荷FETとを有し、 前記第２の負荷回路は、ドレインが前記高電源に接続さ
れ、ゲートとソースが短絡されて前記第２の駆動FETの
ドレインに接続された第３の負荷FETと、ドレインが前
記高電源に接続され、ソースが前記第２の駆動FETのド
レインに接続され、ゲートに定電位が印加される第４の
負荷FETとを有し、 前記第1,第２の負荷FETのゲート幅の和および、前記第
3,第４の負荷FETのゲート幅の和が、前記定電流FETのゲ
ート幅と同等で、かつ前記第1,第２の駆動FET,前記定電
流FETおよび前記第１ないし第４の負荷FETはいずれもME
S−FETであることを特徴とする差動増幅回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216755A JP2559032B2 (ja) | 1986-09-13 | 1986-09-13 | 差動増幅回路 |
| KR1019870009533A KR900009192B1 (ko) | 1986-09-13 | 1987-08-31 | 차동회로 |
| EP87402007A EP0263006B1 (en) | 1986-09-13 | 1987-09-08 | Differential circuit |
| DE8787402007T DE3783006T2 (de) | 1986-09-13 | 1987-09-08 | Schaltungsanordnung fuer einen differenzverstaerker. |
| US07/095,847 US4777451A (en) | 1986-09-13 | 1987-09-14 | Differential circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216755A JP2559032B2 (ja) | 1986-09-13 | 1986-09-13 | 差動増幅回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62227218A Division JPS63158904A (ja) | 1987-09-10 | 1987-09-10 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6372207A JPS6372207A (ja) | 1988-04-01 |
| JP2559032B2 true JP2559032B2 (ja) | 1996-11-27 |
Family
ID=16693411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61216755A Expired - Fee Related JP2559032B2 (ja) | 1986-09-13 | 1986-09-13 | 差動増幅回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4777451A (ja) |
| EP (1) | EP0263006B1 (ja) |
| JP (1) | JP2559032B2 (ja) |
| KR (1) | KR900009192B1 (ja) |
| DE (1) | DE3783006T2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4924116A (en) * | 1988-01-19 | 1990-05-08 | Honeywell Inc. | Feedback source coupled FET logic |
| TW307064B (ja) * | 1993-09-08 | 1997-06-01 | Advanced Micro Devices Inc | |
| JPH07142942A (ja) * | 1993-11-18 | 1995-06-02 | Nec Corp | 差動増幅器 |
| US5600322A (en) * | 1994-04-29 | 1997-02-04 | Analog Devices, Inc. | Low-voltage CMOS analog-to-digital converter |
| WO1995030279A1 (en) * | 1994-04-29 | 1995-11-09 | Analog Devices, Inc. | Charge redistribution analog-to-digital converter with system calibration |
| US5600275A (en) * | 1994-04-29 | 1997-02-04 | Analog Devices, Inc. | Low-voltage CMOS comparator with offset cancellation |
| JP3158000B2 (ja) * | 1994-12-26 | 2001-04-23 | 沖電気工業株式会社 | バイアス回路 |
| US5668551A (en) * | 1995-01-18 | 1997-09-16 | Analog Devices, Inc. | Power-up calibration of charge redistribution analog-to-digital converter |
| US5621409A (en) * | 1995-02-15 | 1997-04-15 | Analog Devices, Inc. | Analog-to-digital conversion with multiple charge balance conversions |
| US5703519A (en) * | 1996-01-30 | 1997-12-30 | Analog Devices, Inc. | Drive circuit and method for controlling the cross point levels of a differential CMOS switch drive signal |
| GB2313725B (en) * | 1996-05-31 | 1998-04-08 | Ebrahim Bushehri | A circuit arrangement for a logic gate |
| US6366168B1 (en) * | 2000-03-20 | 2002-04-02 | Marvell International Ltd. | Efficient ground noise and common-mode suppression network |
| JP2005045702A (ja) * | 2003-07-25 | 2005-02-17 | Matsushita Electric Ind Co Ltd | 差動増幅回路および差動増幅回路を搭載したテスト回路 |
| JP5764742B2 (ja) * | 2010-05-17 | 2015-08-19 | パナソニックＩｐマネジメント株式会社 | 接合型電界効果トランジスタ、その製造方法及びアナログ回路 |
| JP5238856B2 (ja) * | 2011-06-23 | 2013-07-17 | ルネサスエレクトロニクス株式会社 | 差動増幅回路及びａ／ｄ変換器 |
| US8369818B2 (en) * | 2011-06-27 | 2013-02-05 | Broadcom Corporation | Low noise amplifier protection using a clamping device |
| CN111208401B (zh) * | 2018-11-22 | 2023-01-31 | 宁波飞芯电子科技有限公司 | 一种钳位光电二极管的测试方法以及装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3508084A (en) * | 1967-10-06 | 1970-04-21 | Texas Instruments Inc | Enhancement-mode mos circuitry |
| US3898477A (en) * | 1974-06-03 | 1975-08-05 | Motorola Inc | Self ratioing input buffer circuit |
| US3970951A (en) * | 1975-11-12 | 1976-07-20 | International Business Machines Corporation | Differential amplifier with constant gain |
| US4393315A (en) * | 1981-05-18 | 1983-07-12 | Sperry Corporation | High-gain stabilized converter |
| JPS59151510A (ja) * | 1983-02-18 | 1984-08-30 | Hitachi Ltd | Ｃ−ｍｏｓ負荷型増幅器 |
| JPS6123403A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 差動増幅回路 |
| EP0237605B1 (de) * | 1986-03-21 | 1989-05-31 | Deutsche ITT Industries GmbH | Differenzverstärker mit N-Kanal-Isolierschicht-Feldeffekttransistoren |
-
1986
- 1986-09-13 JP JP61216755A patent/JP2559032B2/ja not_active Expired - Fee Related
-
1987
- 1987-08-31 KR KR1019870009533A patent/KR900009192B1/ko not_active IP Right Cessation
- 1987-09-08 DE DE8787402007T patent/DE3783006T2/de not_active Expired - Fee Related
- 1987-09-08 EP EP87402007A patent/EP0263006B1/en not_active Expired - Lifetime
- 1987-09-14 US US07/095,847 patent/US4777451A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 電子通信学会総合全国大会講演論文集，２〔２〕（昭６０）直関，沢田Ｐ．２−２６１「ＥＣＬコンパチナルＣＭＯＳ ＳＲＡＭにおける出力インタフェス回路」 |
Also Published As
| Publication number | Publication date |
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| EP0263006A1 (en) | 1988-04-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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