JP2783236B2 - レベル変換回路 - Google Patents
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- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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Description
【０００１】
【発明の属する技術分野】ＣＭＯＳ技術の微細化の進展
にともない、ギガヘルツ帯で動作可能なＣＭＯＳ回路が
実現されつつある。このような高周波信号を低反射で伝
送する手段としては、インピーダンス整合に優れるＥＣ
Ｌインターフェイス回路が従来から使用されている。し
たがって、ＣＭＯＳ回路の高速性を最大限に活用するた
めには、ＣＭＯＳ技術を用いたギガヘルツ動作が可能な
ＥＣＬインターフェイス回路の実現が必須である。本発
明は、外部から受けたＥＣＬレベル信号をＣＭＯＳレベ
ル信号に変換するレベル変換回路に関し、特にＣＭＯＳ
技術を用い、ギガヘルツ帯の高周波信号に対応可能なレ
ベル変換回路に関する。
にともない、ギガヘルツ帯で動作可能なＣＭＯＳ回路が
実現されつつある。このような高周波信号を低反射で伝
送する手段としては、インピーダンス整合に優れるＥＣ
Ｌインターフェイス回路が従来から使用されている。し
たがって、ＣＭＯＳ回路の高速性を最大限に活用するた
めには、ＣＭＯＳ技術を用いたギガヘルツ動作が可能な
ＥＣＬインターフェイス回路の実現が必須である。本発
明は、外部から受けたＥＣＬレベル信号をＣＭＯＳレベ
ル信号に変換するレベル変換回路に関し、特にＣＭＯＳ
技術を用い、ギガヘルツ帯の高周波信号に対応可能なレ
ベル変換回路に関する。
【０００２】
【従来の技術】従来のこの種のレベル変換回路として
は、図６に示すように、ベース電極が入力端子に接続さ
れたＮＰＮバイポーラトランジスタＢ１と、ベース電極
がレファレンス電圧にエミッタ電極がＢ１のエミッタ電
極にそれぞれ接続されたＮＰＮバイポーラトランジスタ
Ｂ２と、Ｂ１のエミッタ電極と低位電源ＶEEとの間に接
続された定電流源ＩEEと、ゲート電極とドレイン電極が
Ｂ１のコレクタ電極にソース電極が高位電源ＶDDにそれ
ぞれ接続されたｐＭＯＳトランジスタＰ３と、ゲート電
極とドレイン電極がＢ２のコレクタ電極にソース電極が
ＶDDにそれぞれ接続されたｐＭＯＳトランジスタＰ４
と、ゲート電極がＰ３のゲート電極にソース電極がＶDD
にそれぞれ接続されたｐＭＯＳトランジスタＰ５と、ゲ
ート電極とドレイン電極がＰ５のドレイン電極にソース
電極がグランドにそれぞれ接続されたｎＭＯＳトランジ
スタＮ６と、ゲート電極がＰ４のゲート電極にソース電
極がＶDDにドレイン電極が出力端子にそれぞれ接続され
たｐＭＯＳトランジスタＰ６と、ゲート電極がＮ６のゲ
ート電極にソース電極がグランドにドレイン電極が出力
端子にそれぞれ接続されたｎＭＯＳトランジスタＮ７と
で構成されるものがある（例えば、特開昭６２−１５９
５１６号公報）。
は、図６に示すように、ベース電極が入力端子に接続さ
れたＮＰＮバイポーラトランジスタＢ１と、ベース電極
がレファレンス電圧にエミッタ電極がＢ１のエミッタ電
極にそれぞれ接続されたＮＰＮバイポーラトランジスタ
Ｂ２と、Ｂ１のエミッタ電極と低位電源ＶEEとの間に接
続された定電流源ＩEEと、ゲート電極とドレイン電極が
Ｂ１のコレクタ電極にソース電極が高位電源ＶDDにそれ
ぞれ接続されたｐＭＯＳトランジスタＰ３と、ゲート電
極とドレイン電極がＢ２のコレクタ電極にソース電極が
ＶDDにそれぞれ接続されたｐＭＯＳトランジスタＰ４
と、ゲート電極がＰ３のゲート電極にソース電極がＶDD
にそれぞれ接続されたｐＭＯＳトランジスタＰ５と、ゲ
ート電極とドレイン電極がＰ５のドレイン電極にソース
電極がグランドにそれぞれ接続されたｎＭＯＳトランジ
スタＮ６と、ゲート電極がＰ４のゲート電極にソース電
極がＶDDにドレイン電極が出力端子にそれぞれ接続され
たｐＭＯＳトランジスタＰ６と、ゲート電極がＮ６のゲ
ート電極にソース電極がグランドにドレイン電極が出力
端子にそれぞれ接続されたｎＭＯＳトランジスタＮ７と
で構成されるものがある（例えば、特開昭６２−１５９
５１６号公報）。
【０００３】図６に示す従来技術は、Ｂ１，Ｂ２，
ＩEE，Ｐ３，およびＰ４で差動増幅回路を構成してい
る。入力端子にハイレベル信号が入力された場合は、Ｂ
１がオンしそのコレクタ電位が低下するので、Ｐ５とＮ
７がオンし出力端子に接続された負荷容量（図示せず）
から電荷を引き抜く。このとき、Ｂ２はオフしそのコレ
クタ電位がＶDD近くまで上昇するので、Ｐ６はオフす
る。一方、入力端子にロウレベル信号が入力された場合
は、Ｂ２がオンしそのコレクタ電位が低下するので、Ｐ
６がオンし出力端子に接続された負荷容量を充電する。
このとき、Ｂ１はオフしそのコレクタ電位がＶDD近くま
で上昇するので、Ｐ５とＮ７はオフする。このように、
Ｐ６とＮ７が入力信号レベルに応じて交互にオン／オフ
するので、出力端子にはＶDDとグランド間をフルスイン
グするＣＭＯＳレベル出力が得られる。
ＩEE，Ｐ３，およびＰ４で差動増幅回路を構成してい
る。入力端子にハイレベル信号が入力された場合は、Ｂ
１がオンしそのコレクタ電位が低下するので、Ｐ５とＮ
７がオンし出力端子に接続された負荷容量（図示せず）
から電荷を引き抜く。このとき、Ｂ２はオフしそのコレ
クタ電位がＶDD近くまで上昇するので、Ｐ６はオフす
る。一方、入力端子にロウレベル信号が入力された場合
は、Ｂ２がオンしそのコレクタ電位が低下するので、Ｐ
６がオンし出力端子に接続された負荷容量を充電する。
このとき、Ｂ１はオフしそのコレクタ電位がＶDD近くま
で上昇するので、Ｐ５とＮ７はオフする。このように、
Ｐ６とＮ７が入力信号レベルに応じて交互にオン／オフ
するので、出力端子にはＶDDとグランド間をフルスイン
グするＣＭＯＳレベル出力が得られる。
【０００４】また、従来の他のレベル変換回路として
は、図７に示すように、ゲート電極が入力端子にドレイ
ン電極がグランドにそれぞれ接続されたｎＭＯＳトラン
ジスタＮ８と、アノード電極がＮ８のソース電極に接続
されたダイオードＤ１と、ゲート電極がグランドにドレ
イン電極がＤ１のカソード電極にソース電極が電源ＶSS
にそれぞれ接続されたｎＭＯＳトランジスタＮ９と、ゲ
ート電極がＤ１のカソード電極にソース電極がグランド
にドレイン電極が出力端子にそれぞれ接続されたｐＭＯ
ＳトランジスタＰ７と、ゲート電極が該入力端子にソー
ス電極がＶSSにドレイン電極が該出力端子に接続された
ｎＭＯＳトランジスタＮ１０とで構成されるものもある
（例えば、特開平３−７４９２７号公報）。
は、図７に示すように、ゲート電極が入力端子にドレイ
ン電極がグランドにそれぞれ接続されたｎＭＯＳトラン
ジスタＮ８と、アノード電極がＮ８のソース電極に接続
されたダイオードＤ１と、ゲート電極がグランドにドレ
イン電極がＤ１のカソード電極にソース電極が電源ＶSS
にそれぞれ接続されたｎＭＯＳトランジスタＮ９と、ゲ
ート電極がＤ１のカソード電極にソース電極がグランド
にドレイン電極が出力端子にそれぞれ接続されたｐＭＯ
ＳトランジスタＰ７と、ゲート電極が該入力端子にソー
ス電極がＶSSにドレイン電極が該出力端子に接続された
ｎＭＯＳトランジスタＮ１０とで構成されるものもある
（例えば、特開平３−７４９２７号公報）。
【０００５】図７に示す従来技術は、Ｎ８，Ｄ１，およ
びＮ９でソースフォロワ回路を構成し、入力端子にハイ
レベル信号が入力された場合は、Ｎ８のソース電極とＤ
１のカソード電極の電位が上昇し、Ｐ７がオフする。こ
のとき、入力端子にゲート電極が接続されたＮ１０がオ
ンするので、出力端子に接続された負荷容量（図示せ
ず）から電荷を引き抜く。一方、入力端子にロウレベル
信号が入力された場合は、Ｎ８のソース電極とＤ１のカ
ソード電極の電位が低下するのでＰ７がオンし、出力端
子に接続された負荷容量を充電する。このとき、入力端
子にゲート電極が接続されたＮ１０はオフする。このよ
うに、Ｐ７とＮ１０が入力信号レベルに応じて交互にオ
ン／オフするので、出力端子にはＶSSとグランド間をフ
ルスイングするＣＭＯＳレベル出力が得られる。
びＮ９でソースフォロワ回路を構成し、入力端子にハイ
レベル信号が入力された場合は、Ｎ８のソース電極とＤ
１のカソード電極の電位が上昇し、Ｐ７がオフする。こ
のとき、入力端子にゲート電極が接続されたＮ１０がオ
ンするので、出力端子に接続された負荷容量（図示せ
ず）から電荷を引き抜く。一方、入力端子にロウレベル
信号が入力された場合は、Ｎ８のソース電極とＤ１のカ
ソード電極の電位が低下するのでＰ７がオンし、出力端
子に接続された負荷容量を充電する。このとき、入力端
子にゲート電極が接続されたＮ１０はオフする。このよ
うに、Ｐ７とＮ１０が入力信号レベルに応じて交互にオ
ン／オフするので、出力端子にはＶSSとグランド間をフ
ルスイングするＣＭＯＳレベル出力が得られる。
【０００６】
【発明が解決しようとする課題】上述の図６に示す従来
技術は、差動増幅回路を構成する差動対トランジスタと
してバイポーラトランジスタ（Ｂ１とＢ２）を使用して
いるため、ＣＭＯＳ技術では実現できない欠点がある。
さらに、２種類の電源電圧（ＶDDとＶEE）を印加しなけ
ればならない欠点もある。一方、上述の図７に示す従来
技術は、ＣＭＯＳ技術で実現でき、単一の電源電圧（Ｖ
SS）で動作可能であるが、ＥＣＬのレファレンス電圧を
使用しないシングルエンド入力方式なので、論理スレシ
ョルド電圧や出力波形のデューティ比が、ＭＯＳトラン
ジスタの製造バラツキ（ＶT 変動）に影響されやすいと
いう欠点がある。
技術は、差動増幅回路を構成する差動対トランジスタと
してバイポーラトランジスタ（Ｂ１とＢ２）を使用して
いるため、ＣＭＯＳ技術では実現できない欠点がある。
さらに、２種類の電源電圧（ＶDDとＶEE）を印加しなけ
ればならない欠点もある。一方、上述の図７に示す従来
技術は、ＣＭＯＳ技術で実現でき、単一の電源電圧（Ｖ
SS）で動作可能であるが、ＥＣＬのレファレンス電圧を
使用しないシングルエンド入力方式なので、論理スレシ
ョルド電圧や出力波形のデューティ比が、ＭＯＳトラン
ジスタの製造バラツキ（ＶT 変動）に影響されやすいと
いう欠点がある。
【０００７】
【課題を解決するための手段】本発明のレベル変換回路
は、第１のｎＭＯＳトランジスタＮ１と、Ｎ１と相互に
ソース電極を接続した第２のｎＭＯＳトランジスタＮ２
と、Ｎ１のソース電極と電源ＶSSとの間に接続した定電
流源ＩSSと、Ｎ１のドレイン電極とグランドとの間に接
続した第１の抵抗Ｒ１と、Ｎ２のドレイン電極とグラン
ドとの間に接続した第２の抵抗Ｒ２と、ゲート電極をＮ
２のドレイン電極にソース電極をグランドにそれぞれ接
続した第１のｐＭＯＳトランジスタＰ１と、Ｐ１のドレ
イン電極とＶSSとの間に接続した第３の抵抗Ｒ３と、ゲ
ート電極をＮ１のドレイン電極にソース電極をグランド
にそれぞれ接続した第２のｐＭＯＳトランジスタＰ２
と、ゲート電極をＰ１のドレイン電極にドレイン電極を
Ｐ２のドレイン電極にソース電極をＶSSにそれぞれ接続
した第３のｎＭＯＳトランジスタＮ３とを備え、Ｎ１の
ゲート電極を第１の入力端子に、Ｎ２のゲート電極を第
２の入力端子に、Ｎ３のドレイン電極を出力端子として
いる。
は、第１のｎＭＯＳトランジスタＮ１と、Ｎ１と相互に
ソース電極を接続した第２のｎＭＯＳトランジスタＮ２
と、Ｎ１のソース電極と電源ＶSSとの間に接続した定電
流源ＩSSと、Ｎ１のドレイン電極とグランドとの間に接
続した第１の抵抗Ｒ１と、Ｎ２のドレイン電極とグラン
ドとの間に接続した第２の抵抗Ｒ２と、ゲート電極をＮ
２のドレイン電極にソース電極をグランドにそれぞれ接
続した第１のｐＭＯＳトランジスタＰ１と、Ｐ１のドレ
イン電極とＶSSとの間に接続した第３の抵抗Ｒ３と、ゲ
ート電極をＮ１のドレイン電極にソース電極をグランド
にそれぞれ接続した第２のｐＭＯＳトランジスタＰ２
と、ゲート電極をＰ１のドレイン電極にドレイン電極を
Ｐ２のドレイン電極にソース電極をＶSSにそれぞれ接続
した第３のｎＭＯＳトランジスタＮ３とを備え、Ｎ１の
ゲート電極を第１の入力端子に、Ｎ２のゲート電極を第
２の入力端子に、Ｎ３のドレイン電極を出力端子として
いる。
【０００８】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１は、本発明の一実施例の回路図であ
る。第１の入力端子と第２の入力端子に印加されたＥＣ
Ｌレベルの差動信号（通常、ハイレベルが−０．９Ｖ、
ロウレベルが−１．７Ｖ）は、Ｎ１，Ｎ２，Ｒ１，Ｒ
２，およびＩSSとで構成される差動増幅回路により増幅
される。第１の入力端子に対する差動増幅回路の反転出
力はＰ２のゲート電極に接続され、第１の入力端子がハ
イレベルのときはＰ２をオンし、ロウレベルのときはＰ
２をオフする。一方、第１の入力端子に対する差動増幅
回路の非反転出力はＰ１のゲート電極に接続され、第１
の入力端子がハイレベルのときはＰ１とＮ３をオフし、
ロウレベルのときはＰ１とＮ３をオンする。このよう
に、差動増幅回路のコンプリメンタリ出力を用いＰ２と
Ｎ３を交互にオン／オフさせることで、ＶT 変動耐性が
強く高速性に優れたＥＣＬからＣＭＯＳのレベル変換が
実現できる。
て説明する。図１は、本発明の一実施例の回路図であ
る。第１の入力端子と第２の入力端子に印加されたＥＣ
Ｌレベルの差動信号（通常、ハイレベルが−０．９Ｖ、
ロウレベルが−１．７Ｖ）は、Ｎ１，Ｎ２，Ｒ１，Ｒ
２，およびＩSSとで構成される差動増幅回路により増幅
される。第１の入力端子に対する差動増幅回路の反転出
力はＰ２のゲート電極に接続され、第１の入力端子がハ
イレベルのときはＰ２をオンし、ロウレベルのときはＰ
２をオフする。一方、第１の入力端子に対する差動増幅
回路の非反転出力はＰ１のゲート電極に接続され、第１
の入力端子がハイレベルのときはＰ１とＮ３をオフし、
ロウレベルのときはＰ１とＮ３をオンする。このよう
に、差動増幅回路のコンプリメンタリ出力を用いＰ２と
Ｎ３を交互にオン／オフさせることで、ＶT 変動耐性が
強く高速性に優れたＥＣＬからＣＭＯＳのレベル変換が
実現できる。
【０００９】図２は、本発明の第２の実施例を示す回路
図で、Ｎ４は第４のｎＭＯＳトランジスタ、Ｎ５は第５
のｎＭＯＳトランジスタ、Ｒ４は第４の抵抗である。Ｎ
４，Ｎ５，Ｒ４が差動増幅回路の定電流源ＩSSを構成す
る。この定電流源は、Ｎ５のゲート電極とドレイン電極
を短絡し、これらをＮ４のゲート電極に接続したカレン
トミラー回路を形成するので、ｎＭＯＳトランジスタの
ＶT が変動しても、電流値があまり変動しないという利
点がある。また、Ｒ４を差動増幅回路の負荷抵抗Ｒ１，
Ｒ２と同一のプロセスで形成すれば、抵抗値の変動に対
して出力振幅がほぼ一定に保たれるという利点もある。
例えば、出来上がり抵抗値が設計抵抗値と比べて増大し
た場合は、Ｒ４とＲ５に流れる電流は減少するが、Ｒ１
とＲ２の抵抗値の増大と相殺し出力振幅はあまり変化し
ない。一方、出来上がり抵抗値が設計抵抗値と比べて減
少した場合も、同様の理由で出力振幅はあまり変化しな
い。
図で、Ｎ４は第４のｎＭＯＳトランジスタ、Ｎ５は第５
のｎＭＯＳトランジスタ、Ｒ４は第４の抵抗である。Ｎ
４，Ｎ５，Ｒ４が差動増幅回路の定電流源ＩSSを構成す
る。この定電流源は、Ｎ５のゲート電極とドレイン電極
を短絡し、これらをＮ４のゲート電極に接続したカレン
トミラー回路を形成するので、ｎＭＯＳトランジスタの
ＶT が変動しても、電流値があまり変動しないという利
点がある。また、Ｒ４を差動増幅回路の負荷抵抗Ｒ１，
Ｒ２と同一のプロセスで形成すれば、抵抗値の変動に対
して出力振幅がほぼ一定に保たれるという利点もある。
例えば、出来上がり抵抗値が設計抵抗値と比べて増大し
た場合は、Ｒ４とＲ５に流れる電流は減少するが、Ｒ１
とＲ２の抵抗値の増大と相殺し出力振幅はあまり変化し
ない。一方、出来上がり抵抗値が設計抵抗値と比べて減
少した場合も、同様の理由で出力振幅はあまり変化しな
い。
【００１０】図３は、本発明の第３の実施例を示す回路
図で、Ｒ５は第１の入力端子とＥＣＬの終端電圧ＶTTと
の間に接続した第５の抵抗、Ｒ６は第２の入力端子とＶ
TTとの間に接続した第６の抵抗である。Ｒ５とＲ６の抵
抗値を、チップ間を接続する伝送線路の特性インピーダ
ンス（通常は５０Ω）と一致させれば、インピーダンス
不整合に起因する反射を抑制でき、良好な信号伝送が可
能となる。ＶSSとしてＶTTを採用すれば、ＥＣＬインタ
ーフェイスで使用されているＶTT（通常は−２Ｖ）以外
の新たな電源電圧を導入することなく、ＥＣＬからＭＯ
Ｓへの高速レベル変換が可能になるという利点もある。
図で、Ｒ５は第１の入力端子とＥＣＬの終端電圧ＶTTと
の間に接続した第５の抵抗、Ｒ６は第２の入力端子とＶ
TTとの間に接続した第６の抵抗である。Ｒ５とＲ６の抵
抗値を、チップ間を接続する伝送線路の特性インピーダ
ンス（通常は５０Ω）と一致させれば、インピーダンス
不整合に起因する反射を抑制でき、良好な信号伝送が可
能となる。ＶSSとしてＶTTを採用すれば、ＥＣＬインタ
ーフェイスで使用されているＶTT（通常は−２Ｖ）以外
の新たな電源電圧を導入することなく、ＥＣＬからＭＯ
Ｓへの高速レベル変換が可能になるという利点もある。
【００１１】図４と図５は、それぞれ本発明の第４と第
５の実施例を示す回路図である。図４では、第２の入力
端子をＥＣＬインターフェイスのレファレンス電圧に接
続し、第１の入力端子をシングルエンド入力とした非反
転型のレベル変換回路を構成する。図５では、第１の入
力端子をレファレンス電圧に接続し、第２の入力端子を
シングルエンド入力とした反転型のレベル変換回路を構
成する。これらの実施例では、差動入力型と比べて高速
性や製造バラツキ耐性が劣るものの、信号ピンを削減で
きる利点がある。
５の実施例を示す回路図である。図４では、第２の入力
端子をＥＣＬインターフェイスのレファレンス電圧に接
続し、第１の入力端子をシングルエンド入力とした非反
転型のレベル変換回路を構成する。図５では、第１の入
力端子をレファレンス電圧に接続し、第２の入力端子を
シングルエンド入力とした反転型のレベル変換回路を構
成する。これらの実施例では、差動入力型と比べて高速
性や製造バラツキ耐性が劣るものの、信号ピンを削減で
きる利点がある。
【００１２】
【発明の効果】以上説明したように本発明は、第１のｎ
ＭＯＳトランジスタＮ１と、Ｎ１と相互にソース電極を
接続した第２のｎＭＯＳトランジスタＮ２と、Ｎ１のソ
ース電極と電源ＶSSとの間に接続した定電流源ＩSSと、
Ｎ１のドレイン電極とグランドとの間に接続した第１の
抵抗Ｒ１と、Ｎ２のドレイン電極とグランドとの間に接
続した第２の抵抗Ｒ２と、ゲート電極をＮ２のドレイン
電極にソース電極をグランドにそれぞれ接続した第１の
ｐＭＯＳトランジスタＰ１と、Ｐ１のドレイン電極とＶ
SSとの間に接続した第３の抵抗Ｒ３と、ゲート電極をＮ
１のドレイン電極にソース電極をグランドにそれぞれ接
続した第２のｐＭＯＳトランジスタＰ２と、ゲート電極
をＰ１のドレイン電極にドレイン電極をＰ２のドレイン
電極にソース電極をＶSSにそれぞれ接続した第３のｎＭ
ＯＳトランジスタＮ３とを備え、Ｎ１のゲート電極を第
１の入力端子に、Ｎ２のゲート電極を第２の入力端子
に、Ｎ３のドレイン電極を出力端子としたので、ＣＭＯ
Ｓ技術で実現でき、ＶT 変動耐性に優れ、単一電源で高
速動作が可能なＥＣＬインターフェイス回路を提供でき
るという結果を有する。
ＭＯＳトランジスタＮ１と、Ｎ１と相互にソース電極を
接続した第２のｎＭＯＳトランジスタＮ２と、Ｎ１のソ
ース電極と電源ＶSSとの間に接続した定電流源ＩSSと、
Ｎ１のドレイン電極とグランドとの間に接続した第１の
抵抗Ｒ１と、Ｎ２のドレイン電極とグランドとの間に接
続した第２の抵抗Ｒ２と、ゲート電極をＮ２のドレイン
電極にソース電極をグランドにそれぞれ接続した第１の
ｐＭＯＳトランジスタＰ１と、Ｐ１のドレイン電極とＶ
SSとの間に接続した第３の抵抗Ｒ３と、ゲート電極をＮ
１のドレイン電極にソース電極をグランドにそれぞれ接
続した第２のｐＭＯＳトランジスタＰ２と、ゲート電極
をＰ１のドレイン電極にドレイン電極をＰ２のドレイン
電極にソース電極をＶSSにそれぞれ接続した第３のｎＭ
ＯＳトランジスタＮ３とを備え、Ｎ１のゲート電極を第
１の入力端子に、Ｎ２のゲート電極を第２の入力端子
に、Ｎ３のドレイン電極を出力端子としたので、ＣＭＯ
Ｓ技術で実現でき、ＶT 変動耐性に優れ、単一電源で高
速動作が可能なＥＣＬインターフェイス回路を提供でき
るという結果を有する。
【図１】本発明の一実施例の回路図
【図２】本発明の第２の実施例を示す回路図
【図３】本発明の第３の実施例を示す回路図
【図４】本発明の第４の実施例を示す回路図
【図５】本発明の第５の実施例を示す回路図
【図６】第１の従来技術を示す回路図
【図７】第２の従来技術を示す回路図
【符号の説明】 Ｎ１〜Ｎ１０ ｎＭＯＳトランジスタ Ｐ１〜Ｐ７ ｐＭＯＳトランジスタ Ｂ１，Ｂ２ ＮＰＮバイポーラトランジスタ Ｒ１〜Ｒ６ 抵抗 ＩSS，ＩEE 定電流源 ＶSS，ＶDD，ＶEE 電源 ＶTT ＥＣＬの終端電圧
Claims (4)
- 【請求項１】 第１のｎＭＯＳトランジスタと、前記第
１のｎＭＯＳトランジスタと相互にソース電極を接続し
た第２のｎＭＯＳトランジスタと、前記第１のｎＭＯＳ
トランジスタのソース電極と電源との間に接続した定電
流源と、前記第１のｎＭＯＳトランジスタのドレイン電
極とグランドとの間に接続した第１の抵抗と、前記第２
のｎＭＯＳトランジスタのドレイン電極とグランドとの
間に接続した第２の抵抗と、ゲート電極を前記第２のｎ
ＭＯＳトランジスタのドレイン電極にソース電極をグラ
ンドにそれぞれ接続した第１のｐＭＯＳトランジスタ
と、前記第１のｐＭＯＳトランジスタのドレイン電極と
前記電源との間に接続した第３の抵抗と、ゲート電極を
前記第１のｎＭＯＳトランジスタのドレイン電極にソー
ス電極をグランドにそれぞれ接続した第２のｐＭＯＳト
ランジスタと、ゲート電極を前記第１のｐＭＯＳトラン
ジスタのドレイン電極にドレイン電極を前記第２のｐＭ
ＯＳトランジスタのドレイン電極にソース電極を前記電
源にそれぞれ接続した第３のｎＭＯＳトランジスタとで
構成され、前記第１のｎＭＯＳトランジスタのゲート電
極を第１の入力端子に、前記第２のｎＭＯＳトランジス
タのゲート電極を第２の入力端子に、前記第３のｎＭＯ
Ｓトランジスタのドレイン電極を出力端子としたことを
特徴とするレベル変換回路。 - 【請求項２】 前記定電流源は、ドレイン電極を前記第
１のｎＭＯＳトランジスタのソース電極にソース電極を
前記電源にそれぞれ接続した第４のｎＭＯＳトランジス
タと、ドレイン電極とゲート電極を前記第４のｎＭＯＳ
トランジスタのゲート電極にソース電極を前記電源にそ
れぞれ接続した第５のｎＭＯＳトランジスタと、前記第
５のｎＭＯＳトランジスタのドレイン電極とグランドと
の間に接続した第４の抵抗を含んで構成されることを特
徴とする請求項１記載のレベル変換回路。 - 【請求項３】 前記第１の入力端子と終端電圧端との間
に接続した第５の抵抗と、前記第２の入力端子と前記終
端電圧端との間に接続した第６の抵抗とを更に備えたこ
とを特徴とする請求項１記載のレベル変換回路。 - 【請求項４】 前記第１の入力端子または第２の入力端
子をレファレンス電圧に接続し、シングルエンド入力と
したことを特徴とする請求項１記載のレベル変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8015007A JP2783236B2 (ja) | 1996-01-31 | 1996-01-31 | レベル変換回路 |
| EP97101365A EP0788234A3 (en) | 1996-01-31 | 1997-01-29 | ECL to MOS level conversion circuit using CMOS technologies |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8015007A JP2783236B2 (ja) | 1996-01-31 | 1996-01-31 | レベル変換回路 |
Publications (2)
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|---|---|
| JPH09214318A JPH09214318A (ja) | 1997-08-15 |
| JP2783236B2 true JP2783236B2 (ja) | 1998-08-06 |
Family
ID=11876843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8015007A Expired - Fee Related JP2783236B2 (ja) | 1996-01-31 | 1996-01-31 | レベル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0788234A3 (ja) |
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Family Cites Families (8)
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|---|---|---|---|---|
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1996
- 1996-01-31 JP JP8015007A patent/JP2783236B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-29 EP EP97101365A patent/EP0788234A3/en not_active Withdrawn
Also Published As
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|---|---|
| EP0788234A2 (en) | 1997-08-06 |
| EP0788234A3 (en) | 1997-12-17 |
| JPH09214318A (ja) | 1997-08-15 |
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