JP2763794B2 - 信号レベル変換回路 - Google Patents
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- 239000000758 substrate Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 13
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- 239000004065 semiconductor Substances 0.000 description 2
- 238000011982 device technology Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、バイポーラ回路と相補型MOSトランジスタ
（以下、CMOSという）回路とを同一基板上に集積化し
た、いわゆるBiCMOSデバイスにおける信号レベル変換回
路に関するものである。
（以下、CMOSという）回路とを同一基板上に集積化し
た、いわゆるBiCMOSデバイスにおける信号レベル変換回
路に関するものである。
（従来の技術） 従来、BiCMOSデバイス技術を利用し、消費電力が大き
いが、動作速度の速いエミッタ結合ロジック（emmitter
coupled logic:以下、ECLという）回路と、比較的動作
速度が遅いが、低消費電力であるCMOS回路とを組合せ
て、高速で低消費電力特性を有する半導体集積回路が種
々提案されている。このCMOS回路及びECL回路の一構成
例を第２図及び第３図に示す。
いが、動作速度の速いエミッタ結合ロジック（emmitter
coupled logic:以下、ECLという）回路と、比較的動作
速度が遅いが、低消費電力であるCMOS回路とを組合せ
て、高速で低消費電力特性を有する半導体集積回路が種
々提案されている。このCMOS回路及びECL回路の一構成
例を第２図及び第３図に示す。
第２図は、従来のCMOS回路の一構成例を示す回路図で
ある。
ある。
このCMOS回路は、Ｐチャネル型MOSトランジスタ（以
下、PMOSという）１とＮチャネル型MOSトランジスタ
（以下、NMOSという）２を有し、そのPMOS1とNMOS2が、
電源電位VDD（例えば、5V）と接地電位GND（＝0V）との
間に直列接続されている。このCMOS回路では、例えば0V
から5Vまで変化する入力電圧VI1が入力されると、その
入力電圧VI1がPMOS1及びNMOS2で反転されて、5Vから0V
に変化する出力電圧VO1が出力される。
下、PMOSという）１とＮチャネル型MOSトランジスタ
（以下、NMOSという）２を有し、そのPMOS1とNMOS2が、
電源電位VDD（例えば、5V）と接地電位GND（＝0V）との
間に直列接続されている。このCMOS回路では、例えば0V
から5Vまで変化する入力電圧VI1が入力されると、その
入力電圧VI1がPMOS1及びNMOS2で反転されて、5Vから0V
に変化する出力電圧VO1が出力される。
第３図は、従来のECL回路の一構成例を示す回路図で
ある。
ある。
このECL回路は、差動増幅回路10を有し、その差動増
幅回路10の出力側に、出力トランジスタ20及び抵抗素子
21が接続されている。差動増幅回路10は、一対の入力ト
ランジスタ11,12、抵抗素子13,14及び電流源15を有し、
それらが接地電位GNDと電源電位VEE（例えば、−5V）の
間に接続されている。
幅回路10の出力側に、出力トランジスタ20及び抵抗素子
21が接続されている。差動増幅回路10は、一対の入力ト
ランジスタ11,12、抵抗素子13,14及び電流源15を有し、
それらが接地電位GNDと電源電位VEE（例えば、−5V）の
間に接続されている。
このECL回路では、例えば−0.9V〜−1.7Vまで変化す
る入力電圧VI2が入力トランジスタ11のベースに入力さ
れると、その入力電圧VI2が入力トランジスタ11,12によ
って基準電圧VRと比較され、その両電圧の大小関係に応
じて入力トランジスタ11と12が相補的にオン，オフ動作
する。すると、出力トランジスタ20がオン状態又はオフ
状態となり、その出力トランジスタ20のエミッタから、
例えば−0.9V〜−1.7Vに変化する出力電圧VO2が出力さ
れる。
る入力電圧VI2が入力トランジスタ11のベースに入力さ
れると、その入力電圧VI2が入力トランジスタ11,12によ
って基準電圧VRと比較され、その両電圧の大小関係に応
じて入力トランジスタ11と12が相補的にオン，オフ動作
する。すると、出力トランジスタ20がオン状態又はオフ
状態となり、その出力トランジスタ20のエミッタから、
例えば−0.9V〜−1.7Vに変化する出力電圧VO2が出力さ
れる。
以上のように、第２図に示すCMOS回路では、接地電位
GNDレベルから電源電位VDDレベルまでの大きな論理振幅
を必要とするが、第３図に示すECL回路では、−0.9V〜
−1.7V程度の小さな論理振幅で動作する。そのため、同
一基板上にCMOS回路とECL回路を混載したBiCMOSデバイ
スにおいては、そのCMOS回路とECL回路との接続に、CMO
SレベルからECLレベル、及びECLレベルからCMOSレベル
への変換を行うための信号レベル変換回路が必要とな
る。従来の信号レベル変換回路の一構成例を第４図に示
す。
GNDレベルから電源電位VDDレベルまでの大きな論理振幅
を必要とするが、第３図に示すECL回路では、−0.9V〜
−1.7V程度の小さな論理振幅で動作する。そのため、同
一基板上にCMOS回路とECL回路を混載したBiCMOSデバイ
スにおいては、そのCMOS回路とECL回路との接続に、CMO
SレベルからECLレベル、及びECLレベルからCMOSレベル
への変換を行うための信号レベル変換回路が必要とな
る。従来の信号レベル変換回路の一構成例を第４図に示
す。
この信号レベル変換回路は、CMOS回路30から出力され
るCMOSレベルの電位を、ECLレベルので電位に変換する
回路である。CMOS回路30の最終段には、PMOS31a及びNMO
S31bからなるCMOSインバータ31が設けられ、その出力側
に信号レベル変換回路が接続されている。
るCMOSレベルの電位を、ECLレベルので電位に変換する
回路である。CMOS回路30の最終段には、PMOS31a及びNMO
S31bからなるCMOSインバータ31が設けられ、その出力側
に信号レベル変換回路が接続されている。
信号レベル変換回路は、NPN型トランジスタ40及び抵
抗素子41,42からなるレベルシフト用の入力段を有し、
その入力段の出力側に、差動増幅部が接続されている。
差動増幅部は、一対のNPN型トランジスタ43,44、抵抗素
子45,46、及び定電流源47で構成され、その出力側に、N
PN型出力トランジスタ48及び抵抗素子49からなる出力段
が接続されている。
抗素子41,42からなるレベルシフト用の入力段を有し、
その入力段の出力側に、差動増幅部が接続されている。
差動増幅部は、一対のNPN型トランジスタ43,44、抵抗素
子45,46、及び定電流源47で構成され、その出力側に、N
PN型出力トランジスタ48及び抵抗素子49からなる出力段
が接続されている。
この信号レベル変換回路では、CMOS回路30から出力さ
れるCMOSレベルの電位を、トランジスタ40によってシフ
トし、そのシフトした電位と、基準電圧VRとを、トラン
ジスタ43,44により比較し、その差を増幅する。増幅さ
れた電位は、出力トランジスタ48を介して、例えば、第
３図のECL回路へ送られる。
れるCMOSレベルの電位を、トランジスタ40によってシフ
トし、そのシフトした電位と、基準電圧VRとを、トラン
ジスタ43,44により比較し、その差を増幅する。増幅さ
れた電位は、出力トランジスタ48を介して、例えば、第
３図のECL回路へ送られる。
（発明が解決しようとする課題） しかしながら、上記構成の信号レベル変換回路では、
素子数が多く、回路構成が複雑なため、その形成面積が
大きくなるという問題があり、少ない素子数で、回路構
成が簡単で、かつ形成面積の小さい、的確な信号レベル
変換回路を得ることは困難であった。
素子数が多く、回路構成が複雑なため、その形成面積が
大きくなるという問題があり、少ない素子数で、回路構
成が簡単で、かつ形成面積の小さい、的確な信号レベル
変換回路を得ることは困難であった。
本発明は前記従来技術が持っていた課題として、素子
数が多く、回路構成が複雑で、形成面積が大きいという
点について解決した信号レベル変換回路を提供するもの
である。
数が多く、回路構成が複雑で、形成面積が大きいという
点について解決した信号レベル変換回路を提供するもの
である。
（課題を解決するための手段） 本発明は前記課題を解決するために、同一基板上に形
成されたCMOS回路と、ECL回路との接続部に形成され、
論理レベルをCMOSレベルからECLレベルへ変換する信号
レベル変換回路において、この信号レベル変換回路を少
なくとも、次のように構成したものである。即ち、ソー
スまたはドレインが第１の電源電位、ゲートがCMOS回路
の出力側にそれぞれ接続されたPMOSと、ドレインまたは
ソースが前記第１の電源電位に、ゲートが前記CMOS回路
の出力側にそれぞれ接続されたNMOSと、前記PMOSのドレ
インまたはソースと前記NMOSのソースまたはドレインと
に共通接続されたベースを有し、コレクタまたはエミッ
タが前記第１の電源電位に、エミッタまたはコレクタが
出力端子及び抵抗素子を介して第２の電源電位にそれぞ
れ接続された出力トランジスタとを備え、前記出力端子
上の低レベル電位を、前記NMOSのオン状態におけるゲー
トとソースまたはドレインとの間の電位により設定する
回路構成にしたものである。
成されたCMOS回路と、ECL回路との接続部に形成され、
論理レベルをCMOSレベルからECLレベルへ変換する信号
レベル変換回路において、この信号レベル変換回路を少
なくとも、次のように構成したものである。即ち、ソー
スまたはドレインが第１の電源電位、ゲートがCMOS回路
の出力側にそれぞれ接続されたPMOSと、ドレインまたは
ソースが前記第１の電源電位に、ゲートが前記CMOS回路
の出力側にそれぞれ接続されたNMOSと、前記PMOSのドレ
インまたはソースと前記NMOSのソースまたはドレインと
に共通接続されたベースを有し、コレクタまたはエミッ
タが前記第１の電源電位に、エミッタまたはコレクタが
出力端子及び抵抗素子を介して第２の電源電位にそれぞ
れ接続された出力トランジスタとを備え、前記出力端子
上の低レベル電位を、前記NMOSのオン状態におけるゲー
トとソースまたはドレインとの間の電位により設定する
回路構成にしたものである。
（作用） 本発明によれば、以上のように信号レベル変換回路を
構成したので、CMOS回路の出力側の電位が低レベルから
高レベルに変化した場合、NMOSのソースまたはドレイン
側の出力トランジスタのベース電位が、そのNMOSのゲー
トの最高電位よりもそのNMOSの閾値電圧分だけ降下する
ため、出力トランジスタを介して出力端子がECLレベル
の電位を出力する。これにより、簡単な回路構成で、CM
OSレベルからECLレベルへの信号レベルの変換が的確に
行える。従って、前記課題を解決できるのである。
構成したので、CMOS回路の出力側の電位が低レベルから
高レベルに変化した場合、NMOSのソースまたはドレイン
側の出力トランジスタのベース電位が、そのNMOSのゲー
トの最高電位よりもそのNMOSの閾値電圧分だけ降下する
ため、出力トランジスタを介して出力端子がECLレベル
の電位を出力する。これにより、簡単な回路構成で、CM
OSレベルからECLレベルへの信号レベルの変換が的確に
行える。従って、前記課題を解決できるのである。
（実施例） 第５図は、本発明の第１の実施例を示す原理説明図、
及び第６図は第５図の動作波形図であり、これらの図を
参照しつつ本実施例の原理を説明する。
及び第６図は第５図の動作波形図であり、これらの図を
参照しつつ本実施例の原理を説明する。
本実施例の信号レベル変換回路は、NMOSを用い、その
NMOSを高電源電位に接続することにより、ECLレベルの
電位を発生するものである。
NMOSを高電源電位に接続することにより、ECLレベルの
電位を発生するものである。
即ち、第５図に示すように、NMOS50のドレインを接地
電位GND（＝0V）に接続し、ソースを抵抗素子51を介し
て電源電位VEE（例えば、−5V）に接続する。この様な
回路において、NMOS50のゲート電位VGを低レベルから高
レベルに変動させた場合、ソース電位VSは、第６図に示
すような電位を示し、ゲート電位VGが接地電位GNDにな
っても、ソース電位VSはその接地電位GNDより一定の電
圧（NMOS50の閾値電圧）分降下する特性を示す。そこで
本実施例では、この電圧降下分を利用してECLレベルを
発生させるものである。その具体的な回路構成例を第１
図に示す。
電位GND（＝0V）に接続し、ソースを抵抗素子51を介し
て電源電位VEE（例えば、−5V）に接続する。この様な
回路において、NMOS50のゲート電位VGを低レベルから高
レベルに変動させた場合、ソース電位VSは、第６図に示
すような電位を示し、ゲート電位VGが接地電位GNDにな
っても、ソース電位VSはその接地電位GNDより一定の電
圧（NMOS50の閾値電圧）分降下する特性を示す。そこで
本実施例では、この電圧降下分を利用してECLレベルを
発生させるものである。その具体的な回路構成例を第１
図に示す。
第１図は、本発明の第１の実施例を示す信号レベル変
換回路の回路図である。
換回路の回路図である。
この信号レベル変換回路は、CMOS回路60の出力側のMO
Sレベル入力端子62と、図示しないECL回路が接続される
ECLレベル出力端子74との間に設けられる回路である。
Sレベル入力端子62と、図示しないECL回路が接続される
ECLレベル出力端子74との間に設けられる回路である。
CMOS回路60は、その内部の最終段がCMOSインバータ61
で構成されている。CMOSインバータ61は、PMOS61aとNMO
S61bが、第１の電源電位である接地電位GND（＝0V）
と、第２の電源電位である電源電位VEE（例えば、−5
V）との間に接続されている。
で構成されている。CMOSインバータ61は、PMOS61aとNMO
S61bが、第１の電源電位である接地電位GND（＝0V）
と、第２の電源電位である電源電位VEE（例えば、−5
V）との間に接続されている。
PMOS61aとNMOS61b間のNMOSレベル入力端子62には、PM
OS70及びNMOS71の各ゲートがそれぞれ接続されている。
OS70及びNMOS71の各ゲートがそれぞれ接続されている。
PMOS70のソース及びNMOS71のドレインは、接地電位GN
Dに接続され、そのPMOS70のドレイン及びNMOS71のソー
スが、NPN型出力トランジスタ72のベースにそれぞれ接
続されている。出力トランジスタ72のコレクタは接地電
位GNDに接続され、そのエミッタが抵抗素子73を介して
電源電位VEEに接続されると共に、ECLレベル出力端子74
に接続されている。ECLレベル出力端子74は、図示しな
いECL回路の入力側に接続される。
Dに接続され、そのPMOS70のドレイン及びNMOS71のソー
スが、NPN型出力トランジスタ72のベースにそれぞれ接
続されている。出力トランジスタ72のコレクタは接地電
位GNDに接続され、そのエミッタが抵抗素子73を介して
電源電位VEEに接続されると共に、ECLレベル出力端子74
に接続されている。ECLレベル出力端子74は、図示しな
いECL回路の入力側に接続される。
次に、動作を説明する。
CMOS回路60内の最終段のCMOSインバータ61は、入力電
位を反転する回路であり、その出力側のMOSレベル入力
端子62が、その出力論理に従って電源電位VEEと接地電
位GND間の間で振幅する。入力端子62が電源電位VEEの
時、NMOS71が完全にオフ状態となる。PMOS70は、そのゲ
ートがVEEレベル、ソースがGNDレベルのため、完全にオ
ン状態となる。従って、出力トランジスタ72のベース電
位が接地電位GNDとなり、エミッタ側のECLレベル出力端
子74の電位は−VBEとなる。ここで、VBEは、出力トラン
ジスタ72のベース・エミッタ電圧である。
位を反転する回路であり、その出力側のMOSレベル入力
端子62が、その出力論理に従って電源電位VEEと接地電
位GND間の間で振幅する。入力端子62が電源電位VEEの
時、NMOS71が完全にオフ状態となる。PMOS70は、そのゲ
ートがVEEレベル、ソースがGNDレベルのため、完全にオ
ン状態となる。従って、出力トランジスタ72のベース電
位が接地電位GNDとなり、エミッタ側のECLレベル出力端
子74の電位は−VBEとなる。ここで、VBEは、出力トラン
ジスタ72のベース・エミッタ電圧である。
一方、入力端子72が接地電位GNDの時、PMOS70が完全
にオフ状態となるが、NMOS71では、ゲートとドレインが
接地電位GNDになる。そのため、第５図及び第６図で説
明したように、NMOS71のソース電位が、GND電位よりも
閾値電圧VTN分降下した−ＶTNとなる。従って、出力ト
ランジスタ72におけるエミッカ側の出力端子74の電位
は、−VTN−VBEとなる。
にオフ状態となるが、NMOS71では、ゲートとドレインが
接地電位GNDになる。そのため、第５図及び第６図で説
明したように、NMOS71のソース電位が、GND電位よりも
閾値電圧VTN分降下した−ＶTNとなる。従って、出力ト
ランジスタ72におけるエミッカ側の出力端子74の電位
は、−VTN−VBEとなる。
ここで、−VBEをECL回路における高レベル電位（例え
ば、−0.9V）、−VTN−VBEを低レベル電位（例えば、−
1.7V）になるように、VTN，VBEを設定することにより、
CMOSレベルからECLレベルへのレベル変換を実現でき
る。
ば、−0.9V）、−VTN−VBEを低レベル電位（例えば、−
1.7V）になるように、VTN，VBEを設定することにより、
CMOSレベルからECLレベルへのレベル変換を実現でき
る。
このように、本実施例では、信号レベル変換回路をPM
OS70、NMOS71、出力トランジスタ72及び抵抗素子73で構
成したので、回路素子数が極めて少なく、回路構成も簡
単であり、小さな形成面積で精度の高い信号レベルの変
換が行える。
OS70、NMOS71、出力トランジスタ72及び抵抗素子73で構
成したので、回路素子数が極めて少なく、回路構成も簡
単であり、小さな形成面積で精度の高い信号レベルの変
換が行える。
第７図及び第８図は、本発明の第2,第３の実施例を示
す信号レベル変換回路の回路図であり、第１図中の要素
と同一の要素には、同一の符号が付されている。
す信号レベル変換回路の回路図であり、第１図中の要素
と同一の要素には、同一の符号が付されている。
第７図の実施例では、出力トランジスタ72のベースと
電源電位VEEとの間に、抵抗素子75を挿入している。出
力トランジスタ72のベース電位が高電位から低電位に変
化する、即ち出力端子74が“H"レベルから“L"レベルに
変化する時に、その出力トランジスタ72のベース上の電
荷が、抵抗素子75を介して高速に放電され、それによっ
て出力端子74における高レベルから低レベルへの立下が
り速度が速くなるという利点を有している。
電源電位VEEとの間に、抵抗素子75を挿入している。出
力トランジスタ72のベース電位が高電位から低電位に変
化する、即ち出力端子74が“H"レベルから“L"レベルに
変化する時に、その出力トランジスタ72のベース上の電
荷が、抵抗素子75を介して高速に放電され、それによっ
て出力端子74における高レベルから低レベルへの立下が
り速度が速くなるという利点を有している。
第８図の実施例では、第７図の抵抗素子75に代えて、
NMOS76を設け、そのNMOS76のゲートを入力端子62に接続
している。第７図では、抵抗素子75に、常時電流が流れ
るが、この第８図の実施例では、入力端子62のレベルが
高電位の時にはNMOS76がオフ状態となって電流が流れな
いため、低電流化、即ち低消費電力化が図れる。
NMOS76を設け、そのNMOS76のゲートを入力端子62に接続
している。第７図では、抵抗素子75に、常時電流が流れ
るが、この第８図の実施例では、入力端子62のレベルが
高電位の時にはNMOS76がオフ状態となって電流が流れな
いため、低電流化、即ち低消費電力化が図れる。
なお、本発明は、図示の実施例に限定されず、例えば
精度を上げるために他の半導体素子を挿入したり、抵抗
素子73,75を負荷MOSで構成する等、種々の変形が可能で
ある。
精度を上げるために他の半導体素子を挿入したり、抵抗
素子73,75を負荷MOSで構成する等、種々の変形が可能で
ある。
（発明の効果） 以上詳細に説明したように、本発明によれば、少なく
とも、２個のMOSトランジスタと、１個の出力トランジ
スタと、１個の抵抗素子とで、信号レベル変換回路を構
成したので、回路素子数が極めて少なく、回路構成が簡
単で、形成面積が小さく、精度の高い信号レベル変換回
路を実現できる。
とも、２個のMOSトランジスタと、１個の出力トランジ
スタと、１個の抵抗素子とで、信号レベル変換回路を構
成したので、回路素子数が極めて少なく、回路構成が簡
単で、形成面積が小さく、精度の高い信号レベル変換回
路を実現できる。
第１図は本発明の第１の実施例を示す信号レベル変換回
路の回路図、第２図は従来のCMOS回路の回路図、第３図
は従来のECL回路の回路図、第４図は従来の信号レベル
変換回路の回路図、第５図は本発明の第１の実施例を示
す原理説明図、第６図は第５図の電位波形図、第７図及
び第８図は本発明の第２及び第３の実施例を示す信号レ
ベル変換回路の回路図である。 60……CMOS回路、62……MOSレベル入力端子、70……PMO
S、71……NMOS、72……出力トランジスタ、73,75……抵
抗素子、74……ECLレベル出力端子、76……NMOS。
路の回路図、第２図は従来のCMOS回路の回路図、第３図
は従来のECL回路の回路図、第４図は従来の信号レベル
変換回路の回路図、第５図は本発明の第１の実施例を示
す原理説明図、第６図は第５図の電位波形図、第７図及
び第８図は本発明の第２及び第３の実施例を示す信号レ
ベル変換回路の回路図である。 60……CMOS回路、62……MOSレベル入力端子、70……PMO
S、71……NMOS、72……出力トランジスタ、73,75……抵
抗素子、74……ECLレベル出力端子、76……NMOS。
Claims (1)
- 【請求項１】同一基板上に形成された相補型MOSトラン
ジスタ回路とエミッタ結合ロジック回路との接続部に形
成され、論理レベルを相補型MOSトランジスタレベルか
ら、エミッタ結合ロジックレベルへ変換する信号レベル
変換回路において、 ソースまたはドレインが第１の電源電位に、ゲートが前
記相補型MOSトランジスタ回路の出力側にそれぞれ接続
されたＰチャネル型MOSトランジスタと、 ドレインまたはソースが前記第１の電源電位に、ゲート
が前記相補型MOSトランジスタ回路の出力側にそれぞれ
接続されたＮチャネル型MOSトランジスタと、 前記Ｐチャネル型MOSトランジスタのドレインまたはソ
ースと前記Ｎチャネル型MOSトランジスタのソースまた
はドレインとに共通接続されたベースを有し、コレクタ
またはエミッタが前記第１の電源電位に、エミッタまた
はコレクタが出力端子及び抵抗素子を介して第２の電源
電位にそれぞれ接続された出力トランジスタとを備え、 前記出力端子の定レベル電位を、前記Ｎチャネル型MOS
トランジスタのオン状態におけるゲートとソースまたは
ドレインとの間の電位により設定する回路構成にしたこ
とを特徴とする信号レベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185159A JP2763794B2 (ja) | 1989-07-17 | 1989-07-17 | 信号レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185159A JP2763794B2 (ja) | 1989-07-17 | 1989-07-17 | 信号レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0349316A JPH0349316A (ja) | 1991-03-04 |
| JP2763794B2 true JP2763794B2 (ja) | 1998-06-11 |
Family
ID=16165869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1185159A Expired - Fee Related JP2763794B2 (ja) | 1989-07-17 | 1989-07-17 | 信号レベル変換回路 |
Country Status (1)
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|---|---|
| JP (1) | JP2763794B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE4317334C2 (de) * | 1993-05-25 | 2003-09-25 | Iwka Balg Und Kompensatoren Te | Vorrichtung zum flexiblen Verbinden von Rohren in Abgasleitungen von Kraftfahrzeugen |
| EP0861974A4 (en) * | 1996-02-02 | 2004-07-14 | Calsonic Corp | FLEXIBLE EXHAUST PIPE OF A MOTOR VEHICLE |
-
1989
- 1989-07-17 JP JP1185159A patent/JP2763794B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0349316A (ja) | 1991-03-04 |
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