JPH0581088B2 - - Google Patents

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JPH0581088B2
JPH0581088B2 JP62098809A JP9880987A JPH0581088B2 JP H0581088 B2 JPH0581088 B2 JP H0581088B2 JP 62098809 A JP62098809 A JP 62098809A JP 9880987 A JP9880987 A JP 9880987A JP H0581088 B2 JPH0581088 B2 JP H0581088B2
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mos
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fet
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Manipulation Of Pulses (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)
  • Amplifiers (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラトランジスタ回路と、Ｃ
−MOS FET（相補形金属酸化膜半導体電界効果
トランジスタ）回路とが同一半導体基板上に集積
された半導体集積回路（以後Bi−CMOS集積回
路と称する）において、バイポーラトランジスタ
によるECL（emitter coupled logic）論理回路の
論理振幅をＣ−MOS FETによる論理回路の論
理振幅に変換する振幅変換回路に関する。
〔従来の技術〕
近年、高速性に優れたECL回路が大型コンピ
ユータや測定機器等に頻繁に用いられるようにな
つてきた。このECL論理回路は、論理振幅が260
ｍVPPから500ｍVPPと極めて小さく設定されるた
め、論理振幅の大きなＣ−MOSで構成された論
理回路と接続する場合にはECLの論理振幅を増
幅する必要がある。
そこで、Bi−CMOS集積回路においては、従
来、第４図に示すような振幅変換回路を用いて、
ECL〜CMOS間の論理振幅の整合を図るように
していた。
即ち、この振幅変換回路は、バイポーラトラン
ジスタ１８，１９、定電流源２０及び２つの抵抗
２１，２２からなる差動増幅回路でECLのバツ
フアを構成し、このバツフアの互いに逆相の第
１、第２の出力をＰチヤンネルの第１、第２の
MOS FET２３，２４のゲート電圧として与え
ることにより、これら第１、第２のMOS FET
を交互にスイツチングするようにしたものであ
る。
例えば、いま、トランジスタ１９がオン状態、
トランジスタ１８がオフ状態になると、トランジ
スタ１９を介して抵抗２２に定電流源２０の電流
I20が流れるので、抵抗２２の抵抗値をR22とすれ
ば、トランジスタ１９のコレクタ電圧は電源２７
によつて与えられる電源電圧VCCに対してR22I20
だけ低下する。
従つて、MOS FET２３のゲート、ソース間
電圧VGS23もVGS23＝R22×I20となり、MOS FET
２３はオン状態となる。
一方、このとき、MOS FET２４のゲート、
ソース間電圧VGS24はトランジスタ１８がオフで
あるから0Vである。従つて、MOS FET２４は
オフ状態である。
ところで、MOS FET２３がオンすることに
より、MOS FET２３に流れるドレイン電流ID23
は、カレントミラー回路を構成するＮチヤンネル
タイプの第３のMOS FET２５を駆動する。こ
れによつて、同じくカレントミラー回路を構成す
るもう一方のＮチヤンネルタイプの第４のMOS
FET２６も導通状態になる。このとき、Ｐ型
MOS FET２４はオフだから出力端子２８の電
圧V28は V28≒０となる。
一方トランジスタ１８がオン、トランジスタ１
９がオフの場合には、Ｐ型の第１のMOS FET
２３がオフとなるので、Ｎ型の第３、第４の
MOS FET２５，２６もオフとなり、逆にＰ型
の第２のMOS FET２４がオンとなる。従つて、
下記式が成立する。
V28≒VCC このようにして、抵抗２１，２２の両端に生じ
たECLレベルの論理振幅をＣ−MOSレベルの論
理振幅に変換することができる。
〔発明が解決しようとする問題点〕
ところで、上述した振幅変換回路においては、
出力電圧V28のライズタイム（立上り時間）Trと
フオールタイム（降下時間）TfとがMOS FET
２３，２４のゲートソース間電圧VGS23，VGS24の
時間微分に依存している。
例えば、MOS FET２３に着目すると、ゲー
トソース間電圧VGS23の時間微分は、トランジス
タ１９のコレクタ電圧VC19の時間微分に等しい。
従つて、ｔを時間とすると、下記(1)式が成立す
る。
dVGS23／dt＝dVC19／dt ……(1) 従つて、 tr＝ｆ（dVGS23／dt） ＝ｆ（dVC19／dt） tf＝ｇ（dVGS23／dt） ＝ｇ（dVC19／dt） ……(2) 但し、ｆ、ｇは関数記号である。
この関数を第５図に示す。△ｔ（＝tr、tf）は、
MOS FET２３のゲートソース間電圧VGS23の変
化の傾きに依存している。
ところで、このtrとtfとは、高速動作を実現す
るには極力短い方が望ましい。trとtfを小さくす
るためには、(2)式及び第５図から、dVC19／dtを
大きくすれば良い。
そこで、上述した従来の回路において、 dVc19／dtを大きくするためには、定電流源２
０の電流I20を増加させ、負荷抵抗２１，２２の
抵抗値R21，R22を下げて、トランジスタ１８，
１９で構成される差動回路の速度自体を上げる
か、又は、電流I20を増加させない場合には、負
荷抵抗２１，２２の抵抗値R21，R22を大きくし
てコレクタ電流の最大値を減らすことが考えられ
る。
しかしながら、前者は消費電流が増加して、電
源や個々の素子の負担が増加するという欠点があ
り、後者は、差動増幅器の出力インピーダンスの
増加を招いてかえつて動作速度が低下してしまう
虞れがある。また、後者においては、トランジス
タ１８，１９の飽和領域への励振を回避する必要
上から、抵抗値R21，R22を大きくすることには
限界があり、回路設計上、大きな制約を受ける。
このように、従来の回路においては、tr、tfを
小さくしようとすると、消費電流が増加したり、
回路定数の選定に大きな制約を受けるという欠点
がある。
本発明はかかり事情に鑑みてなされたものであ
つて、出力段のMOS FETをソースとゲートの
両方から駆動することにより、消費電流を増加さ
せたり、回路定数の選定に制約を受けることな
く、tr及びtfを短縮させることができる振幅変換
回路を提供することを目的とする。
〔問題点を解決するための手段〕
本発明に明る振幅変換回路は、バイポーラトラ
ンジスタにより構成された差動増幅回路と、この
差動増幅回路の互いに逆相の第１及び第２の出力
信号が夫々ゲート及びソースに供給される第１の
MOS FETと、前記差動増幅回路の互いに逆相
の第１及び第２の出力信号が夫々ソース及びゲー
トに供給され、前記第１のMOS FETと同一導
電型の第２のMOS FETと、ゲートとドレイン
とが前記第１のMOS FETのドレインに接続さ
れると共に、ソースが共通電位点に接続され、前
記第１のMOS FETとで相補対をなす第３の
MOS FETと、ゲート、ドレイン及びソースが
夫々前記第３のMOS FETのゲート、前記第２
のMOS FETのドレイン、及び前記共通電位点
に接続され、前記第２のMOS FETとで相補対
をなす第４のMOS FETと、前記第２のMOS
FETのドレインから出力を取出す手段とを具備
している。
［作用］ 本発明によれば、差動増幅回路の第１の出力電
圧が降下し、同じく第２の出力電圧が立上がる
と、第１のMOS FETのゲート電位は降下し、
ソース電位は上昇し、第２のMOS FETのゲー
ト電位は上昇し、ソース電位は降下する。従つ
て、従来のように、ソース電位が電源電圧に固定
されている場合に比べ、前記第１、第２の
MOSFETのゲート・ソース間の電圧変化を速め
ることができる。このため、差動増幅回路の電流
値や抵抗値をなんら変更することなく、出力振幅
のライズタイムTrとフオールタイムTfを、従来
に比して、短くすることができる。
なお、差動増幅回路の第１の出力電圧が上昇
し、同第２の出力電圧が下降する場合についても
同様に第１、第２のMOS FETのゲート・ソー
ス間電圧の変化を速めることができる。
〔実施例〕
以下、添付の図面を参照して本発明の実施例に
ついて説明する。第１図は本発明の実施例に係る
振幅変換回路の回路図である。
バイポーラトランジスタ１，２は、夫々そのコ
レクタ側に抵抗３，４を接続し、共通接続された
エミツタ側に定電流源５を接続して差動増幅回路
を構成している。この差動増幅回路は入力した互
いに逆相の第１及び第２の入力信号を増幅し、前
記バイポーラトランジスタ２及び１のコレクタか
ら夫々第１及び第２の出力信号を得るものとなつ
ている。
Ｐ型の第１のMOS FET６は、そのゲートに
上記第１の出力信号を、またソースに上記第２の
出力信号を夫々受入れる。従つて、この第１の
MOS FET６は、上記第１の出力信号が降下し、
上記第２の信号が立上がつたときに、オン状態と
なる。
一方、第１のMOS FET６と同じＰ型の第２
のMOS FET７は、ゲートに上記第２の出力信
号を受入れ、ソースに上記第１の出力信号を夫々
受入れる。従つて、この第２のMOSFET７は、
上記第２の出力信号が降下し、上記第１の信号が
立上がつたときに、オン状態となる。
また、上記第１のMOS FET６のドレインと、
接地点（共通電位点）との間には、第３のMOS
FET８が介挿されている。この第３のMOS
FET８は、上記第１のMOS FET６とで相補対
をなすＮ型FETであり、そのゲートとドレイン
とは前記第１のMOS FETのドレインに共通接
続され、ソースは接地点に接続されている。
また、前記第２のMOS FET７と接地点との
間には、第４のMOS FET９が介挿されている。
この第４のMOS FET９は、第２のMOS FET
７とで挿補対をなすＮ型FETであり、そのゲー
トが前記第３のMOS FET８のゲートに接続さ
れ、ドレインが前記第２のMOS FET７のドレ
インに接続され、更にソースが接地点に接続され
ている。
これらの、第３及び第４のMOS FET８，９
は、カレントミラー回路を構成し、前記第１の
MOS FET６が導通状態になつたときに、前記
第３のMOS FET８に流れる電流値と同等の電
流値を前記第４のMOS FET９に流して定電流
制御を行なう。
なお、図中１０は電源、１１は振幅増幅された
出力を取出す手段となる出力端子である。
以上のように構成された振幅変換回路において
は、負荷抵抗３，４の両端から、夫々位相が互い
に180°異なる逆相の電圧出力である第１、第２の
出力信号が取り出される。これらの出力によつて
Ｐ型MOS FET６，７が駆動される。
この回路においては、FET６のゲート電圧VG6
がトランジスタ２のコレクタ電圧VC2に等しく、
ソース電圧VS6がトランジスタ１のコレクタ電圧
VC1に等しい。
従つて、下記数式が成立する。
dVG6／dt＝dVC2／dt ……(3) dVS6／dt＝dVC1／dt ……(4) FET６のゲートソース間電圧をVGS6とおくと、
下記数式が成立する。
VGS6＝VG6−VS6 従つて、下記(5)式が成立する。
dVGS6／dt＝ｄ（VG6−VS6）／dt ＝dVG6／dt−dVS6／dt ……(5) この(3)、(4)、(5)式により下記(6)式が得られる。
dVGS6／dt＝dVG6／dt−dVS6／dt dVC2／dt−dVC1／dt ……(6) ここでトランジスタ１，２は同特性のものが使
用されるので、下記(7)式が成立する。
dVC1／dt≒−dVC2／dt ……(7) 前記(6)、(7)式から、下記(8)式が得られる。
dVGS6／dt ≒dVC2／dt−（−dVC2／dt） ＝2dVC2／dt ……(8) つまり、第２図に示すようにVGS6はソース電圧
が変化する分だけ、変化の速度が増す。この結果
を従来例から得られた式(1)と比較すると、差動増
幅回路を構成する定電流源５と定電流源２０の電
流値が等しく、負荷抵抗３，４と負荷抵抗２１，
２２との抵抗値が夫々等しければ、本実施例の回
路のtr及びtfを従来の回路のtr及びtfに比べて約1/
２にすることができることがわかる。
さて、トランジスタ１がオフ、トランジスタ２
がオンとなると、FET６のゲート電圧は降下し、
ソース電位は上昇するので、FET６がオンとな
り、FET８が導通する。この結果、FET９も導
通する。この場合、FET７は遮断状態であるか
ら出力端子１１の電位V11は V11≒OVとなる。
一方、トランジスタ１，２のベース電位が反転
し、トランジスタ１がオン、トランジスタ２がオ
フとなると、FET７がオン、FET６，８，９が
オフとなる。従つて出力端子１１の電位V11は、 V11≒VCCとなる。
そして、この回路によればFET７がオフから
オン、オンからオフに遷移する場合、及びFET
６がオンからオフ、オフからオンに遷移する場合
のいずれにおいても、各々のFETのソースとゲ
ートが、式(1)乃至(8)を用いて説明したように、逆
位相の信号で駆動されるので、V11は従来回路の
約半分のライズタイムtr及びフオールタイムtfと
なる。
次に、FET６に流れるドレイン電流の影響に
ついて検討する。差動増幅回路を構成するバイポ
ーラトランジスタ２がオフ、バイポーラトランジ
スタ１がオンの場合に、MOS FET６は遮断状
態となる。従つて、MOS FET８，９も遮断状
態であり、FET７が導通状態でもFET７のドレ
イン、ソース電流路を流れる直流電流は０であ
る。逆に、差動増幅回路を構成するトランジスタ
１，２が反転し、MOS FET６が導通すると、
MOS FET８，９で構成されるカレントミラー
対が動作し、負荷抵抗３からFET６を介して流
れる直流的な電流路が発生する。
当然、抵抗３の両端には電圧降下が生じ、この
電圧降下分だけFET６のゲート・ソース間電圧
VGS6は減少する。従つて、厳密に言えば、式(3)、
(4)において dVC1／dt≠−dVC2／dt でかつ ｜dVC1／dt｜＜｜dVC2／dt｜ である。従つて、 −dVC1／dt＜dVC2／dt である。故に、 dVGS6／dt ＝dVC2／dt−dVC1／dt ＜2dVC2／dt ……(9) となる。
従つて、ドレイン電流の存在により、前記(8)式
は成立せず、厳密に言えば、この(9)式が成立する
に過ぎない。
しかしながら本回路においては、 dVGS6／dtを常にdVC2／dtより大ならしめる抵
抗３（R3）と、FET６のドレイン電流ID6との組
合わせが存在する。
以下、これを証明する。
MOS FET６に流れる電流ID6は良く知られた
シヨツクレーの式により下記(10)式のように表され
る。
ID6＝Ｋ（Ｖ−ID6R3）2 ……(10) 但し、Ｖ＝VGS6−Vth Ｋ；ゲートの物性、厚さ、幅等によつて決まる定
数 Vth；FETのしきい値電圧 この(10)式を展開してID6を求めると、 ID6＝Ｖ／R3＋1/2KR3 2 ±（1/2KR3）√4
R3＋１／R3 2 ここで下記(11)式が成立することが必要である。
ID6＞０ ……(11) 更に、カレントミラー対の起動によつて生じる
電圧降下（R3ID6）を差し引いて、なおこの回路
におけるdVGS6／dtが従来例のものに比して大き
な値であるためには、第２図におけるMOS
FET６のソース電圧とゲート電圧との交差点、
つまりMOS FET６のドレイン電流ID6が流れ始
める時点からのR3ID6が、VGS6−Vthを超えないこ
とが必要であるから、下記(12)式が必ず成立するこ
とが必要である。
Ｖ−R3ID6 ＝−1/2KR3 〓（1/2Ｋ）√43＋１3 2 ＞０ ……(12) 即ち、式(11)、(12)を同時に満たす正の実数R3が
必ず存在することが必要である。
そこで、このような正の実数R3が存在するか
否かを調べる。
(i) ID6が、下記(14)の条件の基で、下記(13)式にて
表される場合には、式(12)を変形すると下記(15)式
が得られる。
ID6＝Ｖ／R3＋1/2KR3 2 ＋（1/2KR3）√43＋１3 2……(13) 但し、Ｖ、Ｋ、R3は全て正の実数である。
……条件(14) つまり、 −1/2KR3 2 ＞（1/2KR3）√43＋１
R3 2 1/4K2RS 4 ＞（1/4K2R3 2）（4VK／R3＋１／
R3 2） 故に０＞Ｖ／KR3 3 ……(15) この(15)式と条件(14)とは矛盾する。従つて、式
(13)の仮定は誤りである。
(ii) 下記(16)式が成立する場合には、(11)式から下記
(17)式が導かれる。
ID6＝Ｖ／R3＋1/2KR3 2 −（1/2KR3）√43＋１3 2……(16) つまり、(11)式及び(16)式から下記式が成立する。
（Ｖ／R3＋1/2KR3 2）2 ＞（1/4K2R3 2）（4VK／
R3＋１／R3 2） 故に、 V2／R3 2＋Ｖ／KR3 3＋1/4K2R3 4 ＞Ｖ／KR3 3＋1/4K2R3 4 従つて、下記(17)式が導かれる。
V2／R3 2＞０ ……(17) 一方、(12)式より −1/2KR3 ＋（1/2Ｋ）√43＋１3 2 ＞０ 故に、 4VKR3＞０ ……(18) この(17)、(18)式はR3が正の実数の全領域で成立
する。
以上のことから、本実施例の回路は実動作領域
においても（すなわち理想状態でない実用回路に
おいても）、dVGS6／dtがdVC2／dtより常に大きく
dVGS6／dtが従来の回路に比べて必ず大きくなる
ことは明らかである。
なお、以上の実施例では、差動増幅回路のトラ
ンジスタ１，２としてNPNを、第１、第２の
MOS FET６，７にＰチヤンネルを、又第３、
第４のMOS FET８，９にＮチヤンネルを夫々
使用した。
しかしながら、例えば第３図の実施例に示すよ
うに、差動増幅回路のトランジスタ１２，１３と
してPNPを使用し、第１、第２のMOS FET１
４，１５としてＮチヤネルを使用し、また第３、
第４のMOS FET１６，１７としてＰチヤンネ
ルを使用した場合でも、全く同様の効果を奏する
ことは明らかである。
〔発明の効果〕
以上説明したように本発明はカレントミラー対
を駆動するMOS FETのソースとゲートが差動
増幅回路の逆位相の第１、第２の信号で同時に駆
動されるので、カレントミラー対の電流の立上り
と立下りを速くすることができる。この結果、差
動増幅回路の電流値や抵抗値を何ら変えることな
しに第２のMOS FETのドレインから出力され
る出力信号のライズタイムtrとフオールタイムtf
を短くすることができる効果がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係る振幅変換
回路の回路図、第２図は同回路の動作を説明する
ためのタイムチヤート、第３図は本発明の第２の
実施例に係る振幅変換回路の回路図、第４図は従
来の振幅変換回路の回路図、第５図は同回路の動
作を説明するためのタイムチヤートである。 １，２，１２，１３，１８，１９；バイポーラ
トランジスタ、３，４，２１，２２；負荷抵抗、
５，２０；定電流源、６，１４，２３；第１の
MOS FET、７，１５，２４；第２のMOS
FET、８，１６，２５；第３のMOS FET、９，
１７，２６；第４のMOS FET、１０，２７；
電源、１１，２８；出力端子。

Claims (1)

  1. 【特許請求の範囲】 １ バイポーラトランジスタにより構成され、逆
    相関係にある第１、第２の入力信号を増幅して逆
    相関係にある第１、第２の出力信号を出力する差
    動増幅回路と、 ゲートに前記第１の出力信号が供給されると共
    に、ソースに前記第２の出力信号が供給される第
    １のMOS FETと、 ゲートに前記第２の出力信号が供給されると共
    に、ソースに前記第１の出力信号が供給され、前
    記第１のMOS FETと同一導電型の第２のMOS
    FETと、 ゲートとドレインとが前記第１のMOS FET
    のドレインに接続されると共に、ソースが共通電
    位点に接続され、前記第１のMOS FETとで相
    補対をなす第３のMOS FETと、 ゲートが前記第３のMOS FETのゲートに接
    続され、ドレインが前記第２のMOS FETのド
    レインに接続され、ソースが前記共通電位点に接
    続され、前記第２のMOS FETとで相補対をな
    す第４のMOS FETと、 前記第２のMOS FETのドレインから、前記
    第１、第２の入力信号の振幅増幅された出力を取
    出す手段とを具備したことを特徴とする振幅変換
    回路。
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