KR900000484B1 - 레벨 변환회로 - Google Patents

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KR900000484B1 KR1019840008095A KR840008095A KR900000484B1 KR 900000484 B1 KR900000484 B1 KR 900000484B1 KR 1019840008095 A KR1019840008095 A KR 1019840008095A KR 840008095 A KR840008095 A KR 840008095A KR 900000484 B1 KR900000484 B1 KR 900000484B1
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가부시기가이샤 히다찌세이사꾸쇼
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Abstract

내용 없음.

Description

레벨 변환회로
제1도 및 제2도는 종래 기술이 일례를 나타낸 회로도.
제3도 및 제6도는 본원 발명의 실시예를 나타낸 회로도.
제7도는 본원 발명의 실시대상 시스템의 개념도.
제8도는 레벨변환 특성을 나타낸 도면.
제9도∼제12도는 본원 발명의 실시예를 나타낸 도면.
본원 발명은 레벨변환회로에 관한 것이며, 특히 차도입력전압을 CMOS구동전압레벨로 변환하는 ECL-CMOS변환 또는 메모리의 센스암프등에 적합한 레벨변환회로에 관한 것이다.
종래의 레벨변환회로의 예로서는 차동입력-CMOS레벨변환회로의 일례를 제1도에 나타낸다. 제1도에 있어서 Q1∼Q3는 NPN 바이폴라트랜지스터, M1∼M4는 MOS 트랜지스터(Metal-Oxide-Semiconductor transistor 또는 insulated gate field-effect transistor) D1, D2는 다이오우드, R1, R2는 저항이다. V1, V2는 입력전압이며, ECL-CMOS레벨변환회로에서는 예를 들어 V1은 입력전압, V2는 기준전압으로 된다.
제1도의 종래에서는 바이폴라트랜지스터 Q1, Q2로 이루어진 차동입력단의 출력전압을, 바이폴라트랜지스터 Q3, 다이오우드 D1, D2로 이루어진 레벨시프트단이며, MOS 트랜지스터 M1, M2로 이루어진 CMOS인버어터증폭단의 입력레벨에 맞추어, 이 증폭단 및 MOS 트랜지스터 M3, M4로 이루어진 똑같은 증폭단에서 2단 증폭한다. 본 회로에 있어서는 MOS 트랜지스터 M1, M2에 의한 인버어터단에 있어서, 입력진폭이 충분하지 않기 때문에 어떤 MOS 트랜지스터 M1, M2가 gm이 작은 비포화영역에서 사용되며, 출력 임피던스가 커서 차단(次段)이 MOS 트랜지스터 M3, M4의 게이트 용량등의 기생용량과의 시정수가 커져, 충분한 동작속도가 얻어지지 않는 결점을 갖는다.
제2도는 ISSCC´ 82 DIGEST OF TECHNICAL PAPERS 249페이지에 기재되는 종래에 있어서의 똑같은 레벨변환회로의 일례를 나타낸 도면이며, M10∼M22는 M0S 트랜지스터이다. 본 실시예는 MOS 트랜지스터 M10∼M14로 이루어지는 차동증폭단, MOS 트랜지스터 M19∼M22로 이루어지는 커렌트미터형 전압증폭단으로 이루어지며, 특히 상기 레벨시프트단은 MOS 트랜지스터 M17, M18의 드레인과 게이트가 교차 접속되어 있기 때문에 다소의 전압증폭기능을 갖는다.
본 실시예에서는 차동입력단에 있어서 구동 트랜지스터 M10, M11및 부하트랜지스터 M12, M13가 모두 포화영역에서 사용되어 큰 증폭률을 갖는다. 따라서 구동트랜지스터 M10, M11의 입력용량에 미러효과가 크게 작용하여, 입력신호 V1, V2의 출력임피던스와의 시정수로 그 동작 속도에 나쁜 영향을 미친다.
상기와 같은 종래예에 있어서는 입력차동전압 V1, V2가 작을 경우, 예를 들어 메모리의 센스엠프, ECL-CMOS변환 등과 같은 미소신호입력을 취급하기 위해서는 전자의 경우, 증폭율이 부족하며, 또 후자의 경우에는 신호원의 출력임피이던스가 높기 때문에 상기 입력용량이 장해로 되어 충분한 동작속도가 얻어지지 않는다고 하는 결점을 갖는다.
본원 발명은 상기와 같은 종래 기술이 결점을 제거하며, 신호원이 출력임피이던스 또는 신호에 불구하고 고속도동작이 가능한 레벨변환회로를 제공하는데 있다.
상기 목적을 달성하는 본원 발명의 특징으로 하는 바는 차동 입력 전압을 출력전압으로 변환하는 레벨변환회로에 있어서, 차등입력전압을 차동전류로 변환하는 전압-전류변환수단, 차동전류를 검출하는 전류검출수단, 전류검출수단의 출력에 의해 차동전류를 증폭하는 전류증폭수단, 증폭된 차동전류를 출력전압으로 변환하는 전류-전압변환수단을 구비하는 것에 있다.
본원 발명의 다른 목적 및 특징은 다음에 기술하는 실시예의 설명에서 명백해질 것이다.
다음에 본원 발명을 실시예에 의거하여 구체적으로 설명한다.
[제1실시태양]
제3a도는 본원 발명의 제1 실시예를 나타낸 회로도이다.
제3a도에 있어서 M30∼M45는 MOS 트랜지스터이다. MOS 트랜지스터 M30, M31은 차동입력전압(V1-V2)을 차동전류 I0±I0로 변환하는 전압-전류변환수단(1)을 형성한다. MOS 트랜지스터 M35는 이 수단에 정전류 I0의 바이어스를 부여하는 정전류원이다. MOS 트랜지스터 M32, M33은 각기 소오스 S가 전원 Vcc, 게이트 G가 드레인 D에 접속되어 동전위로 되는 이른바 다이오우드 접속으로 형성되어서 상기 차동전류를 검출하는 전류검출수단(2)을 구성한다. MOS 트랜지스터, M36, M37은 이 전류검출수단(2)에 정전류바이어스 Ib0를 부여하는 것으로서, 이 전류 검출수단(2)의 출력전압 V21, V22를 최소한 Vcc-Vt(단, Vt는 MOS 트랜지스터의 역치전압, 이하 모든 MOS 트랜지스터의 역치전압은 동일하다고 하고, 특히 NMOS, PMOS도 구별하지 않고 그 절대치가 Vt인 것으로 한다)에 바이어스하기 위한 것이다.
제3b도는 제3a도에 있어서의 전류검출수단(2)을 구성하는 MOS 트랜지스터 M32, M33에 정전류바이어스 Ib0를 부여한 것에 의한 효과를 나타낸 도면이다. 곡선은 MOS 트랜지스터 M32, M33의 Vg-Id특성이다. 정전류바이어스 Ib0를 부여하지 않을 경우, 전압-전류변환수단(1)의 출력전류 Id가 O와 I0와의 사이에서 변화하면, MOS 트랜지스터 M32, M33은 Va의 진폭을 갖는다. 한편 정전류바이어스 Ib0를 부여하고 있을 경우는 MOS 트랜지스터 M32, M33에 흐르는 전류 Id는 Ib0와 Ib0+I0와의 사이에서 변화하기 때문에, MOS 트랜지스터 M32, M33의 출력전압 V21, V22의 진폭은 Va´로 되며, 전류검출수단(2)을 구성하는 MOS 트랜지스터의 출력전압진폭을 작게 할 수 있다.
본 실시예에 의하면 전류검출수단(2)의 출력전압, 전류증폭수단(3)내의 각부 전압 및 그 출력전압의 각 진폭은 충분히 작다. 따라서 기생용량에의 충방전류는 작고 지연시간에 미치는 영향을 충분히 작게 할 수 있다.
전류검출수단(2)의 출력전압 V21, V22의 진폭은 대충 Io/gm1(단, gm1은 MOS 트랜지스터 M32, M33의 상호 콘덕턴스이다)로 되어, 통상의 전압증폭회로에 비해 매우 작은 진폭으로 된다.
MOS 트랜지스터 M38, M39는 MOS 트랜지스터 M32, M33과의 조합으로 케렌트미러회로를 형성하고 있다. 마찬가지로 MOS 트랜지스터 M40, M41, M44, M45도 커렌트미리회로를 구성하고 있다. MOS 트랜지스터 M44, M45를 흐르는 출력전류 I1의 진폭 I1은 MOS 트랜지스터 M38, M39의 상호콘덕턴스를 gm3, MOS 트랜지스터 M44, M45의 상호콘덕턴스를 gm4라고 하면,
I1=I0(gm2/gm1)(gm4/gm3) …………………………………………………………(1)
로 된다.
gm2〉gm1, gm4〉gm3로 하는 것으로 전류증폭을 하여 전류증폭수단(3)을 형성한다.
MOS 트랜지스터 M42, M43은 이 전류증폭수단(3)의 출력에 접속되어 전류-전압변환수단(4)을 구성하는 미러회로이다. MOS 트랜지스터 M42는 게이트 및 드레인을 공통 접속한 이른바 다이오우드접속을 한다. 이 접속점을 MOS 트랜지스터 M43의 게이트 G에 접속하고 있기 때문에, MOS 트래지스터 M42에 흐르는 전류치에 의해 MOS 트랜지스터 M43의 gm이 결정된다. MOS 트랜지스터 전류가 많이 흐르면 MOS 트랜지스터 M43의 전압강하가 커지기 때문에 MOS 트랜지스터 M43의 레이트 G·소오스 S 간 전압이 커지며, MOS 트랜지스터 M43의 gm은 커진다. 한편, MOS 트랜지스터 M42, M43에 흐르는 전류는 차동동작을 하고 있으며, 이때 MOS 트랜지스터 M43에 흐르는 전류는 작아진다. 즉 gm이 크고 또한 흐르는 전류가 작은 상승효과에 의해 MDS 트랜지스터 M43에서의 전압강하는 작아진다. 반디로 MOS 트랜지스터 M43에 흐르는 전류가 작을 경우는 MOS 트랜지스터 M43의 gm은 작고 또한 흐르는 전류는 커지기 때문에, MOS 트랜지스터 M43의 전압강하는 커진다. 즉 MOS 트랜지스터 M42, M43의 미러회로는 차동전류를 전압으로 변환하는 전류-전압변환수단(4)을 형성한다. 또한, 이 전류-전압변환수단(4)에 흐르는 전류는 전류증폭수단(3)으로 충분히 증폭되어 있으며, 이 결과 전류-전압변환수단(4)의 출력전압 V0은 CMOS를 구동하는데 요하는 충분한 진폭을 갖는다.
[제2실시태양]
제4a도는 본원 발명의 제2의 실시예를 나타낸 회로도이다. 제4a도에 있어서 제3a도와 동일부호는 동일물 또는 해당물을 나타내고 있다. 제4a도에 있어서 M46, M47, M48및 M49는 전류검출수단(2)을 구성하는 MOS 트랜지스터 M32, M33의 출력전압 V21, V22를 대충 MOS 트랜지스터 M46, M47의 게이트 소오스간의 전압 VL만큼 시프트하는 레벨시프트회로(31) 구성하는 MOS 트랜지스터이며, M50, M51은 레벨시프트회로(31)의 출력전압 V311, V312를 전류로 변환하는 전압전류변환회로(32)를 구성하는 MOS 트랜지스터이다. 상기 레벨시프트회로(31)의 전압전류변환회로(32)로 전류증폭수단(3)을 구성한다. MOS 트랜지스터 M52, M53의 미러회로는 이 전류증폭수단(3)의 출력을 전압으로 변환하는 전류-전류변환수단(4)를 구성한다.
제4b도는 MOS 트랜지스터 Q42, Q43, M46, M47, M48, M49, M50, M51에 의한 전류검출 및 전류증폭을 설명하는 도면이다.
곡선 A는 전류검출수단(2)을 구성하는 MOS 트랜지스터 M32, M33의 Vg-ID특성, 곡선 B는 전압-전류변환회로(32)를 구성하는 MOS 트랜지스터 M50, M51의 Vg-ID특성이다.
MOS 트랜지스터 M46, M47, M48, M49에 의해 구성되는 레벨시프트회로(31)가 없을 경우, MOS 트랜지스터 M32, M33, M50, M51은 커런트 미러회로이다. 여기서 MOS 트랜지스터 M33, M32의 전류전폭ΔI을 전압 진폭ΔV으로서 검출하여, 이 검출전압ΔV이 MOS 트랜지스터 M50, M51의 게이트에 인가되기 때문에, MOS 트랜지스터 M50, M51은 이 전압 진폭ΔV을 전류진폭ΔI´으로 전류 증폭한다. 이 경우 전류증폭율은 MOS 트랜지스터 M32, M33과 MOS 트랜지스터 M50, M51의 상호콘덕턴스 gm의 비로 결정된다. 큰 전류증폭율을 얻기 위해서는 이 상호콘덕턴스 gm의 비로 크게 할 필요가 있으며, MOS 트랜지스터 M32, M33, M50, M51의 치수비를 조정하지 않으면 안된다. 본 실시예에 있어서는 MOS 트랜지스터 M46, M47, M48, M49에 의해 구성되는 레벨시프트회로(31)를 통함으로써 전류검출수단(2)의 출력전압을 전압 VL만큼 시프트하여 MOS 트랜지스터 M50, M51의 상호콘덕턴스 gm가 큰 곳으로 동작시킬 수 있고 커다란 전류진폭ΔI˝를 얻을 수 있게 된다.
[제3실시태양]
제5a도는 본원 발명의 제3의 실시예를 나타낸 회로도이다.
제5a도에 있어서 제3a도 및 제4a도와 동일부호는 동일물 또는 해당물을 나타낸다. 제5a도에 있어서, Q50, Q51은 전압-전류변환수단(1)을 구성하는 NPN 바이폴라트랜지스터, M54는 이러한 차동입력단에 부여하는 정전류 바이어스원으로 되는 MOS 트랜지스터이다. R50, R51은 전류검출수단(2)을 구성하는 저항, M46, M47, M48, M49는 이 전류검출수단(2)의 출력전압을 대충 MOS 트랜지스터의 역치전압 Vt만큼 시프트하는 레벨시프트회로(31)를 구성하는 MOS 트랜지스터이며, M55, M56는 이벨시프트회로(31)의 출력전압을 전류로 변환하기 위한 전압-전류변환회로(32)를 구성하는 MOS 트랜지스터이다. 상기 레벨시프트회로(31)와 전압-전류변환회로(32)로 전류증폭수단(3)을 구성한다. R52, R53은 전류증폭수단(3)의 부하저항, M57, M58, M59, M60은 출력버퍼회로(41)를 구성하는 MOS 트랜지스터이며, 상기 저항 R52, R53과 이 출력버퍼회로(41)로 전류-전압변환수단(4)을 구성한다.
본 실시예에 있어서는 전압-전류변환수단(1)은 바이폴라트랜지스터이며, 이러한 바이폴라트랜지스터를 포화시킨 경우, 베이스축적효과에 의해 오프로 절환되는 시간이 길어져, 지연시간은 대폭 증가한다. 따라서 전류검출수단(2)인 저항 R50, R51충분히 작은 저항치로 선정할 필요가 있다. 이 결과, 전류검출수단(2)의 출력전압 V121, V122는 한쪽의 전원 Vcc에 가까운 영역에서 Vi±Vi의 진폭을 갖는다. 상기 레벨시프트회로(31)는 이 전압 V121, V122를 전류증폭수단(3)의 출력용 MOS 트랜지스터 M55, M56의 역치전압 이상으로 시프트하는 것으로서, 이 MOS 트랜지스터 M55, M56의 입력전압(게이트전압)은 대충(Vt+Vi±ΔVI)로 된다. 이 전압은 MOS 트랜지스터 M55, M56의 게이트에 인가되어 전류증폭이 이루어진다.
이 전류증폭작용을 제5b도에 의거하여 상세히 설명한다. 제5b도는 전류검출수단(2)인 저항 R50, R51의 전압-전류특성(가)와 전압-전류변환회로(32)를 구성하는 MOS 트랜지스터 M55, R56의 전압-전류특성(나)를 나타낸 것이다. 전류검출수단(2)의 출력전압과 전압-전류변환회로(32)의 입력전압과의 사이는 레벨시프트(31)에 의해 대충 Vt만큼 전압레벨이 시프트되어 있으며, 가로축원점을 이만큼 어긋나게 하여 도시해 놓았다. 전류검출수단(2)인 저항 R50, R51의 입력전류 I0±ΔI0는 이 저항 R50, R51에서 검출전압 Vd±ΔVd이 검출되며, 이 전압이 레벨시프트된 다음 MOS 트랜지스터 M55, M56에 인가되어, 도시한 바와 같이 전류 I1-I1´, I1-ΔI1˝로 변환된다. MOS 트랜지스터의 상호 콘덕턴스 gm가 드레인전류의 평방근에 비례해서 증가하는 것에서 저항 R50, R51에 의한 전류검출전압 Vd=ΔI0·R50에 변환된 ΔI1=ΔI1´+ΔI1˝=gm2· ΔV1은 ΔI0/I0〈ΔI1/I1로 된다. 즉 전류의 변화분이 증폭된다.
이러한 전류증폭수단(3)의 출력전류는 저항 R52, R53으로 전압에 변환되며, 다시 MOS 트랜지스터 M57, M58, M59, M60으로 이루어진 케렌트 미러형 출력버퍼회로(41)에서 전압 증폭된다. 출력버퍼회로(41)의 입력전압인 MOS 트랜지스터 M59, M60의 게이트전압은 전류증폭수단(3)의 출력전류와 저항 R52, R53의 저항치의 선택에 의해, MOS 트랜지스터 M59, M60의 역치전압 Vt을 끼고, 변환시킬 수 있다.
즉, 저항 R52, R53의 저항치를 R52r이라고하면 출력버퍼회로(41)의 MOS 트랜지스터 M59, M60의 입력게이트전압 Vg60은,
Vg60=(I1+△I1') R52rVg60'
또는
Vg60=(I1+△I1") R52r△Vg60"
로 되며, 전류I1, 저항R52r을 적당히 설정함으로써
Vg60˝〈Vt〈Vg60´로 할 수 있다. 따라서 예를 들면 MOS 트랜지스터 M59의 게이트전압이 Vg60˝일 때에는 이 MOS 트랜지스터는 오프로 되며, 이것에 따라 커렌트 미러회로를 구성하는 MOS 트랜지스터 M57, M58의 상호콘덕턴스 gm및 채널콘덕턴스 gd는 0, 즉 오프상태로 된다. 한편, MOS 트랜지스터 M60의 게이트전압은 이때 Vg60´이며, MOS 트랜지스터 M60은 온으로 된다. 이 결과 출력 전압 V0은 대충 0으로 한다. 반대로 MOS 트랜지스터 M59의 게이트전압이 Vg60´일 때, 커렌트 미러회로를 구성하는 MOS 트랜지스터 M57, M58의 채널 콘덕턴스 gd는 유한의 값, 즉 온 상태로 된다. 그런데 MOS 트랜지스터 M60의 게이트 전압은 MOS 트랜지스터 M59와 차동동작 때문에, Vg60˝이며 오프상태로 되고 따라서 출력전압 V0은 대충 Vcc로 된다. 즉 MOS 트랜지스터 M59, M60을 스위칭동작시킬 수 있으며, 이것에 의해 출력전압 V0의 진폭을 전원전압으로 까지 넓힐 수 있다.
이것에 의해 MOS 트랜지스터 M59, M60을 스위칭동작 시킬 수 있다.
본 실시예에 의하면 전류검출수단(2)의 검출전압치의 선정의 자유도가 커져, 전류증폭수단(3)은 전류의 변화성분을 특히 강조해서 증폭할 수 있다. 또한 입력전압이 미소하여 전압전류변환수단(1)이 반드시 스위칭동작하지 않을 경우에 있어서도, 최종의 전류-전압변환수단(4)내에서 스위칭동작으로 변환할 수 있고, 출력전압은 디지털신호로서 충분한 진폭 즉, 대충 전원전압과 같은 정도의 진폭이 얻어진다.
[제4실시태양]
제6도는 본원 발명의 제4 실시예를 나타낸 도면이며, 제4도와 동일부호는 동일물 또는 해당물을 나타낸다.
제6도에 있어서, 전류증폭수단(3)중 전압 레벨시프트회로(31)는 MOS 다이오우드 M61, M62로 구성되어 있다. 즉, 게이트 G와 드레인 D이 공통 접속된 MOS 트랜지스터 M61, M62를 전류검출수단(2)을 구성하는 저항 R50, R51의 출력단과 전압-전류변환회로(32)를 구성하는 전류증폭수단(3)의 출력 MOS 트랜지스터 M55, M56의 게이트와의 사이에 접속하고, MOS 트랜지스터 M48, M49에 의한 정전류바이어스에 의해 제5a도의 실시예와 같은 전류증폭작용을 시킬 수 있다. 이때, 상기 다이오우드접속의 MOS 트랜지스터 M61, M62와 전압-전류변환회로를 구성하는 출력트랜지스터 M55, M56를 동일도전형 MOS 트랜지스터를 사용함으로써, 역치전압 Vt의 프로세스 불균일성을 억제할 수 있다.
또, 상기 다이오우드접속의 MOS 트랜지스터 M61, M62의 소오스 S측을 상기 저항 R50, R51의 출력단에 접속함으로써, 전류검출수단(2)의 부하용량을 제4도의 실시예의 경우에 비해 경감할 수 있다.
전류증폭수단(3)의 MOS 트랜지스터 M55, M56의 부하에는 저항 R54과 다이오우드 접속된 MOS 트랜지스터 M53및 저항 R55과 다이오우드 접속된 MOS 트랜지스터 M64가 각기 직렬로 접속되어 레벨시프트회로(42)를 구성한다. 이것에 의해 전류-전압변환수단(4)의 MOS 트랜지스터 M55, M56과 저항 R54, R55와의 접속단의 전위 MOS 트랜지스터 M61, M62의 대충 역치전압만큼 시프트할 수 있고, 출력버퍼회로(41)의 입력 MOS 트랜지스터 M59, M60의 게이트 입력전압을 크게 할 수 있다. 이 결과, 출력버퍼회로(41)의 각 MOS 트랜지스터 M59, M60의 상호콘덕턴스 gm를 큰 영역에서 동작시키게 되어, 출력임피이던스를 작게 할 수 있다. 제6도에 있어서, 다이오우드 접속된 MOS 트랜지스터 M59, M60은 바이폴라다이오우드로 치환할 수 있다.
[제5실시태양]
제7도는 ECL·IC(100)와 ECL 레벨인터훼이스를 가지며, 내부 CMOS 동작의 LST(101)에 의한 시스템의 개념도이며, (102)는 이 ECL 입력, 내부 CMOS 동작의 입력인터훼이스로 되는 ECL-CMOS 레벨변환회로이다. ECL-CMOS 레벨변환회로(102)의 소요입출력특성을 제8도에 나타낸다. 제8도에 있어서 가로축은 입력전압 Vi, 세로축은 출력전압 V0을 나타내고, 전원전압은 -5.2V의 경우를 예시하고 있다. ECL 입력전압 Vi은 대충 -1.3V±0.4V이며, ECL-CMOS 레벨변환회로(102)는 이 입력전압 Vi에 대해, 대충 전원전압스핀(Vcc에서 VEE)의 진폭을 갖는 출력전압 V0으로 변환할 필요가 있다.
제9도는 본원발명의 제5의 실시예를 나타낸 회로도이며, 본원 발명을 이런 ECL-CMOS 레벨변환회로에 적용한 일실시예를 나타낸 것이다. 제9도에 있어서, 제3a도, 제4a도와 동일부호는 동일물 또는 해당물을 나타낸다. VR은 대충 -1.3V의 기준전압, Vi는 입력전압이다.
이와 같은 회로에 있어서는 입력전압진폭이 비교적 크며, 전압증폭율은 요구되지 않으며, 고속성이 제1조건으로서 구해진다. 본 실시예는 이와 같은 요구에 합치한 것이며, MOS 트랜지스터 M30, M31은 전압-전류변환수단(1), MOS 트랜지스터 M32, M33은 전류검출수단(2), MOS 트랜지스터 M38, M39는 전류증폭수단(3), MOS 트랜지스터 M52, M53이 전류-전압변환수단(4)으로 된다.
본 실시예에 있어서는 상기 각 수단이 대충 단일 소자로 구성되며, 입출력간을 최단경로로 잇고, 또한 전류검출수단(2)의 검출 전압진폭이 작기 때문에, MOS 트랜지스터 M32, M33의 드레인접합용량, MOS 트랜지스터 M36, M37의 드레인접합용량, MOS 트랜지스터 M38, M39의 게이트용량등의 기생용량, 수단간의 지연시간, 입력미러용량등에 의해 지연이 매우 작아진다.
[제6실시태양]
제10도는 본원 발명의 제6의 실시예를 나타낸 회로도이며, 본원 발명에 의한 ECL-CMOS 레벨변환회로의 다른 실시예를 나타낸 것으로서, 도면에 있어서 제4a도, 제6도, 제9도와 동일부호는 동일물 또는 해당물을 나타낸다.
본 실시예에 있어서는 전압-전류변환수단(2)에 바이폴라트랜지스터를 사용하고 있기 때문에, 이 자동단의 임피이던스를 작게 할 수 있고, 더욱 고속화를 할 수 있다. 또 전압-전류변환회로 (32)의 MOS 트랜지스터 M55, M56의 입력레벨이 커서(전류검출수단 2의 검출전압+레벨시프트회로 31에 의한 레벨시프트전압) MOS 트랜지스터 M55, M56의 상호콘덕턴스 gm의 큰 영역에서 동작시킬 수 있으며, 출력만을 구성하는 전압-전류변환회로(32) 및 전류-전압변환수단(4)의 지연시간도 작게 할 수 있다.
[제7실시태양]
제11도는 본원 발명의 제7도의 실시예를 나타낸 회로도이며, 본원 발명에 의한 ECL-CMOS 레벨변환회로의 다른 실시예를 나타낸 것으로서, 도면에 있어서 제4a도, 제5a도, 제9도, 제10도와 동일부호는 동일물 또는 해당물을 나타낸다.
도면에 있어서 저항 R50과 다이오우드 D50의 병렬회로, 저항 R51과 다이오우드 D51의병렬회로는 전류검출 수단(2)을 구성하며, 바이폴라트랜지스터 Q52, Q53다이오우드 D52, D53MOS 트랜지스터 M48, M49는 전류 증폭수단(3)에 사용되는 레벨시프트회로(31)를 구성하고 있다.
본 실시예에 있어서는 전류검출수단(2)에 저항 R50, R51과 다이오우드 D50, D51의 병렬회로를 사용하고 있기 때문에, 이 전류검출사단(2)의 출력을 클램프할 수 있게 되어, 전압-전류변환수단(3)의 레벨시프트회로(31)을 구성하는 바이폴라트랜지스터 Q52, Q53의 포화를 방지할 수 있다. 또한 레베시프트회로(31)에 바이폴라트랜지스터의 에미터폴로워를 사용하고 있기 때문에, 레벨시프트 전압을 바이어스 전류에 의하지 않고 대충 일정하게 할 수 있으며, 전류증폭율의 제어가 용이해진다.
[제8실시태양]
제12도는 본원 발명의 제8의 실시예를 나타낸 회로도이며, 본원 발명을 메모리의 센스앰프에 적용한 일실시예를 나타낸다.
도면에 있어서 S70은 플립플롭등의 메모리회로, M72, M73은 메모리회로 S70의 선택용 스위칭소자이며 메모리회로 S70와 이 스위칭 소자 M72, M73로 메모리셀을 구성한다.
M70, M71은 비트선 B70, B71의 풀업용 MOS 트랜지스터, W70은 워어드선, M74, M75는 비트선 B70, B71을 선택하는 Y1셀렉터용 MOS 트랜지스터, Q70, Q71은 전압-전류변환수단(1)을 구성하는 제1조의 차동구성 NPN 바이폴라트랜지스터, Z70, Z71은 복수조의 비트선이 Y1셀렉트 MOS 트랜지스터를 통해 접속되는 코몬데이터선으로 상기 전압-전류변환수단(1)을 구성하는 트래지스터 Q70, Q71의 베이스에 입력전압을 부여한다. M76은 상기 차동구성 NPN 바이폴라트랜지스터 Q70, Q71에 바이어스전류를 부여하는 MOS 트랜지스터, Y2는 코몬데이터선에 접속되는 복수조의 전압-전류변환수단(1)의 제1조의 차동구성 NPN 바이폴라트랜지스터 Q70, Q71을 전환하는 입력신호(Y2셀렉트), Q72, Q73은 상기 차동구성 NPN 바이폴라트랜지스터 Q70, Q71의 출력전류를 입력으로 하고, 정전압 아이어스된 베이스접지의 카스코오드단을 구성하는 NPN 바이폴라트랜지스터이며, 이 차동구성 NPN 바이폴라트랜지스터 Q70, Q71과 카스코오드단의 NPN 바이폴라트랜지스터 Q72, Q73로 전압-전류변환수단(1)을 구성한다.
D70, D71은 상기 카스코오드단의 베이스 접지를 부여하는 바이어스회로, R70, R71은 전류검출수단(2)을 구성한다. 저항 Q74, Q75, D72, D73은 각기 상기 전류검출전압을 레벨시프트하는 레벨시프트회로(31)를 구성하는 에미터폴로워를 형성하는 NPN 바이폴라트랜지스터 및 다이오우드이다. M82, M83은 전압-전류변환회로(32)를 구성하는 전류증폭용 MOS 트랜지스터, M84, M85는 전류-전압변환수단(4)을 구성하는 미러접속된 MOS 트랜지스터, M77, M78, M79및 M81은 정전류바이어스를 부여하기 위한 MOS 트랜지스터이다.
본 실시예에 있어서는 전압-전류변환수단(1)을 바이폴라트랜지스터의 카스코오드구성으로 하고 있으며, 입력단에 있어서의 미러효과는 거의 발생하지 않는다. 따라서, 이 수단의 입력 용량을 매우 작게 할 수 있으며, 신호원저항과 입력용량에 의한 지연시간을 대폭 단축할 수 있다. 그리고, 카스코오드단을 구성하는 바이폴라트랜지스터 Q70, Q71, Q72, Q73은 MOS 트랜지스터에 치환할 수 있다. 그 밖에 전류검출수단(2), 전류증폭수단(3), 전압-전류변환수단(4)은 상기 다른 실시예와 똑같은 구성을 취할 수 있다.
이상의 설명에서 명백한 것처럼, 본원 발명의 각 실시예에 의하면 입력차동단은 전압-전류변환수단(1)과 전류검출수단(2)으로 구성되어 있으며, 전압증폭을 목적으로 하지 않는다. 따라서 전압증폭율은 매우 작아 입력용량에 대한 미러효과는 무시할 수 있다. 이 결과, 입력신호원의 출력임피이던스와 입력용량에 영향되는 입력호 1로의 지연시간을 대폭 작게 할 수 있다.
또한, 출력회로는 부하용량을 구동함으로써 지연시간을 작게 하기 때문에 저출력임피이던스이어야 하며, 또한 출력전압의 진폭도 충분히 크지 않으면 안된다. 이를 위한 내부증폭작용을 전류증폭수단(3)으로 행하고 있으며, 특히 입력측에 가까운 고임피이던스회로에 있어서는 각 부의 전압진폭은 작다. 이 때문에 회로 내부에 기생하는 용량과 저항 성분에 의해 생기는 지연시간을 작게 할 수 있다.
이상 기술한 것처럼 본원 발명에 의해 고속으로, 또한 충분한 크기의 레벨변환이 가능한 레벨변환회로를 얻을 수 있다.

Claims (13)

  1. 차동입력전압을 출력전압으로 변환하는 레벨변환회로에 있어서, 상기 차동입력전압을 차동전류로 변환하는 전압-전류변환수단과, 상기 차동전류를 검출하는 전류검출수단과, 상기 전류검출수단의 출력에 의해 상기 차동전류를 증폭하는 전류증폭수단과, 상기 증폭된 차동전류를 출력전압으로 변환하는 전류-전압변환수단을 구비한 것을 특징으로 하는 레벨변환회로.
  2. 상기 전류검출수단 및/또는 상기 전류증폭수단은 커렌트미러회로로 구성되는 것을 특징으로 하는 특허청구의 범위 1기재의 레벨변환회로.
  3. 상기 전압-전류변환수단은 MOS 트랜지스터 또는 바이폴라트랜지스터로 구성되는 것을 특징으로 하는 특허청구의 범위 1기재의 레벨변환회로.
  4. 상기 전압-전류변환수단은 차동전류를 입력으로 하고, 베이스 또는 게이트가 정전압바이어스된 바이폴라트랜지스터 또는 MOS 트랜지스터로 구성되는 카스오코오드단을 갖는 것을 특징으로 하는 특허청구의 범위 1기재의 레벨변환회로.
  5. 상기 전류검출수단은 게이트와 드레인이 동전위인 다이오우드 접속된 MOS 트랜지스터로 구성되는 것을 특징으로 하는 특허청구의 범위 1기재의 레벨변환회로.
  6. 상기 전류검출수단은 저항에 의해 구성되는 것을 특징으로 하는 특허청구의 범위 1기재의 레벨변환회로.
  7. 상기 전류검출수단은 저항과 다이오우드와의 병렬회로에 의해 구성되는 것을 특징으로 하는 특허청구의 범위 1기재의 레벨변환회로.
  8. 상기 전류증폭수단은 레벨시프트회로 및 /또는 전압-전류변환회로로 구성되는 것을 특징으로 하는 특허청구의 범위 1기재의 레벨변환회로.
  9. 상기 레벨시프트회로는 소오스가 상기 전류검출회로의 출력에, 드레인 및 게이트가 출력에 접속되는 MOS 트랜지스터에 의해 구성되는 것을 특징으로 하는 특허청구의 범위 8기재의 레벨변환회로.
  10. 상기 레벨시프트회로는 바이폴라트랜지스터의 범위 8기재의 레벨변환회로.
  11. 상기 전압-전류-변환회로는 MOS 트랜지스터에 의해 구성되는 것을 특징으로 하는 특허청구의 범위 8기재의 레벨 변환회로.
  12. 상기 전류-전압-변환수단은 미러회로로 구성되는 것을 특징으로 하는 특허청구의 범위 1기재의 레벨변환회로.
  13. 상기 전류-전압-변환수단은 레벨시프트회로와 출력버퍼회로로 구성되는 것을 특징으로 하는 특허청구의 범위 1기재의 레벨변환회로.
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