JPH03262324A - レベル変換回路 - Google Patents
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- JPH03262324A JPH03262324A JP2062261A JP6226190A JPH03262324A JP H03262324 A JPH03262324 A JP H03262324A JP 2062261 A JP2062261 A JP 2062261A JP 6226190 A JP6226190 A JP 6226190A JP H03262324 A JPH03262324 A JP H03262324A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
-
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- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に用いられるレベル変換回路に
利用され、特に、微小振幅を大振幅に高速レベル変換す
るレベル変換回路に関する。
利用され、特に、微小振幅を大振幅に高速レベル変換す
るレベル変換回路に関する。
本発明は、微少振幅の入力信号をバイポーラトランジス
タから構成された大力バッファ回路に人力し、その出力
を相補型インバータ回路で大振幅の出力信号にレベル変
換出力するレベル変換回路において、 相補型インバータ回路を構成するＰチャネルおよびＮチ
ャネル電界効果トランジスタのゲート間にカップリング
用のコンデンサを接続することにより、 高速化と消費電力の低減化とを図ったものである。
タから構成された大力バッファ回路に人力し、その出力
を相補型インバータ回路で大振幅の出力信号にレベル変
換出力するレベル変換回路において、 相補型インバータ回路を構成するＰチャネルおよびＮチ
ャネル電界効果トランジスタのゲート間にカップリング
用のコンデンサを接続することにより、 高速化と消費電力の低減化とを図ったものである。
第７ｒＩＡは第一従来例を示す回路図である。
本第一従来例は、ＥＣＬ （エミッタカップルドロジッ
ク）レベルの入力信号を受けるＥＣＬ型の入力バッファ
回路（ＥＣＬ）１０の出力信号Ｘが、ＣＭＯＳインバー
タ回路を形成するＰチャネルＭＯ３）ランジスタ（以下
、ＰＭＯ３Ｔという。）Ｍ７１のゲートに入り、Ｎチャ
ネルＭＯ３）ランジスタ（以下、ＮＭＯ５Ｔという。）
Ｍ、２はＮＭＯ３ＴＭｆｆ、とともにカレントミラー回
路を形成している。この電流源としてＮＭＯ３ＴＭ７．
のドレインにＰＭＯ３ＴＭ１．のドレインを接続し、Ｐ
ＭＯ３ＴＭｔａソース側に出力信号Ｘを入力し、ゲート
電圧を適当な設定値（ＶＨ２）として与える。そして、
ＰＭＯ３ＴＭ、、とＮＭＯ３ＴＭｆｆ２とｌｔ−通ｔ”
レインから出力信号ＯＵＴが出力されるように、レベル
変換部（ＬＣ）２０が構成されている。（例えば、特開
昭６３−２７２１１９号参照）。
ク）レベルの入力信号を受けるＥＣＬ型の入力バッファ
回路（ＥＣＬ）１０の出力信号Ｘが、ＣＭＯＳインバー
タ回路を形成するＰチャネルＭＯ３）ランジスタ（以下
、ＰＭＯ３Ｔという。）Ｍ７１のゲートに入り、Ｎチャ
ネルＭＯ３）ランジスタ（以下、ＮＭＯ５Ｔという。）
Ｍ、２はＮＭＯ３ＴＭｆｆ、とともにカレントミラー回
路を形成している。この電流源としてＮＭＯ３ＴＭ７．
のドレインにＰＭＯ３ＴＭ１．のドレインを接続し、Ｐ
ＭＯ３ＴＭｔａソース側に出力信号Ｘを入力し、ゲート
電圧を適当な設定値（ＶＨ２）として与える。そして、
ＰＭＯ３ＴＭ、、とＮＭＯ３ＴＭｆｆ２とｌｔ−通ｔ”
レインから出力信号ＯＵＴが出力されるように、レベル
変換部（ＬＣ）２０が構成されている。（例えば、特開
昭６３−２７２１１９号参照）。
次に、本第一従来例の動作について説明する。
入力信号ＩＮとしてＥＣＬレベル（ハイレベル−０，９
Ｖ、ロウレベル−１，７Ｖ）の微少振幅信号が与えられ
ると、バイポーラトランジスタ（以下、ＢＩＰＴという
。）Ｑ＋ と定電流源Ｉｔからなる入カニミッタフォロ
ア（以下ＥＦという。）回路を介して、Ｂ Ｉ Ｐ Ｔ
Ｑ２およびＱ３からなるカレントスイッチのＢＩＰＴ
Ｑ２側のベースに入力信号ＩＮ、ＢＩＰＴＱ３側（７）
ベースニ基準電圧ＶＲ。
Ｖ、ロウレベル−１，７Ｖ）の微少振幅信号が与えられ
ると、バイポーラトランジスタ（以下、ＢＩＰＴという
。）Ｑ＋ と定電流源Ｉｔからなる入カニミッタフォロ
ア（以下ＥＦという。）回路を介して、Ｂ Ｉ Ｐ Ｔ
Ｑ２およびＱ３からなるカレントスイッチのＢＩＰＴ
Ｑ２側のベースに入力信号ＩＮ、ＢＩＰＴＱ３側（７）
ベースニ基準電圧ＶＲ。
が入り、定電流源１．と負荷抵抗Ｒ１およびＲ２により
決まる振幅が、ＥＦ用ＢＩＦ’ＴＱ、およびＱｓを介し
て正相の出力信号Ｘ、逆相の出力信号Ｘとして出力され
る。この人力バッファ回路１０の出力振幅は、次段のレ
ベル変換部２０の入力になるため、できるだけ大きくし
た方がよいが、人力バッファ回路１０での遅れが顕著に
ならない適値として約１．５ｖ程度が一般的である。従
って、「ハイ」レベルはＰＮ接合順方向電圧により−０
，８Ｖ、「ロウ」レベルは−２，３ｖとなる。
決まる振幅が、ＥＦ用ＢＩＦ’ＴＱ、およびＱｓを介し
て正相の出力信号Ｘ、逆相の出力信号Ｘとして出力され
る。この人力バッファ回路１０の出力振幅は、次段のレ
ベル変換部２０の入力になるため、できるだけ大きくし
た方がよいが、人力バッファ回路１０での遅れが顕著に
ならない適値として約１．５ｖ程度が一般的である。従
って、「ハイ」レベルはＰＮ接合順方向電圧により−０
，８Ｖ、「ロウ」レベルは−２，３ｖとなる。
この人力バッファ回路１０からの信号がレベル変換部２
０に入力されたとき、まず「ハイ」レベル人力では、Ｃ
ＭＯＳインバータを形成するＰＭＯ３Ｔ Ｍ ７ｒ ｉ
ｔ、しきい値電圧ｖＴＰ！＝ｉ ０．８Ｖのため「オフ
」する。一方、ソース人力のＰＭＯ５ＴＭｆｆ３は、ゲ
ートの基準電圧ＶＲ２を、 （出力信号ＸおよびＸの振幅＋しきい値Ｖア、）＝−２
，５Ｖ に設定しであるために「オン」し、飽和領域で動作させ
ることにより定電流源として働く。ゲートおよびドレイ
ンを接続したＮ Ｍ ＯＳ Ｔ Ｍ ｔ ａがこの定電
流源の負荷となり、ＣＭＯＳインバータを形成するＮ
Ｍ ＯＳ Ｔ Ｍ ７２をカレントミラー回路として「
オン」させる。従ってＣＭＯＳインバータからの出力信
号ＯＵＴは、Ｎ Ｍ ＯＳ Ｔ Ｍ ７２により電荷の
放電がなされ電位は最低電位（ＶＸＥ）となる。
０に入力されたとき、まず「ハイ」レベル人力では、Ｃ
ＭＯＳインバータを形成するＰＭＯ３Ｔ Ｍ ７ｒ ｉ
ｔ、しきい値電圧ｖＴＰ！＝ｉ ０．８Ｖのため「オフ
」する。一方、ソース人力のＰＭＯ５ＴＭｆｆ３は、ゲ
ートの基準電圧ＶＲ２を、 （出力信号ＸおよびＸの振幅＋しきい値Ｖア、）＝−２
，５Ｖ に設定しであるために「オン」し、飽和領域で動作させ
ることにより定電流源として働く。ゲートおよびドレイ
ンを接続したＮ Ｍ ＯＳ Ｔ Ｍ ｔ ａがこの定電
流源の負荷となり、ＣＭＯＳインバータを形成するＮ
Ｍ ＯＳ Ｔ Ｍ ７２をカレントミラー回路として「
オン」させる。従ってＣＭＯＳインバータからの出力信
号ＯＵＴは、Ｎ Ｍ ＯＳ Ｔ Ｍ ７２により電荷の
放電がなされ電位は最低電位（ＶＸＥ）となる。
次に、「ロウ」レベルが入力されたときは、ＰＭ ＯＳ
Ｔ Ｍ 、ｒが「オン」シ、Ｎ Ｍ ＯＳ Ｔ Ｍ７
ｓ Ｉｔ ７−ス・ゲート電圧にしきい値電圧ｖ７．シ
が豆たないために「オフ」シ、カレントミラーを形成す
るＮ Ｍ ＯＳ Ｔ Ｍ 、ａおよびＭ ７ 、も「オ
フコする。従って、出力信号ＯＵＴはＰＭＯ３ＴＭ、、
にょる充電作用で最高電位（Ｖ ｃ ｃ ）になる。
Ｔ Ｍ 、ｒが「オン」シ、Ｎ Ｍ ＯＳ Ｔ Ｍ７
ｓ Ｉｔ ７−ス・ゲート電圧にしきい値電圧ｖ７．シ
が豆たないために「オフ」シ、カレントミラーを形成す
るＮ Ｍ ＯＳ Ｔ Ｍ 、ａおよびＭ ７ 、も「オ
フコする。従って、出力信号ＯＵＴはＰＭＯ３ＴＭ、、
にょる充電作用で最高電位（Ｖ ｃ ｃ ）になる。
第８図は第二従来例を示す回路図である。
本第二従来例は、第８図に示すように、第一従来例に対
し、大振幅信号を出力するＣＭＯＳインバータのＰＭＯ
３ＴＭ□をソース入力タイプとし、カレントミラー回路
側のＮＭＯ３ＴＭ、、およびＭ、４の電流源側のＰ Ｍ
ＯＳ Ｔ Ｍｓｓをゲート入力タイプに入れ換えた回
路である。基準電圧ＶＲ，は同一電圧である。（例えば
、国際固体回路カンファレンスの論文抄録、ｒｌｓｓｃ
ｃ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬＰＡＰＥ
Ｒ３Ｊ （１９８９） Ｉ）Ｉ）３２−３３参照）。
し、大振幅信号を出力するＣＭＯＳインバータのＰＭＯ
３ＴＭ□をソース入力タイプとし、カレントミラー回路
側のＮＭＯ３ＴＭ、、およびＭ、４の電流源側のＰ Ｍ
ＯＳ Ｔ Ｍｓｓをゲート入力タイプに入れ換えた回
路である。基準電圧ＶＲ，は同一電圧である。（例えば
、国際固体回路カンファレンスの論文抄録、ｒｌｓｓｃ
ｃ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬＰＡＰＥ
Ｒ３Ｊ （１９８９） Ｉ）Ｉ）３２−３３参照）。
第一従来例では、レベル変換部２０への入力信号である
出力信号Ｘに対し、逆相の信号が出力信号ＯＵＴとして
得られるのに対し、第二従来例では、同相の出力信号Ｏ
ＵＴが得られる。
出力信号Ｘに対し、逆相の信号が出力信号ＯＵＴとして
得られるのに対し、第二従来例では、同相の出力信号Ｏ
ＵＴが得られる。
この従来のレベル変換回路では、ＣＭＯＳインバータを
形成すＮＭＯ３Ｔ側の「オン」および「オフ」は、ソー
ス入力方式またはゲート入力方式（７）ＰＭＯ３Ｔスイ
ッチを受けたＮＭＯ３Ｔカレントミラー回路を通して行
われるために遅延時間が大きい。また、出力が「ロウ」
レベルのときには、ＮＭＯ３Ｔのカレントミラー回路が
「オン」するため貫通電流が流れる。
形成すＮＭＯ３Ｔ側の「オン」および「オフ」は、ソー
ス入力方式またはゲート入力方式（７）ＰＭＯ３Ｔスイ
ッチを受けたＮＭＯ３Ｔカレントミラー回路を通して行
われるために遅延時間が大きい。また、出力が「ロウ」
レベルのときには、ＮＭＯ３Ｔのカレントミラー回路が
「オン」するため貫通電流が流れる。
また、動作速度の高速化を図るためには、トランジスタ
の「オン」能力を高くする必要があるため、前記貫通電
流の増大および「オフ」時でも多少の貫通電流が必要と
なる。従って、これらの特性は多数本の入力信号をレベ
ル変換する半導体集積回路においては、高速化と低消費
電力を実現するための大きな課題となっている。
の「オン」能力を高くする必要があるため、前記貫通電
流の増大および「オフ」時でも多少の貫通電流が必要と
なる。従って、これらの特性は多数本の入力信号をレベ
ル変換する半導体集積回路においては、高速化と低消費
電力を実現するための大きな課題となっている。
本発明の目的は、前記の課題を解決することにより、高
速化と低消費電力化とを図ったレベル変換回路を提供す
ることにある。
速化と低消費電力化とを図ったレベル変換回路を提供す
ることにある。
本発明は、バイポーラトランジスタを含み、微少振幅の
入力信号を入力し所定の位相および振幅を有する出力信
号を出力する人力バッファ回路と、Ｐｆヤネルの第一の
電界効果トランジスタおよびＮチャネルの第二の電界効
果トランジスタを含み、前記第一または第二の電界効果
トランジスタのゲート端子に前記入カバッファ回路から
の出力信号を入力し大振幅にレベル変換された出力信号
を出力する相補型インバータ回路を含むレベル変換部と
を備えたレベル変換回路において、前記第一および第二
の電界効果トランジスタのゲート端子間に接続されたコ
ンデンサを含むことを特徴とする。
入力信号を入力し所定の位相および振幅を有する出力信
号を出力する人力バッファ回路と、Ｐｆヤネルの第一の
電界効果トランジスタおよびＮチャネルの第二の電界効
果トランジスタを含み、前記第一または第二の電界効果
トランジスタのゲート端子に前記入カバッファ回路から
の出力信号を入力し大振幅にレベル変換された出力信号
を出力する相補型インバータ回路を含むレベル変換部と
を備えたレベル変換回路において、前記第一および第二
の電界効果トランジスタのゲート端子間に接続されたコ
ンデンサを含むことを特徴とする。
また、本発明は、前記レベル変換部は、前記入力バッフ
ァ回路からの出力信号がゲートに人力されていない方の
前記第一または第二の電界効果トランジスタの定常時の
ゲート電位を、前記人力バッファ回路からの出力信号に
従って前記第一または第二の電界効果トランジスタが導
通状態または非導通状態になる第一の値または第二の値
に切り換えて設定するゲート電位設定回路を含むことを
特徴とする。
ァ回路からの出力信号がゲートに人力されていない方の
前記第一または第二の電界効果トランジスタの定常時の
ゲート電位を、前記人力バッファ回路からの出力信号に
従って前記第一または第二の電界効果トランジスタが導
通状態または非導通状態になる第一の値または第二の値
に切り換えて設定するゲート電位設定回路を含むことを
特徴とする。
また、本発明は、前記ゲート電位設定回路は、前記ゲー
ト電位を第一の値に設定する第一の基準電源と、第二の
値に設定する第二の基準電源と、前記入力バッファ回路
からの出力信号に従って前記第一の基準電源または前記
第二の基準電源を前記第一または第二の電界効果トラン
ジスタのゲート端子に接続する第一の制御回路とを含む
ことができる。
ト電位を第一の値に設定する第一の基準電源と、第二の
値に設定する第二の基準電源と、前記入力バッファ回路
からの出力信号に従って前記第一の基準電源または前記
第二の基準電源を前記第一または第二の電界効果トラン
ジスタのゲート端子に接続する第一の制御回路とを含む
ことができる。
また、本発明は、前とゲート電位設定回路は、前記ゲー
ト電位を第一の値に設定する第一の基準電源と、この第
一の基準電源と前記第一または第二の電界効果トランジ
スタのゲート端子間に接続された抵抗と、前記入力バッ
ファ回路からの出力信号に従って前記ゲート電位を前記
第一の値または前記抵抗により分圧された前記第二の値
に切り換える第二の制御回路とを含むことができる。
ト電位を第一の値に設定する第一の基準電源と、この第
一の基準電源と前記第一または第二の電界効果トランジ
スタのゲート端子間に接続された抵抗と、前記入力バッ
ファ回路からの出力信号に従って前記ゲート電位を前記
第一の値または前記抵抗により分圧された前記第二の値
に切り換える第二の制御回路とを含むことができる。
また、本発明は、前記相補型インバータ回路からの出力
信号を入力し前記出力信号を増幅出力するバイポーラト
ランジスタから構成された駆動回路を含むことを特徴と
する。
信号を入力し前記出力信号を増幅出力するバイポーラト
ランジスタから構成された駆動回路を含むことを特徴と
する。
また、本発明は、複数Ｍ個の第一の出力信号が出力され
るように構成された複数Ｎ個の前記入力バッファ回路と
、Ｍ×Ｎ個の前記第一の出力信号を入力しデコードを行
いＭ個の第二の出力信号を出力するデコーダ回路と、Ｍ
個の前記第二の出力信号をそれぞれ入力しレベル変換さ
れた第三の出力信号を出力するＭ個の前記レベル変換部
とを備えたことを特徴とする。
るように構成された複数Ｎ個の前記入力バッファ回路と
、Ｍ×Ｎ個の前記第一の出力信号を入力しデコードを行
いＭ個の第二の出力信号を出力するデコーダ回路と、Ｍ
個の前記第二の出力信号をそれぞれ入力しレベル変換さ
れた第三の出力信号を出力するＭ個の前記レベル変換部
とを備えたことを特徴とする。
〔作用〕
相補型インバータを構成する例えばＰＭＯ５ＴとＮＭＯ
３Ｔのゲート間に接続されたコンデンサはカップリング
コンデンサとして動作し、ＰＭＯ３Ｔのゲートに入力さ
れた入力バッファ回路の出力信号は同時にＮＭＯ３Ｔの
ゲートに与えられＮＭＯ３Ｔの「オン」 ・ 「オフ」
動作が速くなる。
３Ｔのゲート間に接続されたコンデンサはカップリング
コンデンサとして動作し、ＰＭＯ３Ｔのゲートに入力さ
れた入力バッファ回路の出力信号は同時にＮＭＯ３Ｔの
ゲートに与えられＮＭＯ３Ｔの「オン」 ・ 「オフ」
動作が速くなる。
そして、このＮＭＯ３Ｔの「オン」 「オフ」動作は
、その定常時のゲート電位を、入力バッファ回路の出力
信号に従ってＮＭＯ３Ｔが確実に「オン」 ・「オフ」
動作を行うように、ゲート電位設定回路により設定され
る。
、その定常時のゲート電位を、入力バッファ回路の出力
信号に従ってＮＭＯ３Ｔが確実に「オン」 ・「オフ」
動作を行うように、ゲート電位設定回路により設定され
る。
従って、入力バッファ回路の出力信号にょるＮＭＯ３Ｔ
の「オンコ 「オフＪ動作が高速化され、結果として
回路の高速化と、ＣＭＯＳインバータ回路の貫通電流の
低減による低消費電力化とを図ることが可能となる。
の「オンコ 「オフＪ動作が高速化され、結果として
回路の高速化と、ＣＭＯＳインバータ回路の貫通電流の
低減による低消費電力化とを図ることが可能となる。
また、例えば、ＣＭＯＳインバータ回路の出力信号を増
幅するバイポーラトランジスタから構成される駆動回路
を設けることにより、負荷容量の急速な充放電を行わせ
、より高速化を図ることができる。
幅するバイポーラトランジスタから構成される駆動回路
を設けることにより、負荷容量の急速な充放電を行わせ
、より高速化を図ることができる。
さらに、大力バッファ回路とゲート電位設定回路を含む
相補型インバータ回路との間にデコーダ回路を設けるこ
とにより、前記貫通電流の一層の低減を図ることができ
る。
相補型インバータ回路との間にデコーダ回路を設けるこ
とにより、前記貫通電流の一層の低減を図ることができ
る。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示す回路図である。
入力信号ＩＮとしてＥＣＬレベル（「ハイ」レベル＝−
Ｑ、９Ｖ、ｒｏつ」レベル＝−１，７Ｖ）（７）微少振
幅の信号が与えられる。入力信号ＩＮは、Ｂ ｒ ＰＴ
Ｑ、の入力ＥＦを通り、エミッタ結合型電流スイッチを
形成するＢ［’ＴＱ、およびＱ。
Ｑ、９Ｖ、ｒｏつ」レベル＝−１，７Ｖ）（７）微少振
幅の信号が与えられる。入力信号ＩＮは、Ｂ ｒ ＰＴ
Ｑ、の入力ＥＦを通り、エミッタ結合型電流スイッチを
形成するＢ［’ＴＱ、およびＱ。
のＢＩＰＴＱ、側ベースに入り、Ｂ Ｉ Ｐ Ｔ Ｑｓ
側には基準電圧ＶＲ，（＝−２，ＩＶ）が与えられる。
側には基準電圧ＶＲ，（＝−２，ＩＶ）が与えられる。
定電流電工、によるコレクタの負荷抵抗Ｒ１およびＲ２
の電圧降下の有無により「ロウ」レベルおよび「ハイ」
レベルを発生し、これら信号が出力ＥＦ回路のＢＩＰＴ
Ｑ、およびＱ５０ベースに人力され、それらのエミッタ
からそれぞれ入力信号ＩＮに対する同相および逆相の出
力信号ＸおよびＸが出力される。ＩＥはこの出力ＥＦ回
路の定電流源である。
の電圧降下の有無により「ロウ」レベルおよび「ハイ」
レベルを発生し、これら信号が出力ＥＦ回路のＢＩＰＴ
Ｑ、およびＱ５０ベースに人力され、それらのエミッタ
からそれぞれ入力信号ＩＮに対する同相および逆相の出
力信号ＸおよびＸが出力される。ＩＥはこの出力ＥＦ回
路の定電流源である。
この人力バッファ回路（ＥＣＬ）１０の出力信号Ｘおよ
びＸはレベル変換部（ＬＣ）３０に人力される。出力信
号Ｘは、ＣＭＯＳインバータを形成するＰＭＯ３ＴＭ、
、およびＮ Ｍ ＯＳ Ｔ Ｍ ＋ ２のＰＭＯ３ＴＭ
、、（７）ケ−） ｊ、１ｍ人力サレル。ＮＭＯＳ Ｔ
Ｍ１１のゲートは出力信号Ｘラインとの間にカップリン
グ用のコンデンサＣ１、を介して接続されており、この
インバータの出力がレベル変換回路の出力信号ＯＵＴと
なる。
びＸはレベル変換部（ＬＣ）３０に人力される。出力信
号Ｘは、ＣＭＯＳインバータを形成するＰＭＯ３ＴＭ、
、およびＮ Ｍ ＯＳ Ｔ Ｍ ＋ ２のＰＭＯ３ＴＭ
、、（７）ケ−） ｊ、１ｍ人力サレル。ＮＭＯＳ Ｔ
Ｍ１１のゲートは出力信号Ｘラインとの間にカップリン
グ用のコンデンサＣ１、を介して接続されており、この
インバータの出力がレベル変換回路の出力信号ＯＵＴと
なる。
この駆動用ＣＭＯＳインバータ回路（ＬＣ（ａ））３０
ａの他にＮ Ｍ ＯＳ Ｔ Ｍ １ａのゲート電位Ｖａ
の定常時のレベルを設定するゲート電位設定回路（ＬＣ
（ｂ））３０ｂがある。これは出力信号Ｘをゲートに受
けるＰ Ｍ ＯＳ Ｔ Ｍ＋ ｓとこの負荷としてドレ
インとゲートとを短絡したＮＭＯ３ＴＭ、、、およびこ
の出力電圧ｖｂを入力とするＰＭＯ３ＴＭ、、およびＮ
ＭＯ３ＴＭ、ＳとからなるＣＭＯＳインバータ回路を有
し、Ｐ Ｍ ＯＳ Ｔ Ｍ Ｉｓのソースは設定された
基準電圧ＶＲ２に接続され、Ｎ Ｍ ＯＳ Ｔ Ｍ ＋
ｓのソースには、別の基準電圧ＶＲ，，が接続され、
このＣＭＯＳインバータ回路の出力がＮＭＯ３ＴＭ、。
ａの他にＮ Ｍ ＯＳ Ｔ Ｍ １ａのゲート電位Ｖａ
の定常時のレベルを設定するゲート電位設定回路（ＬＣ
（ｂ））３０ｂがある。これは出力信号Ｘをゲートに受
けるＰ Ｍ ＯＳ Ｔ Ｍ＋ ｓとこの負荷としてドレ
インとゲートとを短絡したＮＭＯ３ＴＭ、、、およびこ
の出力電圧ｖｂを入力とするＰＭＯ３ＴＭ、、およびＮ
ＭＯ３ＴＭ、ＳとからなるＣＭＯＳインバータ回路を有
し、Ｐ Ｍ ＯＳ Ｔ Ｍ Ｉｓのソースは設定された
基準電圧ＶＲ２に接続され、Ｎ Ｍ ＯＳ Ｔ Ｍ ＋
ｓのソースには、別の基準電圧ＶＲ，，が接続され、
このＣＭＯＳインバータ回路の出力がＮＭＯ３ＴＭ、。
のゲートに接続されるような回路構成となっている。
本発明の特徴は、第１図において、駆動用ＣＭＯＳイン
バータ回路３０ａを構成する第一の電界効果トランジス
タであるＰＭＯ３ＴＭ、、と第二の電界効果トランジス
タであるＮ Ｍ ＯＳ Ｔ Ｍ １２のゲート間に、カ
ップリング用のコンデンサＣＩ １を接続し、さらにＮ
Ｍ ＯＳ Ｔ Ｍ ｌ ２のゲート電位を、人力バッ
ファ回路１０の出力信号Ｘに従ってＮＭＯＳ ＴＭ Ｉ
２を「オン」または「オフ」させる第一の値または第二
の値に切り換えて設定するゲート電位設定回路３０ｂを
設けたことにある。
バータ回路３０ａを構成する第一の電界効果トランジス
タであるＰＭＯ３ＴＭ、、と第二の電界効果トランジス
タであるＮ Ｍ ＯＳ Ｔ Ｍ １２のゲート間に、カ
ップリング用のコンデンサＣＩ １を接続し、さらにＮ
Ｍ ＯＳ Ｔ Ｍ ｌ ２のゲート電位を、人力バッ
ファ回路１０の出力信号Ｘに従ってＮＭＯＳ ＴＭ Ｉ
２を「オン」または「オフ」させる第一の値または第二
の値に切り換えて設定するゲート電位設定回路３０ｂを
設けたことにある。
次に、本第一実施例の動作について第２図（ａ）および
い）を用いて説明する。第２図（ａ）は入力信号が変化
したときの回路内部接点電位の時間変化を示し、第２図
（ｂ）は電源ｖｉｇに流れる電源電流の時間変化を示す
。まず時刻ｔ１で入力信号ＩＮが「ロウ」レベルから「
ハイ」レベルに変化したとき、入力バッファ回路１０の
逆相の出力信号又は「ノ１イ」レベル−〇、８ｖから「
ロウ」レベル−２，３ｖへ急速に降下する。この振幅は
約１．５Ｖであるが、この値はＥＣＬ回路の高速性を保
てる最大の振幅まで大きくし次段のレベル変換をできる
だけ容易にする最適値である。
い）を用いて説明する。第２図（ａ）は入力信号が変化
したときの回路内部接点電位の時間変化を示し、第２図
（ｂ）は電源ｖｉｇに流れる電源電流の時間変化を示す
。まず時刻ｔ１で入力信号ＩＮが「ロウ」レベルから「
ハイ」レベルに変化したとき、入力バッファ回路１０の
逆相の出力信号又は「ノ１イ」レベル−〇、８ｖから「
ロウ」レベル−２，３ｖへ急速に降下する。この振幅は
約１．５Ｖであるが、この値はＥＣＬ回路の高速性を保
てる最大の振幅まで大きくし次段のレベル変換をできる
だけ容易にする最適値である。
レベル変換部３０の駆動用ＣＭＯＳインバータ３０ａの
ＰＭＯ３ＴＭ、、のゲートに出力信号又が人力される。
ＰＭＯ３ＴＭ、、のゲートに出力信号又が人力される。
Ｐ Ｍ ＯＳ Ｔ Ｍ ｌｌのしきい値Ｖ？Ｐを、ｖｔ
ｐζ−００ＳＶに設定することにより、出力信号Ｘの降
下でこのＰ Ｍ ＯＳ Ｔ Ｍ ｒ ＋は「オフ」から
「オン」に変化する。同時に出力信号Ｘの降下信号はコ
ンデンサＣ１１を介してＮＭＯ３ＴＭＩ□のゲートに伝
わるため、Ｎ Ｍ ＯＳ Ｔ Ｍ Ｉ２のゲート電位Ｖ
ａが定常時でＶａ＝−２，３Ｖに設定されていれば、ゲ
ート電位Ｖａは出力信号Ｘの変化に遅れることなく降下
し−３，８Ｖまで下がる。Ｎ Ｍ ＯＳ Ｔ Ｍ Ｉ
２のしきい値電圧ＶＴＩＩをＶｔ＊＃ ０．７Ｖに設定
しておけば、電源電圧Ｖｐｐ＝ ４．５Ｖ状態テハＮ
Ｍ ＯＳ Ｔ Ｍ ｌ ２は「オン」から「オフ」に
変化する。従って、駆動用ＣＭＯＳインバータ回路３０
ａの出力信号ＯＵＴは、負側の電源電圧Ｖ ｔ Ｅから
正側の電源電圧Ｖｃｃまで上昇する。
ｐζ−００ＳＶに設定することにより、出力信号Ｘの降
下でこのＰ Ｍ ＯＳ Ｔ Ｍ ｒ ＋は「オフ」から
「オン」に変化する。同時に出力信号Ｘの降下信号はコ
ンデンサＣ１１を介してＮＭＯ３ＴＭＩ□のゲートに伝
わるため、Ｎ Ｍ ＯＳ Ｔ Ｍ Ｉ２のゲート電位Ｖ
ａが定常時でＶａ＝−２，３Ｖに設定されていれば、ゲ
ート電位Ｖａは出力信号Ｘの変化に遅れることなく降下
し−３，８Ｖまで下がる。Ｎ Ｍ ＯＳ Ｔ Ｍ Ｉ
２のしきい値電圧ＶＴＩＩをＶｔ＊＃ ０．７Ｖに設定
しておけば、電源電圧Ｖｐｐ＝ ４．５Ｖ状態テハＮ
Ｍ ＯＳ Ｔ Ｍ ｌ ２は「オン」から「オフ」に
変化する。従って、駆動用ＣＭＯＳインバータ回路３０
ａの出力信号ＯＵＴは、負側の電源電圧Ｖ ｔ Ｅから
正側の電源電圧Ｖｃｃまで上昇する。
次に、入力信号ＩＮが時刻ｔ２で「ハイ」レベルから「
ロウ」レベルに変化したときは逆の動作となり、出力信
号又は−２，３ｖから一〇、８ｖに上昇するため、ＰＭ
Ｏ３ＴＭ、Ｉは「オン」から、「オフ」に変化し、ゲー
ト電位Ｖａが定常時でＶａ ＝−３，８Ｖに設定されて
いれば、出力信号Ｘの変化に対応しゲート電位Ｖａも−
３，８ｖから−２，３ｖに上昇するので、ＮＭＯ３ＴＭ
、！、は「オフ」から「オン」に変化し、出力信号ＯＵ
Ｔは電源電圧Ｖ。Ｃから電源電圧Ｖｔｖに降下する。
ロウ」レベルに変化したときは逆の動作となり、出力信
号又は−２，３ｖから一〇、８ｖに上昇するため、ＰＭ
Ｏ３ＴＭ、Ｉは「オン」から、「オフ」に変化し、ゲー
ト電位Ｖａが定常時でＶａ ＝−３，８Ｖに設定されて
いれば、出力信号Ｘの変化に対応しゲート電位Ｖａも−
３，８ｖから−２，３ｖに上昇するので、ＮＭＯ３ＴＭ
、！、は「オフ」から「オン」に変化し、出力信号ＯＵ
Ｔは電源電圧Ｖ。Ｃから電源電圧Ｖｔｖに降下する。
つまり、カップリング用のコンデンサＣ１ｌにより入力
された逆相の出力信号Ｘの信号変化は、同時刻でＮ Ｍ
ＯＳ Ｔ Ｍ ｌ ２のゲートに伝わり、駆動用ＣＭ
ＯＳインバータ回路３０ａのＰＭＯ３ＴＭ、、およびＮ
ＭＯ３ＴＭＩ□を「オン」または「オフ」させることが
できるため、高速で電源電圧間の大振幅信号を出力でき
、かつ通常のＣＭＯ３回路と同様に貫通電流をほとんど
無くすことが可能となる。
された逆相の出力信号Ｘの信号変化は、同時刻でＮ Ｍ
ＯＳ Ｔ Ｍ ｌ ２のゲートに伝わり、駆動用ＣＭ
ＯＳインバータ回路３０ａのＰＭＯ３ＴＭ、、およびＮ
ＭＯ３ＴＭＩ□を「オン」または「オフ」させることが
できるため、高速で電源電圧間の大振幅信号を出力でき
、かつ通常のＣＭＯ３回路と同様に貫通電流をほとんど
無くすことが可能となる。
ただし、Ｎ Ｍ ＯＳ Ｔ Ｍ １２のゲート電位Ｖａ
の定常時での電位を設定し、次の過渡変動に備えなけれ
ばならないため、定常時のゲート電位設定回路３０ｂが
必要となる。
の定常時での電位を設定し、次の過渡変動に備えなけれ
ばならないため、定常時のゲート電位設定回路３０ｂが
必要となる。
次に、このゲート電位設定回路（ＬＣ（ｂ））３０ｂの
動作を説明する。出力信号Ｘが「ハイ」レベルのときは
、ＰＭＯ３ＴＭ１３は「オフ」するので出力電圧ｖｂは
「ロウ」レベル（＃−３，８Ｖ）となり、ＣＭＯＳイン
バータのＰ Ｍ ＯＳ Ｔ Ｍ ｒ ｓは「オンＪ 、
ＮＭＯ３ＴＭ＋ｓは「オフ」となる。従って、Ｖａ ＝
ＶＲ，となり、ＶＲ２＝−２，３Ｖに設定されていれば
よい。また出力信号Ｘが「ロウ」レベルのときは出力電
圧ｖｂは一２ｖ程度まで上昇するので、Ｐ Ｍ ＯＳ
Ｔ Ｍ ｒ ｓは「オフＪ 、ＮＭＯ３ＴＭ＋ｓが「オ
ン」となり、ＶＲ２，＝ −３，８Ｖｌ；ｌ：設定され
ていればよい。これらの設定電位は最低電位をＶＥＥと
したとき、出力信号Ｘの振幅ＶｘおよびＮＭＯ３Ｔのし
きい値電圧Ｖｒｗにより下式で与えられる。
動作を説明する。出力信号Ｘが「ハイ」レベルのときは
、ＰＭＯ３ＴＭ１３は「オフ」するので出力電圧ｖｂは
「ロウ」レベル（＃−３，８Ｖ）となり、ＣＭＯＳイン
バータのＰ Ｍ ＯＳ Ｔ Ｍ ｒ ｓは「オンＪ 、
ＮＭＯ３ＴＭ＋ｓは「オフ」となる。従って、Ｖａ ＝
ＶＲ，となり、ＶＲ２＝−２，３Ｖに設定されていれば
よい。また出力信号Ｘが「ロウ」レベルのときは出力電
圧ｖｂは一２ｖ程度まで上昇するので、Ｐ Ｍ ＯＳ
Ｔ Ｍ ｒ ｓは「オフＪ 、ＮＭＯ３ＴＭ＋ｓが「オ
ン」となり、ＶＲ２，＝ −３，８Ｖｌ；ｌ：設定され
ていればよい。これらの設定電位は最低電位をＶＥＥと
したとき、出力信号Ｘの振幅ＶｘおよびＮＭＯ３Ｔのし
きい値電圧Ｖｒｗにより下式で与えられる。
ゲート電位Ｖａは、コンデンサＣ１ｌとＰＭＯ３Ｔ Ｍ
Ｉ ８またはＮＭＯ３ＴＭ、５０オン時のインピーダ
ンスによる時定数に従う充放電により定常設定値に近づ
く。この速度は高速にする必要はないので、ＰＭＯＳ
ＴＭ、、およびＮ Ｍ ＯＳ Ｔ Ｍ ｒ ｓのインピ
ーダンスを充分大きくすることにより、（Ｃ１゜を（１
，１〜０．３ｐＦ程度にした場合、５０〜１０ＤＫΩ程
度）、出力信号ＸからコンデンサＣＩ ＋を通して伝わ
る急峻な過渡信号は、この充放電の影響をほとんど受け
ずにゲート電位Ｖａに変化を生じさせる。
Ｉ ８またはＮＭＯ３ＴＭ、５０オン時のインピーダ
ンスによる時定数に従う充放電により定常設定値に近づ
く。この速度は高速にする必要はないので、ＰＭＯＳ
ＴＭ、、およびＮ Ｍ ＯＳ Ｔ Ｍ ｒ ｓのインピ
ーダンスを充分大きくすることにより、（Ｃ１゜を（１
，１〜０．３ｐＦ程度にした場合、５０〜１０ＤＫΩ程
度）、出力信号ＸからコンデンサＣＩ ＋を通して伝わ
る急峻な過渡信号は、この充放電の影響をほとんど受け
ずにゲート電位Ｖａに変化を生じさせる。
レベル変換部３０の電流量の変化は定常的に見て流れる
部分は出力信号Ｘが「ロウ」レベルのときのＰ Ｍ Ｏ
Ｓ Ｔ Ｍ ｌ ３およびＮＭＯＳ ＴＭ、、を通る貫
通電流のみである。ただし、この回路は定常電圧設定用
なので速度応答を高くする必要がないため、デバイスの
能力は小さく、電流量はわずか（＜０．１ｍＡ）でよい
。その他には過渡的に生じる駆動用ＣＭＯＳインバータ
回路３０ａのＰＭＯ３ＴＭ、、およびＮＭＯ３ＴＭ、２
の「オン」 「オン」時間での貫通電流、および出力
信号○ＵＴに付加する容量の充放電電流のみである。
部分は出力信号Ｘが「ロウ」レベルのときのＰ Ｍ Ｏ
Ｓ Ｔ Ｍ ｌ ３およびＮＭＯＳ ＴＭ、、を通る貫
通電流のみである。ただし、この回路は定常電圧設定用
なので速度応答を高くする必要がないため、デバイスの
能力は小さく、電流量はわずか（＜０．１ｍＡ）でよい
。その他には過渡的に生じる駆動用ＣＭＯＳインバータ
回路３０ａのＰＭＯ３ＴＭ、、およびＮＭＯ３ＴＭ、２
の「オン」 「オン」時間での貫通電流、および出力
信号○ＵＴに付加する容量の充放電電流のみである。
第３図は本発明の第二実施例を示す回路図である。
本第二実施例は、大力バッファ回路（ＥＣＬ）１０は、
第１図の第一実施例と同じである。そして、レベル変換
部（ＬＣ，）４０ａおよび（Ｌ Ｃ２） ４０ｂのＮＭ
Ｏ３ＴＭ、□のゲート電位Ｖａのゲート電位設定回路が
異なっている。
第１図の第一実施例と同じである。そして、レベル変換
部（ＬＣ，）４０ａおよび（Ｌ Ｃ２） ４０ｂのＮＭ
Ｏ３ＴＭ、□のゲート電位Ｖａのゲート電位設定回路が
異なっている。
すなわち、本発明の特徴とするところの、基準電圧はＶ
Ｒ２のみであり、基準電圧ＶＲ２を発生する基準電圧
発生回路６２とＮＭＯ３ＴＭ３□のゲートとの間には抵
抗Ｒ３１を入れ、ＣＭＯＳインバータの出力電圧ｖｂが
ゲートに入るＮ Ｍ ＯＳ Ｔ Ｍ３Ｓのソースには、
ドレイン・ゲートを短絡したＮＭＯＳ Ｔ Ｍｓｓを入
れて、出力電圧Ｖｃを保つようにしである。
Ｒ２のみであり、基準電圧ＶＲ２を発生する基準電圧
発生回路６２とＮＭＯ３ＴＭ３□のゲートとの間には抵
抗Ｒ３１を入れ、ＣＭＯＳインバータの出力電圧ｖｂが
ゲートに入るＮ Ｍ ＯＳ Ｔ Ｍ３Ｓのソースには、
ドレイン・ゲートを短絡したＮＭＯＳ Ｔ Ｍｓｓを入
れて、出力電圧Ｖｃを保つようにしである。
このようにすることにより、ＮＭＯ３ＴＭ３□のゲート
電位Ｖａの定常電位は、出力信号Ｘが「ハイ」レベルの
ときＮＭＯ３ＴＭ３Ｓは「オフ」し、ゲート電位Ｖａは
抵抗Ｒ３１を通す充放電電流によりＶａ ＝ＶＲ２とな
る。出力信号Ｘが「ロウ」レベルのときＰ Ｍ ＯＳ
Ｔ Ｍ３ Ｉが「オン」し、オンインピーダンスが、 Ｎ Ｍ ＯＳ Ｔ Ｍ３ ｓ ＜ ＜ Ｎ Ｍ ＯＳ
Ｔ Ｍｓ ｓに設定してあれば、基準電圧ＶＲ２と電源
電圧Ｖ−との和を抵抗Ｒ５１とＮ Ｍ ＯＳ Ｔ Ｍ３
ｇとのインピーダンス比で分圧する点にゲート電位Ｖａ
は設定される。このとき、ＮＭＯ３ＴＭ、、とＭ、２は
カレントミラー回路となるため、ＮＭＯ３ＴＭ３Ｇに流
れる貫通電流が充分小さければ、Ｎ Ｍ ＯＳ Ｔ Ｍ
ｎ２もほとんど「オフ」状態となる。
電位Ｖａの定常電位は、出力信号Ｘが「ハイ」レベルの
ときＮＭＯ３ＴＭ３Ｓは「オフ」し、ゲート電位Ｖａは
抵抗Ｒ３１を通す充放電電流によりＶａ ＝ＶＲ２とな
る。出力信号Ｘが「ロウ」レベルのときＰ Ｍ ＯＳ
Ｔ Ｍ３ Ｉが「オン」し、オンインピーダンスが、 Ｎ Ｍ ＯＳ Ｔ Ｍ３ ｓ ＜ ＜ Ｎ Ｍ ＯＳ
Ｔ Ｍｓ ｓに設定してあれば、基準電圧ＶＲ２と電源
電圧Ｖ−との和を抵抗Ｒ５１とＮ Ｍ ＯＳ Ｔ Ｍ３
ｇとのインピーダンス比で分圧する点にゲート電位Ｖａ
は設定される。このとき、ＮＭＯ３ＴＭ、、とＭ、２は
カレントミラー回路となるため、ＮＭＯ３ＴＭ３Ｇに流
れる貫通電流が充分小さければ、Ｎ Ｍ ＯＳ Ｔ Ｍ
ｎ２もほとんど「オフ」状態となる。
前記に説明したとおり基準電圧発生回路６２とＮＭＯ５
ＴＭ３２のゲート間インピーダンスは充分大きいので（
Ｒ３１は５０に〜数１００にΩの高抵抗）、貫通電流も
数１０μ八程度でほとんど無視できる程度である。また
、この高抵抗Ｒ３１は抵抗素子として半導体基板表面の
不純物拡散層により形成すると大面積が必要となるので
、ポリシリコン層の配線抵抗を利用すれば、基準電圧発
生回路６２との間の配線の一部を金属からポリシリコン
に変えるだけで形成でき、レベル変換回路のレイアウト
面積を小さくすることができる。なお、第３図において
、６１は基準電圧ＶＲ，を発生する基準電圧発生回路で
ある。
ＴＭ３２のゲート間インピーダンスは充分大きいので（
Ｒ３１は５０に〜数１００にΩの高抵抗）、貫通電流も
数１０μ八程度でほとんど無視できる程度である。また
、この高抵抗Ｒ３１は抵抗素子として半導体基板表面の
不純物拡散層により形成すると大面積が必要となるので
、ポリシリコン層の配線抵抗を利用すれば、基準電圧発
生回路６２との間の配線の一部を金属からポリシリコン
に変えるだけで形成でき、レベル変換回路のレイアウト
面積を小さくすることができる。なお、第３図において
、６１は基準電圧ＶＲ，を発生する基準電圧発生回路で
ある。
第４図は本発明の第三実施例の要部を示す回路図で、レ
ベル変換後の出力に大負荷容量が付加している場合に対
応した高駆動能力のレベル変換部（ＬＣ）５０を示す。
ベル変換後の出力に大負荷容量が付加している場合に対
応した高駆動能力のレベル変換部（ＬＣ）５０を示す。
人力バッファ回路の出力信号Ｘに対し、レベル変換後の
大振幅を出す駆動用ＣＭＯＳインバータ回路（ＬＣ（ａ
）） ５０ａおよびこのインバータ回路のＮ Ｍ ＯＳ
Ｔ Ｍ ４ ｚのゲート電位Ｖａのゲート電位設定回
路（ＬＣ（ｂ））５０ｂは第３図の第二実施例と同様で
ある。
大振幅を出す駆動用ＣＭＯＳインバータ回路（ＬＣ（ａ
）） ５０ａおよびこのインバータ回路のＮ Ｍ ＯＳ
Ｔ Ｍ ４ ｚのゲート電位Ｖａのゲート電位設定回
路（ＬＣ（ｂ））５０ｂは第３図の第二実施例と同様で
ある。
これに加え、本発明の特徴とするところの、出力信号Ｏ
ＵＴを動かす駆動回路としてＮＰＮ型のＢＩＰＴＱ４１
およびＱ、２を直列接続したトーテムポール型の駆動回
路（Ｌ Ｃ（Ｃ）） ５０ｃを含んでいる。
ＵＴを動かす駆動回路としてＮＰＮ型のＢＩＰＴＱ４１
およびＱ、２を直列接続したトーテムポール型の駆動回
路（Ｌ Ｃ（Ｃ）） ５０ｃを含んでいる。
ここで、レベル変換後のＣＭＯＳインノく一部の出力電
圧ＶｄがＶ。Ｃ側のＢＩＰＴＱ、、のベースに入力され
、ＣＭＯＳインバータのＮＭＯ３ＴＭ、、のゲートとＮ
ＭＯ３ＴＭ、、のゲートは接続され同一のゲート電位Ｖ
ａに保たれる。そして、このＮＭＯ３ＴＭ４７のドレイ
ンは出力信号ＯＵＴに、ソースはＶ□側のＢＩＰＴＱ、
□のベースに接続される。
圧ＶｄがＶ。Ｃ側のＢＩＰＴＱ、、のベースに入力され
、ＣＭＯＳインバータのＮＭＯ３ＴＭ、、のゲートとＮ
ＭＯ３ＴＭ、、のゲートは接続され同一のゲート電位Ｖ
ａに保たれる。そして、このＮＭＯ３ＴＭ４７のドレイ
ンは出力信号ＯＵＴに、ソースはＶ□側のＢＩＰＴＱ、
□のベースに接続される。
このベースにはＮ Ｍ ＯＳ Ｔ Ｍ ４ ？ 「オフ
」時にＢＩＰＴＱ４２をオフさせるための抵抗Ｒ４２が
ＶＥＥ間に入っている。
」時にＢＩＰＴＱ４２をオフさせるための抵抗Ｒ４２が
ＶＥＥ間に入っている。
本第四実施例の動作は、出力信号Ｘが「ロウ」レベルの
とき、Ｐ Ｍ ＯＳ Ｔ Ｍａ ｌが「オン」し、この
ＰＭＯ３ＴＭ、、を通してベース電流がＢＩＰＴＱ４１
に供給され、電流増幅率ｈｆｅ倍の大きなコレクタ電流
で出力信号ＯＵＴの負荷容量を急速に充電し、出力信号
ＯＵＴを＃ Ｖ （０に引き上げる。出力信号Ｘが「ハ
イ」レベルのとき、ゲート電位Ｖａが−１−２，３Ｖの
高電位になるため、ＮＭＯ３ＴＭ、。
とき、Ｐ Ｍ ＯＳ Ｔ Ｍａ ｌが「オン」し、この
ＰＭＯ３ＴＭ、、を通してベース電流がＢＩＰＴＱ４１
に供給され、電流増幅率ｈｆｅ倍の大きなコレクタ電流
で出力信号ＯＵＴの負荷容量を急速に充電し、出力信号
ＯＵＴを＃ Ｖ （０に引き上げる。出力信号Ｘが「ハ
イ」レベルのとき、ゲート電位Ｖａが−１−２，３Ｖの
高電位になるため、ＮＭＯ３ＴＭ、。
は「オン」し、出力ＯＵＴからＮ Ｍ ＯＳ Ｔ Ｍ
４７を通ってＢ Ｉ Ｐ Ｔ Ｑ４２にベース電流が供
給され、ｈｆｅ倍の大きなコレクタ電流で出力信号ＯＵ
Ｔの負荷容量を急速に放電し、出力信号を＃ ＶＥＥま
で引き下げ゛る。このとき、ＮＭＯ３ＴＭ、２も「オン
」するので、出力電圧Ｖｄも引き下げられてＢＩＰＴＱ
４１は出力信号ＯＵＴよりも速く下げられている。
４７を通ってＢ Ｉ Ｐ Ｔ Ｑ４２にベース電流が供
給され、ｈｆｅ倍の大きなコレクタ電流で出力信号ＯＵ
Ｔの負荷容量を急速に放電し、出力信号を＃ ＶＥＥま
で引き下げ゛る。このとき、ＮＭＯ３ＴＭ、２も「オン
」するので、出力電圧Ｖｄも引き下げられてＢＩＰＴＱ
４１は出力信号ＯＵＴよりも速く下げられている。
第５図は本発明の第四実施例を示す回路図で、人力バッ
ファ回路およびレベル変換部に加えてデコーダ回路を含
む場合を示す。
ファ回路およびレベル変換部に加えてデコーダ回路を含
む場合を示す。
本第四実施例では、さらに本発明の特徴とするところの
、２個の入力信号ＩＮ＋およびＩＮ２に対しそれぞれ入
力バッファ回路（ＥＣＬ＋）１０ａおよび（Ｅ Ｃｔ、
）１０ｂがあり、それぞれから肯定および否定の信号が
出力されるが、出力ＥＦ用のＢＩＰＴＱ６およびＱ、を
マルチエミッタ型とし、第５図のようにエミッタ結合し
ワイヤード・オアをとることにより、出力信号ｘ１〜Ｘ
、のいずれか１個のみが「ロウ」レベルで他３本が「ハ
イ」レベルのデコーダ回路（ＤＥＣ）７０を形成したも
のである。
、２個の入力信号ＩＮ＋およびＩＮ２に対しそれぞれ入
力バッファ回路（ＥＣＬ＋）１０ａおよび（Ｅ Ｃｔ、
）１０ｂがあり、それぞれから肯定および否定の信号が
出力されるが、出力ＥＦ用のＢＩＰＴＱ６およびＱ、を
マルチエミッタ型とし、第５図のようにエミッタ結合し
ワイヤード・オアをとることにより、出力信号ｘ１〜Ｘ
、のいずれか１個のみが「ロウ」レベルで他３本が「ハ
イ」レベルのデコーダ回路（ＤＥＣ）７０を形成したも
のである。
このデコーダ回路７０を加えたことによるレベルの変化
や、速度遅れなどはほとんど生じないので、この出力信
号Ｘ１〜Ｘ４を直接レベル変換部（ＬＣ＋＞６０ａ 、
（ＬＣａ）６０ｔｌ、（Ｌ Ｃ３） ６０ｃおよび
（ＬＣ，＞６０６にそれぞれ人力することにより、大振
幅のデコード後の出力信号ＯＵＴ、〜ＯＵＴ、が得られ
る。
や、速度遅れなどはほとんど生じないので、この出力信
号Ｘ１〜Ｘ４を直接レベル変換部（ＬＣ＋＞６０ａ 、
（ＬＣａ）６０ｔｌ、（Ｌ Ｃ３） ６０ｃおよび
（ＬＣ，＞６０６にそれぞれ人力することにより、大振
幅のデコード後の出力信号ＯＵＴ、〜ＯＵＴ、が得られ
る。
この構成での利点は、レベル変換後にデコーダを形成す
る場合、デコーダの一部をレベル変換前に取り入れられ
るので、デコーダ段数を減らせること。さらにレベル変
換への入力信号は１個のみ「ロウ」レベルで他の多数本
は「ハイコレベルのため、わずかに流れる貫通電流をさ
らに減少させることができることである。
る場合、デコーダの一部をレベル変換前に取り入れられ
るので、デコーダ段数を減らせること。さらにレベル変
換への入力信号は１個のみ「ロウ」レベルで他の多数本
は「ハイコレベルのため、わずかに流れる貫通電流をさ
らに減少させることができることである。
最後に本発明のレベル変換回路（第５図の第四実施例）
を２５６に〜ＩＭビットのスタティクＲＡＭに応用した
場合の従来回路との特性比較を第６図に示す。ここでは
、ワード線２５６本をアドレス８本によりデコードする
回路を想定し、レベル変換回路部分での電源電流に対す
る遅延時間の関係を表している。
を２５６に〜ＩＭビットのスタティクＲＡＭに応用した
場合の従来回路との特性比較を第６図に示す。ここでは
、ワード線２５６本をアドレス８本によりデコードする
回路を想定し、レベル変換回路部分での電源電流に対す
る遅延時間の関係を表している。
従来回路例で示したレベル変換回路の人力に対する同相
８カタイプ（第一従来例）と逆相出力タイプ（第二従来
例）と比較し本発明の回路を利用した場合、電源電流は
１７５〜１／６になり遅延時間も３０〜４０％速くなり
、大幅な消費電力削減と高速化が同時に実現できること
がわかる。
８カタイプ（第一従来例）と逆相出力タイプ（第二従来
例）と比較し本発明の回路を利用した場合、電源電流は
１７５〜１／６になり遅延時間も３０〜４０％速くなり
、大幅な消費電力削減と高速化が同時に実現できること
がわかる。
以上説明したように、本発明は、レベル変換回路の出力
駆動用ＣＭＯＳインバータのＰチャネル側のゲートに入
力信号を直接入れて「オン」 ・ 「オフ」を行い、Ｎ
チャネル側のゲートは、入力端子との間に設けたカップ
リングコンデンサにより時刻遅れなしで入力信号が伝わ
り「オン」 「オフ」させることができるため、従来
のＮチャネル側をカレントミラー回路で構成していたレ
ベル変検回路に比べ、１７５〜１／６の消費電力で、遅
延時間が３０〜４０％短縮され高速化が実現できる効果
がある。
駆動用ＣＭＯＳインバータのＰチャネル側のゲートに入
力信号を直接入れて「オン」 ・ 「オフ」を行い、Ｎ
チャネル側のゲートは、入力端子との間に設けたカップ
リングコンデンサにより時刻遅れなしで入力信号が伝わ
り「オン」 「オフ」させることができるため、従来
のＮチャネル側をカレントミラー回路で構成していたレ
ベル変検回路に比べ、１７５〜１／６の消費電力で、遅
延時間が３０〜４０％短縮され高速化が実現できる効果
がある。
さらに、容量カップリングされているＮチャネルＭＯ３
Ｔのゲート端子には、定常状態でのレベル設定回路を設
けることにより安定したレベル変換動作を確実に行える
効果も得られる。
Ｔのゲート端子には、定常状態でのレベル設定回路を設
けることにより安定したレベル変換動作を確実に行える
効果も得られる。
第１図は本発明の第一実施例を示す回路図。
第２図（ａ）およびら）はその動作を示す波形図。
第３図は本発明の第二実施例を示す回路図。
第４図は本発明の第三実施例を示す回路図。
第５図は本発明の第四実施例を示す回路図。
第６図は本発明の実施例と従来例との特性比較図。
第７図は第一従来例を示す回路図。
第８図は第二従来例を示す回路図。
１０・・・入力バッファ回路（ＥＣＬ） 、１０ａ・・
・人力バッファ回路（ＥＣＬ、）、１０ｂ・・・入力バ
ッファ回路（ＥＣＬ２）、２０．２０ａ 、 ３０．５
０・・・レベル変換部（ＬＣ） 、３０ａ 、 ５０ａ
・−・駆動用ＣＭＯＳインバータ回路（Ｌ Ｃ（ａ）
） 、３０ｂ 、 ５０ｂ ・・・ゲート電位設定回路
（ＬＣ（ｂ）） 、４０ａ 、 ６０ａ ・・・レベル
変換部（ＬＣｌ）、４０ｂ 、 ６０ｂ−・・レベル変
換部（ＬＣ２）、５０Ｃ・・・駆動回路（Ｌ Ｃ（Ｃ）
） 、６０ｃ・・・レベル変換部（ＬＣ３）、６０ｄ・
・・レベル変換部（ＬＣｌ）、６１．６２・・・基準電
圧発生回路、７０・・・デコーダ回路（ＤＥＣ）、ＣＩ
ｌ、Ｃ，、、Ｃ，、−・・コンデンサ、Ｉｅ 、Ｌ 、
Ｉ−・・・定電流源、ＩＮ、ＩＮＩ 、ＩＮ２・・・入
力信号、Ｍｏ、Ｍ、３、）ｖＬｇ、Ｍ、、、Ｍ３１、Ｍ
４１％Ｍ４３、Ｍ７６、Ｍ ７３、Ｍ□、Ｍｏ３・・・
ＰチャネルＭＯ３）ランジスタ、Ｍ１２、Ｍ １４、Ｍ
１６、Ｍ３２、Ｍ ３４、Ｍ３Ｓ、Ｍ、６、Ｍ ４２
、Ｍ４４ Ｍ４５、Ｍ ４ Ｂ、Ｍ４７、Ｍ １２、
Ｍ７４、Ｍｏ２、Ｍ ＠ ４・・・ＮチャネルＭＯ３）
ランジスタ、ＯＵＴ。 ＯＵＴ＋ 〜０ＵＴ４ 、Ｘ、Ｘ、Ｘ＋ 〜Ｘ４”・出
力信号、（Ｌ−Ｑｌ、Ｑａｔ、Ｑ４２・・・バイポーラ
トランジスタ（Ｎ Ｐ Ｎ型） 、Ｒｒ 、Ｒ２・・・
負荷抵抗、Ｒ３１ＳＲ３２、Ｒ４１、Ｒ４２・・・抵抗
、Ｖａ ・・・ゲート電位、Ｖｂ 、Ｖｃ ５Ｖｄ−・
・出力電圧、ＶＣＣ％ Ｖａｔｚ−電源、ＶＲｒ 、Ｖ
Ｒ２、ＶＲ２−、ＶＲ３−基準電圧。
・人力バッファ回路（ＥＣＬ、）、１０ｂ・・・入力バ
ッファ回路（ＥＣＬ２）、２０．２０ａ 、 ３０．５
０・・・レベル変換部（ＬＣ） 、３０ａ 、 ５０ａ
・−・駆動用ＣＭＯＳインバータ回路（Ｌ Ｃ（ａ）
） 、３０ｂ 、 ５０ｂ ・・・ゲート電位設定回路
（ＬＣ（ｂ）） 、４０ａ 、 ６０ａ ・・・レベル
変換部（ＬＣｌ）、４０ｂ 、 ６０ｂ−・・レベル変
換部（ＬＣ２）、５０Ｃ・・・駆動回路（Ｌ Ｃ（Ｃ）
） 、６０ｃ・・・レベル変換部（ＬＣ３）、６０ｄ・
・・レベル変換部（ＬＣｌ）、６１．６２・・・基準電
圧発生回路、７０・・・デコーダ回路（ＤＥＣ）、ＣＩ
ｌ、Ｃ，、、Ｃ，、−・・コンデンサ、Ｉｅ 、Ｌ 、
Ｉ−・・・定電流源、ＩＮ、ＩＮＩ 、ＩＮ２・・・入
力信号、Ｍｏ、Ｍ、３、）ｖＬｇ、Ｍ、、、Ｍ３１、Ｍ
４１％Ｍ４３、Ｍ７６、Ｍ ７３、Ｍ□、Ｍｏ３・・・
ＰチャネルＭＯ３）ランジスタ、Ｍ１２、Ｍ １４、Ｍ
１６、Ｍ３２、Ｍ ３４、Ｍ３Ｓ、Ｍ、６、Ｍ ４２
、Ｍ４４ Ｍ４５、Ｍ ４ Ｂ、Ｍ４７、Ｍ １２、
Ｍ７４、Ｍｏ２、Ｍ ＠ ４・・・ＮチャネルＭＯ３）
ランジスタ、ＯＵＴ。 ＯＵＴ＋ 〜０ＵＴ４ 、Ｘ、Ｘ、Ｘ＋ 〜Ｘ４”・出
力信号、（Ｌ−Ｑｌ、Ｑａｔ、Ｑ４２・・・バイポーラ
トランジスタ（Ｎ Ｐ Ｎ型） 、Ｒｒ 、Ｒ２・・・
負荷抵抗、Ｒ３１ＳＲ３２、Ｒ４１、Ｒ４２・・・抵抗
、Ｖａ ・・・ゲート電位、Ｖｂ 、Ｖｃ ５Ｖｄ−・
・出力電圧、ＶＣＣ％ Ｖａｔｚ−電源、ＶＲｒ 、Ｖ
Ｒ２、ＶＲ２−、ＶＲ３−基準電圧。
Claims (1)
- 【特許請求の範囲】 １、バイポーラトランジスタを含み、微少振幅の入力信
号を入力し所定の位相および振幅を有する出力信号を出
力する入力バッファ回路と、 Ｐチャネルの第一の電界効果トランジスタおよびＮチャ
ネルの第二の電界効果トランジスタを含み、前記第一ま
たは第二の電界効果トランジスタのゲート端子に前記入
力バッファ回路からの出力信号を入力し大振幅にレベル
変換された出力信号を出力する相補型インバータ回路を
含むレベル変換部と を備えたレベル変換回路において、 前記第一および第二の電界効果トランジスタのゲート端
子間に接続されたコンデンサを含むことを特徴とするレ
ベル変換回路。 ２、請求項１記載のレベル変換回路において、前記レベ
ル変換部は、前記入力バッファ回路からの出力信号がゲ
ートに入力されていない方の前記第一または第二の電界
効果トランジスタの定常時のゲート電位を、前記入力バ
ッファ回路からの出力信号に従って前記第一または第二
の電界効果トランジスタが導通状態または非導通状態に
なる第一の値または第二の値に切り換えて設定するゲー
ト電位設定回路を含む ことを特徴とするレベル変換回路。 ３、前記ゲート電位設定回路は、前記ゲート電位を第一
の値に設定する第一の基準電源と、第二の値に設定する
第二の基準電源と、前記入力バッファ回路からの出力信
号に従って前記第一の基準電源または前記第二の基準電
源を前記第一または第二の電界効果トランジスタのゲー
ト端子に接続する第一の制御回路とを含む請求項２記載
のレベル変換回路。 ４、前記ゲート電位設定回路は、前記ゲート電位を第一
の値に設定する第一の基準電源と、この第一の基準電源
と前記第一または第二の電界効果トランジスタのゲート
端子間に接続された抵抗と、前記入力バッファ回路から
の出力信号に従って前記ゲート電位を前記第一の値また
は前記抵抗により分圧された前記第二の値に切り換える
第二の制御回路とを含む請求項２記載のレベル変換回路
。 ５、請求項２記載のレベル変換回路において、前記相補
型インバータ回路からの出力信号を入力し前記出力信号
を増幅出力するバイポーラトランジスタから構成された
駆動回路を含む ことを特徴とするレベル変換回路。 ６、請求項２記載のレベル変換回路において、複数Ｍ個
の第一の出力信号が出力されるように構成された複数Ｎ
個の前記入力バッファ回路と、Ｍ×Ｎ個の前記第一の出
力信号を入力しデコードを行いＭ個の第二の出力信号を
出力するデコーダ回路と、Ｍ個の前記第二の出力信号を
それぞれ入力しレベル変換された第三の出力信号を出力
するＭ個の前記レベル変換部と を備えたことを特徴とするレベル変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2062261A JP2540971B2 (ja) | 1990-03-13 | 1990-03-13 | レベル変換回路 |
| US07/667,491 US5162677A (en) | 1990-03-13 | 1991-03-11 | ECL to CMOS level conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2062261A JP2540971B2 (ja) | 1990-03-13 | 1990-03-13 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03262324A true JPH03262324A (ja) | 1991-11-22 |
| JP2540971B2 JP2540971B2 (ja) | 1996-10-09 |
Family
ID=13195030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2062261A Expired - Lifetime JP2540971B2 (ja) | 1990-03-13 | 1990-03-13 | レベル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5162677A (ja) |
| JP (1) | JP2540971B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5254887A (en) * | 1991-06-27 | 1993-10-19 | Nec Corporation | ECL to BiCMIS level converter |
| US5459411A (en) * | 1992-03-26 | 1995-10-17 | Nec Corporation | Wired-OR logic circuits each having a constant current source |
| US5256917A (en) * | 1992-04-03 | 1993-10-26 | Motorola, Inc. | ECL logic gate with voltage protection |
| KR970001345B1 (ko) * | 1993-07-28 | 1997-02-05 | 삼성전자 주식회사 | 레벨 쉬프터 |
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| KR100736396B1 (ko) * | 2006-02-13 | 2007-07-09 | 삼성전자주식회사 | 저전력 소모를 위한 소 신호 수신기 및 이를 구비하는반도체 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142918A (ja) * | 1986-12-05 | 1988-06-15 | Mitsubishi Electric Corp | 入力回路 |
| JPS63272119A (ja) * | 1987-04-30 | 1988-11-09 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6119226A (ja) * | 1984-07-05 | 1986-01-28 | Hitachi Ltd | レベル変換回路 |
| JPH07118642B2 (ja) * | 1986-01-08 | 1995-12-18 | 株式会社東芝 | レベル変換回路 |
| JPS62230222A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 入力回路 |
| JPH0777346B2 (ja) * | 1988-12-28 | 1995-08-16 | 株式会社東芝 | 論理レベル変換回路 |
-
1990
- 1990-03-13 JP JP2062261A patent/JP2540971B2/ja not_active Expired - Lifetime
-
1991
- 1991-03-11 US US07/667,491 patent/US5162677A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142918A (ja) * | 1986-12-05 | 1988-06-15 | Mitsubishi Electric Corp | 入力回路 |
| JPS63272119A (ja) * | 1987-04-30 | 1988-11-09 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5162677A (en) | 1992-11-10 |
| JP2540971B2 (ja) | 1996-10-09 |
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