JPH06204845A - Ｂｉｃｍｏｓレベル変換回路 - Google Patents

Ｂｉｃｍｏｓレベル変換回路

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JPH06204845A
JPH06204845A JP5259196A JP25919693A JPH06204845A JP H06204845 A JPH06204845 A JP H06204845A JP 5259196 A JP5259196 A JP 5259196A JP 25919693 A JP25919693 A JP 25919693A JP H06204845 A JPH06204845 A JP H06204845A
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emitter
voltage level
coupled
signal
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JP5259196A
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Iii Perry H Pelley
ペリー・エイチ・ペリー・ザサード
Hamed Ghassemi
ヘイムド・ガッセミ
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Motorola Inc
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Abstract

(57)【要約】 【目的】 レベル変換回路において、低電圧電源下で低
消費電力化かつ高速化を図る。 【構成】 本発明の低電源電圧で使用するためのＢＩＣ
ＭＯＳレベル変換回路（６０）は、ＥＣＬレベルの入力
信号を受信し、ＶＳＳを基準とするレベルシフトされバ
ッファリングされた信号を提供する入力バッファ（２
０）と、差動増幅器（６１）と、バイポーラトランジス
タ（６４及び６５）を飽和動作しないようにするための
クランピング回路（７１及び７２）と、論理ローから論
理ハイへの強力な遷移のための交差結合型プルアップ回
路（６７）と、消費電力を低減するための交差結合型半
ラッチ回路（７５）と、を含む。このＢＩＣＭＯＳレベ
ル変換回路（６０）では、高速のスイッチング速度や広
いマージンが得られ、また３．３Ｖでの使用に対して消
費電力が低減された。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的には、論理レベ
ル変換の分野に関し、より特定的にはＢＩＣＭＯＳレベ
ル変換回路の分野に関する。
【０００２】関連する同時係属中の出願（米国出願）
は、ヘイムド・ギャセミ他によるものであり、“電源依
存型入力バッファ”と題し、代理人整理番号ＳＣ−０１
３８１Ａであり、本件出願の譲受人に譲渡され、かつ本
件出願と同時に出願されている。
【０００３】
【従来の技術】集積回路は、ますます低い電源電圧で、
またますます高速に動作することが要求されている。集
積回路は、電池で給電されるコンピュータなどのように
低消費電力や高速（動作）が重要な用途に、しばしば使
用される。消費電力を低減するための効果的な方法は、
より低い電源電圧（例えば、３．３ボルト）を使用する
ことである。
【０００４】集積回路を設計するとき、選択可能ないく
つかの異なるロジックファミリが存在する。異なるロジ
ックファミリの内には、ＥＣＬとＢＩＣＭＯＳがある。
ＥＣＬ（ｅｍｉｔｔｅｒ−ｃｏｕｐｌｅｄ ｌｏｇｉ
ｃ）回路は、能動動作領域で動作し典型的には非常に高
速のスイッチング速度を提供するバイポーラトランジス
タを使用しているが、ＥＣＬ回路は、大きな量の電力を
消費する。ＥＣＬロジックのハイとＥＣＬロジックのロ
ーとの差は、およそ１つのベース−エミッタダイオード
の電圧降下（ＶＢＥ）にすぎない。一方、ＢＩＮＭＯＳ
ロジックのハイは、ほぼ正の電源電圧よりＶＢＥ１個分
低い電圧に相当し、ＢＩＮＭＯＳロジックのローは、ほ
ぼ負の電源電圧に等しい。ＢＩＮＭＯＳロジックは、通
常ＢＩＣＭＯＳ技術を用いて構成される。ＢＩＣＭＯＳ
回路は、バイポーラトランジスタにＣＭＯＳ（ｃｏｍｐ
ｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）トランジスタを同じ集積回路上
で組み合わせている。一般的に、ＢＩＣＭＯＳ回路のバ
イポーラトランジスタは、高速かつ高い駆動能力という
利点を提供し、一方ＣＭＯＳトランジスタは、低減され
た消費電力という利点を提供する。
【０００５】この２つの異なるロジックファミリ間の互
換性を達成するために、レベル変換回路が、論理信号を
ＥＣＬロジックレベルからＢＩＮＭＯＳロジックレベル
へ、変換或いは置換する。レベル変換回路は、過度の遅
延を引き起こしたり、或いは大量の電力を消費するべき
ではない。従来のＢＩＣＭＯＳレベル変換器は、差動増
幅器や、ＥＣＬレベルの論理信号を受信するエミッタホ
ロワの入力トランジスタ、およびエミッタホロワの出力
トランジスタを有している。この差動増幅器は、互いに
結合したエミッタを有するＮＰＮトランジスタと、各コ
レクタと正の電源電圧端子との間に接続された抵抗と、
を含んでいる。（さらに差動増幅器には）ＮチャネルＭ
ＯＳＦＥＴの電流源が、比較的に一定の電流を供給する
ために、使用されている。
【０００６】
【発明が解決しようとする課題】この従来のＢＩＣＭＯ
Ｓレベル変換器は、５．０Ｖの電源電圧で動作するよう
に設計されているが、３．３Ｖ電源では、信頼性を持っ
て動作できない。３．３Ｖ電源を５．０Ｖ電源に代えて
使用すると、レベル変換回路のいくつかのトランジスタ
の動作マージンが、縮小されるであろう。順方向バイア
スされたバイポーラトランジスタのＶＢＥ電圧降下は、
電源電圧に対して独立であり、かつ比較的に一定に留ま
っているために、従来のＢＩＣＭＯＳレベル変換器にお
いては、マージンが縮小される。従って、電源電圧が低
下したとき、回路の動作に悪影響を与えることなしに、
全てのＶＢＥ電圧降下を考慮に入れるだけの十分な電圧
範囲が存在しえない。また、この集積回路は、雑音や電
源電圧の変動により敏感になり得る。加えて、従来のＢ
ＩＣＭＯＳレベル変換器は、より低い電源電圧で動作す
る場合はかなり遅くなる、なぜならば、このレベル変換
器のＥＣＬ部のバイポーラトランジスタは、そのとき飽
和動作領域で動作していると思われるからである。も
し、このバイポーラトランジスタが飽和領域で動作する
ことが許されると、スイッチング時間が増大し、また望
ましくない速度の低下を生じる。
【０００７】本発明の目的は、前述の従来例の装置にお
ける問題点に鑑み、レベル変換回路において、低電圧電
源下で低消費電力化かつ高速化を図ることにある。
【０００８】
【課題を解決するための手段および作用】上記目的を達
成するため、本発明によれば、１つの形態で、第１の予
め決められた電圧レベルの範囲内で動作する信号を、第
２の予め決められた電圧レベルの範囲へ変換するレベル
変換器が提供される。該レベル変換器は、差動増幅器、
第１のエミッタホロワ回路、第２のエミッタホロワ回
路、および交差結合した半ラッチ（ｃｒｏｓｓ−ｃｏｕ
ｐｌｅｄ ｈａｌｆ−ｌａｔｃｈ）手段を含む。前記差
動増幅器は、第１の電源電圧端子へ接続され、また第１
の抵抗および第２の抵抗と、第１のバイポーラトランジ
スタおよび第２のバイポーラトランジスタとを含み、さ
らに前記第１の予め決められた電圧レベルの範囲内で
（動作する）第１の入力信号および第２の入力信号を受
信する。（これに）応答して、前記差動増幅器は、第１
の差動信号および第２の差動信号を供給する。前記第１
のエミッタホロワ回路は、前記差動増幅器へ接続されて
おり、前記第１の差動信号を受信する。（これに）応答
して、前記第１のエミッタホロワ回路は、前記第２の予
め決められた電圧レベルの範囲内の第３信号を供給す
る。前記第２のエミッタホロワ回路は、前記差動増幅器
へ接続されており、前記第２の差動信号を受信する。
（これに）応答して、前記第２のエミッタホロワ回路
は、前記第２の予め決められた電圧レベルの範囲内の第
４信号を供給する。前記交差結合した半ラッチ手段は、
前記第１および第２のエミッタホロワ回路へ接続され、
さらに、前記第２のエミッタホロワ回路によって供給さ
れている高い電圧レベルに応答して、前記第４信号を高
い電圧レベルから、前記第２の予め決められた電圧レベ
ルの範囲内での低い電圧レベルへ低減する。前記交差結
合した半ラッチはまた、前記第１のエミッタホロワ回路
によって供給されている高い電圧レベルに応答して、前
記第３信号を高い電圧レベルから、前記第２の予め決め
られた電圧レベルの範囲内での低い電圧レベルへ低減す
る。これらおよび他の特徴や利点は、添付した図面と共
に以下の詳細な説明を参照することによって、より明ら
かに理解できるであろう。
【０００９】
【実施例】以下、図面を参照して本発明の実施例につき
説明する。図１は、本発明に係わる入力バッファ２０を
電気回路図形式で示す。入力バッファ２０は、差動増幅
器２２と、エミッタホロワトランジスタ２９および３２
と、抵抗３０および３３と、Ｎチャネルトランジスタ３
１および３４と、を含む。差動増幅器２２は、抵抗２４
および２５と、ＮＰＮトランジスタ２６および２７と、
Ｎチャネルトランジスタ２８と、を含む。
【００１０】差動増幅器２２の抵抗２４は、“ＶＤＤ”
で記した正の電源電圧端子に接続された第１の端子と、
ノード１０１へ接続された第２の端子と、を有する。抵
抗２５は、ＶＤＤへ接続された第１の端子と、ノード１
０２へ接続された第２の端子と、を有する。ＮＰＮトラ
ンジスタ２６は、ノード１０１で抵抗２４の第２の端子
へ接続されたコレクタと、“ＡＩＮ”で記したＥＣＬレ
ベルのシングル・エンデッド（ｓｉｎｇｌｅ−ｅｎｄｅ
ｄ：単相駆動を意味する）入力信号を受信するベース
と、エミッタと、を有する。ＮＰＮトランジスタ２７
は、ノード１０２で抵抗２５の第２の端子へ接続された
コレクタと、“ＶＲＥＦ”で記した基準電圧を受信する
ベースと、ＮＰＮトランジスタ２６のエミッタに接続さ
れたエミッタと、を有する。Ｎチャネルトランジスタ２
８は、ＮＰＮトランジスタ２６と２７のエミッタへ接続
されたドレインと、“ＮＢＩＡＳ”で記したバイアス電
圧を受信するゲートと、“ＶＳＳ”で記した負の電源電
圧端子へ接続されたソースと、を有する。エミッタホロ
ワトランジスタ２９は、ＶＤＤへ接続されたコレクタ
と、ノード１０１で抵抗２４の第２の端子へ接続された
ベースと、エミッタと、を有する。抵抗３０は、エミッ
タホロワトランジスタ２９のエミッタへ接続された第１
の端子と、“Ａ＊”で記したバッファリングされた信号
を供給する第２の端子と、を有する。Ｎチャネルトラン
ジスタ３１は、抵抗３０の第２の端子へ接続されたドレ
インと、“ＣＢＩＡＳ”で記した電源依存型（ｐｏｗｅ
ｒ ｓｕｐｐｌｙ ｄｅｐｅｎｄｅｎｔ）バイアス電圧
を受信するゲートと、ＶＳＳへ接続されたソースと、を
有する。エミッタホロワトランジスタ３２は、ＶＤＤへ
接続されたコレクタと、ノード１０２で抵抗２５の第２
の端子へ接続されたベースと、エミッタと、を有する。
抵抗３３は、エミッタホロワトランジスタ３２のエミッ
タへ接続された第１の端子と、“Ａ”で記したバッファ
リングされた信号を供給する第２の端子と、を有する。
Ｎチャネルトランジスタ３４は、抵抗３３の第２の端子
へ接続されたドレインと、電源依存型バイアス電圧“Ｃ
ＢＩＡＳ”を受信するゲートと、ＶＳＳへ接続されたソ
ースと、を有する。ただし、信号名の後のアスタリスク
（＊）は、その信号が論理ローで能動であることを示
す。
【００１１】動作においては、シングル・エンデッドの
ＥＣＬレベルの入力信号ＡＩＮが、入力バッファ２０に
よって、ＮＰＮトランジスタ２６のベースで受信され
る。ＥＣＬレベルの入力信号ＡＩＮは、１．６ＶのＥＣ
Ｌ論理レベルのハイと約０．８ＶのＥＣＬ論理レベルの
ローとの間で変化（ｓｗｉｎｇ）する。Ｎチャネルトラ
ンジスタ２８は、バイアス電圧ＮＢＩＡＳを受信し、差
動増幅器２２のための電流源を提供する。Ｎ
ＢＩＡＳは、約１．２Ｖから１．４Ｖで供給される。基
準電圧ＶＲＥＦは、ＥＣＬレベルの入力信号ＡＩＮの論
理変化（ｌｏｇｉｃ ｓｗｉｎｇ）のほぼ中間における
電圧レベルで、ＮＰＮトランジスタ２７のベースへ供給
される。もし、入力信号ＡＩＮが論理ローの場合、すな
わちそれが基準電圧ＶＲＥＦよりもより負の場合、ＮＰ
Ｎトランジスタ２６は実質的に非導通となり、かつＮＰ
Ｎトランジスタ２７は導通となる。Ｎチャネルトランジ
スタ２８を通る“Ｉ２８”で記された電流は、ＮＰＮト
ランジスタ２７の方向へ向かい、ノード１０２での電圧
はＶＤＤ−Ｉ２８Ｒ２５に等しくなる、但し、Ｒ２５は
抵抗２５の抵抗値である。ノード１０１における電圧
は、実質的にＮＰＮトランジスタ２６を通って電流が流
れることはないので、ほぼＶＤＤと等しくなる。もし、
入力信号ＡＩＮが論理ハイの電圧の場合、すなわちそれ
がＶＲＥＦよりもより正の場合、ＮＰＮトランジスタ２
６は導通となり、かつＮＰＮトランジスタ２７は実質的
に非導通となる。電流Ｉ２８は、ＮＰＮトランジスタ２
６の方向へ向かい、ノード１０１での電圧はＶＤＤ−Ｉ
２８Ｒ２４に等しくなる、但し、Ｒ２４は抵抗２４の抵
抗値である。そしてノード１０２での電圧は、ほぼＶ
ＤＤと等しくなる。従って、差動増幅器２２のノード１
０１と１０２における論理ハイと論理ローの電圧間の差
は、抵抗２４或いは２５のどちらか一方にかかる電圧降
下に等しい。好ましい実施例では、Ｒ２４はほぼＲ２５
に等しい。
【００１２】エミッタホロワトランジスタ２９と３２
は、ノード１０１と１０２における電圧をそれぞれ受信
する。エミッタホロワトランジスタ２９のエミッタは、
ノード１０１での電圧よりベース−エミッタ間のダイオ
ード電圧降下（ＶＢＥ）、１個分低い電圧に等しい、但
し１つのＶＢＥは、ほぼ０．８Ｖに等しい。トランジス
タ３２のエミッタは、ノード１０２の電圧よりＶＢＥ１
個分低い電圧に等しい。抵抗３０と３３は、エミッタホ
ロワトランジスタ２９と３２によって供給される電圧を
下げることによってレベルシフト機能を行う。抵抗３０
と３３によって供給されるレベルシフトの量、或いは電
圧降下は、Ｎチャネルトランジスタ３１と３４によって
供給される電流量、および抵抗３０と３３の抵抗値に依
存する。電源依存型バイアス電圧ＣＢＩＡＳは、Ｎチャ
ネルトランジスタ３１と３４のゲートに供給され、Ｎチ
ャネルトランジスタ３１と３４によって供給される電流
量を決定する。Ｎチャネルトランジスタ３１と３４は、
電源依存型の電流源として機能する。バイアス電圧Ｃ
ＢＩＡＳは、可変であり、電源電圧ＶＤＤに依存してい
る。すなわち、ＶＤＤが変化すると、バイアス電圧Ｃ
ＢＩＡＳも変化する。もし、ＶＤＤが３．３Ｖに選ばれ
ると、ＶＤＤは２．８Ｖと４．０Ｖの間で変動する恐れ
がある。ＶＤＤの増加は、バイアス電圧ＣＢＩＡＳの増
加を引き起こし、またＶＤＤの減少は、バイアス電圧Ｃ
ＢＩＡＳの減少を引き起こす。ＣＢＩＡＳが増加する
と、Ｎチャネルトランジスタ３１と３４によって供給さ
れる電流が増加する。電流の増加によって、抵抗３０と
３３における電圧降下が増加する。同様に、ＶＤＤの減
少によって、バイアス電圧ＣＢＩＡＳが減少し、それに
よって、Ｎチャネルトランジスタ３１と３４の供給する
電流がより少なくなるので、抵抗３０と３３における電
圧降下が減少する。従って、バッファリングされた信号
ＡとＡ＊は、ＶＳＳに関して一定に留まっており、また
ＶＤＤの変化にも依存しない。
【００１３】上述したように、Ｎチャネルトランジスタ
３１と３４によって供給されるドレイン−ソース間の電
流によって、バッファリングされた信号ＡとＡ＊がＶ
ＳＳに関して一定に留まり、かつ電源電圧ＶＤＤにも依
存しないように、バイアス電圧ＣＢＩＡＳが選択されて
いる。例えば、ＶＤＤが約３．０Ｖに等しいとき、各抵
抗３０と３３にかかる電圧降下は約０．５Ｖに等しくな
る。もし、ＶＤＤが約３．５Ｖに増加した場合、各抵抗
３０と３３にかかる電圧降下は約１．０Ｖに増加する。
これによって、バッファリングされた信号ＡとＡ＊が、
常にＶＳＳに関して一定に留まり、それによりバッファ
リングされた信号ＡとＡ＊が、ＶＤＤの変化に依存しな
い固定的なマージンを有することが保証される。Ｃ
ＢＩＡＳを供給する回路は、図２に示され、後に説明す
る。ＶＳＳに関して（一定に留まる）バッファリングさ
れた信号ＡとＡ＊を供給することによって、低い電源電
圧でも引き続く回路段において十分大きなマージンが得
られる。
【００１４】好ましい実施例においては、バッファリン
グされた信号ＡとＡ＊は、１．６Ｖの中間の論理ハイの
電圧と１．０Ｖの論理ローの電圧の間で変化し、またＶ
ＳＳはグランドとなるように選択されている。好ましい
実施例においては、バッファリングされた信号ＡとＡ＊
は、図３のレベル変換器６０へ供給される。バッファリ
ングされた信号ＡとＡ＊はＶＳＳを基準とするため、レ
ベル変換器６０において、より良好なマージンや増大さ
れた信号の変化が実現される。
【００１５】図２は、本発明に係わる電源依存型バイア
ス電圧発生回路４０を電気回路図形式で示す。電源依存
型バイアス電圧回路４０は、抵抗４１および５４と、Ｎ
ＰＮトランジスタ４４と、オペアンプ４６と、Ｎチャネ
ルトランジスタ４２，４５，５７と、電流ミラー５２
と、を含む。オペアンプ４６は、Ｐチャネルトランジス
タ４７および４８と、ＮＰＮトランジスタ４９および５
０と、Ｎチャネルトランジスタ５１と、を含む。Ｐチャ
ネルトランジスタ４７および４８は、オペアンプ４６の
負荷として機能する。電流ミラー５２は、Ｐチャネルト
ランジスタ５３および５６を含む。
【００１６】抵抗４１は、ＶＤＤへ接続された第１の端
子と、第２の端子と、を有する。Ｎチャネルトランジス
タ４２は、抵抗４１の第２の端子へ接続されたドレイン
と、ＮＢＩＡＳを受信するためのゲートと、ＶＳＳへ接
続されたソースと、を有する。ＮＰＮトランジスタ４４
は、ＶＤＤへ接続されたコレクタと、抵抗４１の第２の
端子へ接続されたベースと、ノード１０３へ接続された
エミッタと、を有する。Ｎチャネルトランジスタ４５
は、ノード１０３でＮＰＮトランジスタ４４のエミッタ
へ接続されたドレインと、電源依存型バイアス電圧ＣＢ
ＩＡＳを受信するためのゲートと、ＶＳＳへ接続された
ソースと、を有する。
【００１７】オペアンプ４６のＰチャネルトランジスタ
４７は、ＶＤＤへ接続されたソースと、ゲートと、ドレ
インと、を有する。Ｐチャネルトランジスタ４８は、Ｖ
ＤＤへ接続されたソースと、ゲートと、Ｐチャネルトラ
ンジスタ４７のゲートへ接続されたドレインと、を有す
る。ＮＰＮトランジスタ４９は、Ｐチャネルトランジス
タ４７のドレインへ接続されたコレクタと、ノード１０
３でＮＰＮトランジスタ４４のエミッタへ接続されたベ
ースと、エミッタと、を有する。ＮＰＮトランジスタ５
０は、Ｐチャネルトランジスタ４８のドレインへ接続さ
れたコレクタと、ノード１０４へ接続されたベースと、
ＮＰＮトランジスタ４９のエミッタへ接続されたエミッ
タと、を有する。Ｎチャネルトランジスタ５１は、ＮＰ
Ｎトランジスタ４９と５０のエミッタへ接続されたドレ
インと、バイアス電圧ＮＢＩＡＳを受信するためのゲー
トと、ＶＳＳへ接続されたソースと、を有する。
【００１８】電流ミラー５２のＰチャネルトランジスタ
５３は、ＶＤＤへ接続されたソースと、Ｐチャネルトラ
ンジスタ４７のドレインへ接続されたゲートと、ノード
１０４でＮＰＮトランジスタ５０のベースへ接続された
ドレインと、を有する。Ｐチャネルトランジスタ５６
は、ＶＤＤへ接続されたソースと、Ｐチャネルトランジ
スタ５３のゲートへ接続されたゲートと、電源依存型バ
イアス電圧ＣＢＩＡＳを供給するためのドレインと、を
有する。抵抗５４は、ノード１０４でトランジスタ５０
のベースへ接続された第１の端子と、“ＶＢＧ”で記し
たバンドギャップ電圧を受信するための第２の端子と、
を有する。Ｎチャネルトランジスタ５７は、Ｐチャネル
トランジスタ５６のドレインへ接続されたゲートおよび
ドレインと、ＶＳＳへ接続されたソースと、を有する。
【００１９】動作においては、Ｎチャネルトランジスタ
４２とバイアス電圧ＮＢＩＡＳは、抵抗４１のための比
較的一定の電流源を提供し、それにより抵抗４１にかか
る電圧降下はＶＤＤに関して比較的に一定となる。ＮＰ
Ｎトランジスタ４４は、ノード１０３でＮＰＮトランジ
スタ４９のベースへ電圧を供給するが、該電圧は抵抗４
１の第２の端子における電圧よりＶＢＥ１個分低い電圧
にほぼ等しい。抵抗４１の電圧降下は、ＶＤＤに関して
比較的に一定であるので、ノード１０３における電圧も
また、ＶＤＤに関して比較的に一定である。Ｐチャネル
トランジスタ４７と４８は、電流ミラーを構成してお
り、これによりＮＰＮトランジスタ５０のコレクタ電流
は、ＮＰＮトランジスタ４９のコレクタ電流に追従する
ようになる。従って、ノード１０４の電圧は、ノード１
０３の電圧の変化に、ほぼ同じ電圧で追従する。バンド
ギャップ電圧ＶＢＧは、従来のバンドギャップ発生基準
電圧であり、抵抗５４の第２の端子へ供給される。バン
ドギャップ発生基準電圧は、電源電圧、温度およびプロ
セスの変化に実質的に依存しない。従って、抵抗５４に
かかる電圧降下は、ＶＤＤに比例して変化し、それによ
りＰチャネルトランジスタ５３を通るドレイン−ソース
間の電流が、ＶＤＤの変化と同じように変化する。Ｐチ
ャネルトランジスタ５３と５６は、電流ミラー５２を構
成している。Ｐチャネルトランジスタ５３を通るドレイ
ン−ソース間の電流が変化すると、Ｐチャネルトランジ
スタ５６を通るドレイン−ソース間の電流は、その変化
を「反映（ｍｉｒｒｏｒｓ）」する。Ｎチャネルトラン
ジスタ５７のゲート−ソース間の電圧は、電源依存型バ
イアス電圧ＣＢＩＡＳを供給する。Ｎチャネルトランジ
スタ５７は、飽和状態に留まっている。従って、Ｎチャ
ネルトランジスタ５７のドレイン−ソース間の電流は、
ＶＤＤの変化と同じように変化する。ＶＤＤが増加する
と、電源依存型バイアス電圧ＣＢＩＡＳも増加し、また
ＶＤＤが減少すると、バイアス電圧ＣＢＩＡＳも減少す
る。
【００２０】いくつかの集積回路装置の特性は、温度に
関連して変化する。電源依存型バイアス電圧発生回路４
０は、入力バッファ２０の温度変化に整合する。電源依
存型バイアス電圧回路４０のＮＰＮトランジスタ４４
は、図１に示した入力バッファ２０のＮＰＮトランジス
タ２９と３２のＶＢＥ電圧のシフトに追従する。Ｎチャ
ネルトランジスタ３１および３４によってトランジスタ
２９および３２に供給される電流がＶＤＤに関連して変
化したとき、或いは温度が変化したとき、Ｎチャネルト
ランジスタ４５によってＮＰＮトランジスタ４４へ供給
される電流もまた変化し、これによりＮＰＮトランジス
タ２９または３２にかかるＶＢＥの電圧降下が、ＮＰＮ
トランジスタ４４にかかる電圧降下と等しくなる。さら
にまた、Ｎチャネルトランジスタ４５のゲートへ、バイ
アス電圧ＣＢＩＡＳを供給することによっても、電流追
従を成しえる。加えて、抵抗５４は、図１の入力バッフ
ァ２０の抵抗３０と３３の温度変化に追従する。
【００２１】図３は、本発明の１実施例に関わるレベル
変換器６０を部分的な電気回路図形式および部分的な論
理回路図形式で示す。レベル変換器６０は、差動増幅器
６１と、交差結合型プルアップ回路６７と、ＮＰＮトラ
ンジスタ７１、７２、７３、および７４と、交差結合型
半ラッチ７５と、出力駆動回路部８１および８６と、を
含む。差動増幅器６１は、抵抗６２および６３と、ＮＰ
Ｎトランジスタ６４および６５と、Ｎチャネルトランジ
スタ６６と、を含む。交差結合型半ラッチ７５は、ＮＰ
Ｎトランジスタ７６および７７と、Ｎチャネルトランジ
スタ７８および７９と、を含む。
【００２２】差動増幅器６１の抵抗６２は、
“ＶＲＥＧ”で記した安定化電源電圧端子へ接続された
第１の端子と、第２の端子と、を有する。抵抗６３は、
ＶＲＥＧへ接続された第１の端子と、第２の端子と、を
有する。ＮＰＮトランジスタ６４は、抵抗６２の第２の
端子へ接続されたコレクタと、バッファリングされた信
号Ａを受信するためのベースと、エミッタと、を有す
る。ＮＰＮトランジスタ６５は、抵抗６３の第２の端子
へ接続されたコレクタと、バッファリングされた信号Ａ
＊を受信するためのベースと、ＮＰＮトランジスタ６４
のエミッタへ接続されたエミッタと、を有する。Ｎチャ
ネルトランジスタ６６は、トランジスタ６４および６５
のエミッタへ接続されたドレインと、バイアス電圧Ｎ
ＢＩＡＳを受信するためのゲートと、ＶＳＳへ接続され
たソースと、を有する。
【００２３】交差結合型プルアップ回路６７は、Ｐチャ
ネルトランジスタ６８および６９を含む。Ｐチャネルト
ランジスタ６８は、ＶＲＥＧへ接続されたソースと、ノ
ード１０５でＮＰＮトランジスタ７３のエミッタへ接続
されたゲートと、抵抗６３の第２の端子へ接続されたド
レインと、を有する。Ｐチャネルトランジスタ６９は、
ＶＲＥＧへ接続されたソースと、ノード１０６でトラン
ジスタ７４のエミッタへ接続されたゲートと、抵抗６２
の第２の端子へ接続されたドレインと、を有する。
【００２４】ＮＰＮトランジスタ７１は、ＶＤＤへ接続
されたコレクタと、“ＶＣＬＡＭＰ”で記したバイアス
電圧を受信するためのベースと、抵抗６２の第２の端子
へ接続されたエミッタと、を有する。ＮＰＮトランジス
タ７２は、ＶＤＤへ接続されたコレクタと、バイアス電
圧ＶＣＬＡＭＰを受信するためのベースと、抵抗６３の
第２の端子へ接続されたエミッタと、を有する。エミッ
タホロワトランジスタ７３は、ＮＰＮトランジスタであ
り、ＶＤＤへ接続されたコレクタと、抵抗６２の第２の
端子へ接続されたベースと、ノード１０５へ接続された
エミッタと、を有する。エミッタホロワトランジスタ７
４もまた、ＮＰＮトランジスタであり、ＶＤＤへ接続さ
れたコレクタと、抵抗６３の第２の端子へ接続されたベ
ースと、ノード１０６へ接続されたエミッタと、を有す
る。ＮＰＮトランジスタ７６は、ノード１０５でエミッ
タホロワトランジスタ７３のエミッタへ接続されたベー
スおよびコレクタと、エミッタと、を有する。ＮＰＮト
ランジスタ７７は、ノード１０６でエミッタホロワトラ
ンジスタ７４のエミッタへ接続されたベースおよびコレ
クタと、エミッタと、を有する。ＮＰＮトランジスタ７
６および７７は、ダイオード接続されたトランジスタで
あり、ダイオードとして機能する。Ｎチャネルトランジ
スタ７８は、ＮＰＮトランジスタ７６のエミッタへ接続
されたドレインと、ＮＰＮトランジスタ７７のコレクタ
へ接続されたゲートと、ＶＳＳへ接続されたソースと、
を有する。Ｎチャネルトランジスタ７９は、ＮＰＮトラ
ンジスタ７７のエミッタへ接続されたドレインと、ＮＰ
Ｎトランジスタ７６のコレクタへ接続されたゲートと、
ＶＳＳへ接続されたソースと、を有する。
【００２５】出力駆動回路部８１は、ＮＰＮトランジス
タ８２と、Ｐチャネルトランジスタ８３と、Ｎチャネル
トランジスタ８５と、インバータ８４と、を含む。ＮＰ
Ｎトランジスタ８２は、ＶＤＤへ接続されたコレクタ
と、ベースと、“ＡＯＵＴ１”で記したＢＩＮＭＯＳレ
ベルの出力信号を提供するためのエミッタと、を有す
る。インバータ８４は、ノード１０６でエミッタホロワ
トランジスタ７４のエミッタへ接続された入力端子と、
ＮＰＮトランジスタ８２のベースへ接続された出力端子
と、を有する。インバータ８４は、通常のＣＭＯＳイン
バータである。Ｐチャネルトランジスタ８３は、トラン
ジスタ８２のベースへ接続されたソースと、ＶＳＳへ接
続されたゲートと、ＮＰＮトランジスタ８２のエミッタ
へ接続されたドレインと、を有し、Ｎチャネルトランジ
スタ８５は、ＮＰＮトランジスタ８２のエミッタへ接続
されたドレインと、ノード１０６でインバータ８４の入
力端子へ接続されたゲートと、ＶＳＳへ接続されたソー
スと、を有する。
【００２６】出力駆動回路部８６は、ＮＰＮトランジス
タ８７と、Ｐチャネルトランジスタ８８と、Ｎチャネル
トランジスタ９０と、インバータ８９と、を含む。ＮＰ
Ｎトランジスタ８７は、ＶＤＤへ接続されたコレクタ
と、ベースと、“ＡＯＵＴ１ ＊”で記したＢＩＮＭＯＳ
レベルの出力信号を提供するためのエミッタと、を有す
る。インバータ８９は、ノード１０５でエミッタホロワ
トランジスタ７３のエミッタへ接続された入力端子と、
ＮＰＮトランジスタ８７のベースへ接続された出力端子
と、を有する。インバータ８９もまた、通常のＣＭＯＳ
インバータである。Ｐチャネルトランジスタ８８は、ト
ランジスタ８７のベースへ接続されたソースと、ＶＳＳ
へ接続されたゲートと、ＮＰＮトランジスタ８７のエミ
ッタへ接続されたドレインと、を有し、Ｎチャネルトラ
ンジスタ９０は、ＮＰＮトランジスタ８７のエミッタへ
接続されたドレインと、ノード１０５でインバータ８９
の入力端子へ接続されたゲートと、ＶＳＳへ接続された
ソースと、を有する。
【００２７】動作において、レベル変換器６０は、バッ
ファリングされた信号ＡおよびＡ＊を図１の入力バッフ
ァ２０から受信し、かつＢＩＮＭＯＳレベル出力信号Ａ
ＯＵＴ１およびＡＯＵＴ１ ＊を提供する。バッファリン
グされた信号ＡおよびＡ＊は、１．６Ｖの論理ハイと
１．０Ｖの論理ローの間を変化する差動信号であり、ま
た差動増幅器６１のＮＰＮトランジスタ６４および６５
によって受信される。バッファリングされた信号Ａが中
間段の論理ハイで、バッファリングされた信号Ａ＊が中
間段の論理ローならば、Ｎチャネルトランジスタ６６を
通るＩ６６で記した電流は、ＮＰＮトランジスタ６４を
通るよう向けられ、それによってエミッタホロワトラン
ジスタ７３のベースの電圧はエミッタホロワトランジス
タ７３が実質的に非導通となるのに十分低くなる。エミ
ッタホロワトランジスタ７４のベースの電圧は、エミッ
タホロワトランジスタ７４が導通となるのに十分高い電
圧に増大する。ノード１０６は、ＶＲＥＧからＶＢＥ１
つ分差し引いたもの（ＶＲＥＧ−ＶＢＥ）にほぼ等しい
論理ハイの電圧となる。
【００２８】ノード１０６が論理ハイの電圧であり、か
つエミッタホロワトランジスタ７３が実質的に非導通で
あるとき、Ｎチャネルトランジスタ７８は導通となり、
従ってノード１０５の電圧は論理ローの電圧に低下す
る。ノード１０５が約０．６Ｖの論理ローの電圧に低下
すると、ダイオード接続のＮＰＮトランジスタ７６は実
質的に非導通となり、それによりＮチャネルトランジス
タ７８は実質的に非導通となる。Ｎチャネルトランジス
タ７８が導通状態に留まれるならば、電流は不必要に流
れ続け、従って消費電力が増大するであろう。ノード１
０５がローなので、Ｎチャネルトランジスタ７９のゲー
トの電圧は、Ｎチャネルトランジスタ７９が実質的に非
導通となるのに十分低い。さらにまた、ノード１０５の
ロー電圧によって交差結合型プルアップ回路６７のＰチ
ャネルトランジスタ６８が導通となり、それによりエミ
ッタホロワトランジスタ７４のベースの電圧がさらに急
速に増大する。
【００２９】バッファリングされた信号Ａが中間段の論
理ローで、バッファリングされた信号Ａ＊が中間段の論
理ハイならば、次にＮチャネルトランジスタ６６を通る
Ｉ６６で記した電流は、ＮＰＮトランジスタ６５を通っ
て進む。エミッタホロワトランジスタ７４のベースの電
圧は、エミッタホロワトランジスタ７４が実質的に非導
通となるのに十分低くなる。エミッタホロワトランジス
タ７３のベースの電圧は、エミッタホロワトランジスタ
７３が導通となるのに十分高い電圧に増大し、ノード１
０５は、ＶＲＥＧ−ＶＢＥの論理ハイの電圧に等しくな
る。ノード１０５が論理ハイの電圧であり、かつエミッ
タホロワトランジスタ７４が非導通であるとき、Ｎチャ
ネルトランジスタ７９は導通となり、従ってノード１０
６の電圧は論理ローに低下する。ノード１０６がローな
ので、Ｎチャネルトランジスタ７８は実質的に非導通で
ある。ノード１０６の電圧が論理ローに低下したとき、
Ｐチャネルトランジスタ６９は導通となり、それによっ
てＮＰＮトランジスタ７３のベースをさらに急速にプル
アップできる。
【００３０】その他の実施例では、Ｐチャネルトランジ
スタ６８および６９のゲートは、それぞれ抵抗６２およ
び６３の第２の端子へ接続できる。これにより、より高
い電圧がトランジスタ６８および６９のゲートへ供給さ
れ、従ってそれらはほとんど導通しなくなり、エミッタ
ホロワトランジスタ７３および７４へ供給されるベース
駆動の量が減少する。
【００３１】抵抗６２および６３は、ダイオード接続の
ＮＰＮトランジスタ７６および７７と、（出力駆動回路
部８１および８６における）Ｎチャネルトランジスタ８
５および９０とが高い電源電圧で導通となることを防ぐ
ために、比較的大型化されている。電源電圧が増加する
と、ノード１０５および１０６の電圧も増加する。ノー
ド１０５或いは１０６の論理ローの電圧が約０．６Ｖを
超えて増加すると、ダイオード接続のＮＰＮトランジス
タ７６および７７のベース−エミッタ間の電圧が、０．
６Ｖを超えて増加し、またＮチャネルトランジスタ７８
および７９は、実質的に非導通であるべきときに少なく
とも部分的に導通となりうる。しかし、抵抗６２および
６３が大きすぎると、レベル変換器６０の速度は悪影響
を受けうる。従って、好ましい実施例では、差動増幅器
６１と交差結合型プルアップ回路６７は、安定化電源電
圧ＶＲＥＧが供給される。電源電圧を安定化することに
より、抵抗６２および６３の大きさを低減することがで
きる。抵抗６２および６３は、各々における電圧降下が
ほぼ１．７Ｖに等しくなるように大きさが決められる。
さらにまた、好ましい実施例では、５０ｍＶより小さい
変動の３．１Ｖの公称（電圧）を提供するために、安定
化電源電圧ＶＲＥＧが供給される。好ましい実施例では
安定化電源電圧が使用されているが、抵抗６２および６
３が適切な大きさに決められるならば、他の実施例では
ＶＤＤのような非安定化電源電圧を使用することができ
る。
【００３２】クランピング回路は、ＮＰＮトランジスタ
７１および７２とバイアス電圧ＶＣＬＡＭＰとを含み、
ＮＰＮトランジスタ６４および６５が飽和領域で動作す
ることを防ぐ。一般に、バイポーラトランジスタは、ベ
ース−エミッタとベース−コレクタの両方の接合がほぼ
０．７Ｖより大きい電圧で順方向バイアスされると、飽
和領域で動作する。ＮＰＮトランジスタ６４および６５
のベース−コレクタ接合は、いくつかの異なる状態の結
果として順方向バイアスとなりうる。例えば、バッファ
リングされた信号ＡおよびＡ＊が、電源の変動の結果と
して高い電圧レベルに増加できるならば、ＮＰＮトラン
ジスタ６４および６５は飽和領域で動作できる。さらに
また、Ｎチャネルトランジスタ６６によって供給される
ドレイン−ソース間の電流が変化できるならば、ＮＰＮ
トランジスタ６４或いは６５のコレクタ電圧は、ＮＰＮ
トランジスタ６４および６５を飽和状態で動作させるの
に十分低くすることができるであろう。バイアス電圧Ｖ
ＣＬＡＭＰは、ＮＰＮトランジスタ７１および７２のベ
ースへ約２．１Ｖで供給され、ＮＰＮトランジスタ６４
および６５のコレクタが約１．３Ｖより低くなることを
防いでいる。これにより、ＮＰＮトランジスタ６４およ
び６５は、能動領域での動作にとどめられる。能動領域
で動作するＮＰＮトランジスタ６４および６５は、高速
化の利点を生じる。さらにまた、好ましい実施例では、
バッファリングされた信号ＡおよびＡ＊は、入力バッフ
ァ２０（図１参照）によって提供され、バッファリング
された信号ＡおよびＡ＊がＶＤＤの変化により影響を受
けなくなるように、ＶＳＳを基準にしている。
【００３３】交差結合型半ラッチ７５は、低減された消
費電力の利点を生じる。Ｎチャネルトランジスタ７８お
よび７９は、交差結合しており、ノード１０５或いは１
０６の電圧を論理ローへ下げる必要があるときのみ導通
となる。ダイオード接続のＮＰＮトランジスタ７６およ
び７７は、リーケージ電流が流れることを防いだり、ま
たＮチャネルトランジスタ７８および７９が論理ローの
状態の間、非導通に留まることを確実にすることによっ
て、さらに消費電力を低減する。
【００３４】出力駆動回路部８１および８６は、従来の
ＢＩＣＭＯＳ出力駆動回路である。出力駆動回路部８１
および８６は、それぞれノード１０６および１０５で電
圧を受信し、相補的なＢＩＮＭＯＳレベルの出力信号Ａ
ＯＵＴ１およびＡＯＵＴ１ ＊を提供する。ＢＩＮＭＯＳ
レベルの出力信号ＡＯＵＴ１は、ノード１０６により供
給される電圧レベルを反転したものであり、またＢＩＮ
ＭＯＳレベルの出力信号ＡＯＵＴ１ ＊は、ノード１０５
により供給される電圧レベルを反転したものである。
【００３５】出力駆動回路部８１では、ＮＰＮトランジ
スタ８２は、プルアップトランジスタとして機能し、Ｎ
チャネルトランジスタ８５は、プルダウントランジスタ
として機能する。ノード１０６が論理ローのとき、イン
バータ８４は論理ハイをＮＰＮトランジスタ８２のベー
スへ提供し、ＮＰＮトランジスタ８２を導通させる。Ｎ
チャネルトランジスタ８５は、非導通であり、また出力
信号ＡＯＵＴ１は、ＶＤＤ−ＶＢＥ（約２．５Ｖ）にほ
ぼ等しい論理ハイの電圧に引き上げられる。Ｐチャネル
トランジスタ８３は、ＮＰＮトランジスタ８２のベース
の電圧が論理ローに低下したとき、ＮＰＮトランジスタ
８２のベース−エミッタ接合の過度の逆方向バイアスを
防ぐことを助ける。さらにまた、Ｐチャネルトランジス
タ８３は、結局、出力信号ＡＯＵＴ１の電圧をＶＤＤに
増加し、ＮＰＮトランジスタ８２にかかるＶＢＥの電圧
降下を排除する。ノード１０６が、論理ハイのとき、イ
ンバータ８４はＮＰＮトランジスタ８２のベースに論理
ローを提供し、これによりＮＰＮトランジスタ８２トラ
ンジスタは実質的に非導通となる。Ｎチャネルトランジ
スタ８５は、導通となり、これにより出力信号Ａ
ＯＵＴ１はＶＳＳにほぼ等しい論理ローの電圧に低下さ
せられる。ノード１０６の電圧が、論理ハイのとき、出
力信号ＡＯＵＴ１は、論理ローとして提供され、また、
ノード１０６が論理ローのとき、出力信号ＡＯＵＴ１は
論理ハイとして提供される。出力駆動回路分８６は、出
力駆動回路分８１と同じであり、また同じ方法で動作す
る。ただし、出力駆動回路分８１および８６は、ＢＩＣ
ＭＯＳの出力駆動回路の１つの例として提案している。
出力駆動回路分８１および８６の代わりとなりうる様々
な他のＢＩＣＭＯＳの出力駆動回路が存在する。
【００３６】図４は、本発明の他の実施例に関わるレベ
ル変換器１１０を部分的な電気回路図形式および部分的
な論理回路図形式で示す。レベル変換器１１０は、オペ
アンプ１１１と、交差結合型半ラッチ１２８と、ＮＰＮ
トランジスタ１１７、１１９、１２１、および１２２
と、抵抗１１８と、出力駆動回路部１３０と、を含む。
【００３７】オペアンプ１１１は、Ｐチャネルトランジ
スタ１１２および１１３と、ＮＰＮトランジスタ１１４
および１１５と、Ｎチャネルトランジスタ１１６と、を
有する。Ｐチャネルトランジスタ１１２は、ＶＲＥＧに
接続されたソースと、そのドレインに接続されたゲート
と、を有する。Ｐチャネルトランジスタ１１３は、Ｖ
ＲＥＧに接続されたソースと、Ｐチャネルトランジスタ
１１２のゲートに接続されたゲートと、ドレインと、を
有する。ＮＰＮトランジスタ１１４は、Ｐチャネルトラ
ンジスタ１１２のドレインへ接続されたコレクタと、基
準電圧ＶＲＥＦを受信するためのベースと、エミッタ
と、を有する。ＮＰＮトランジスタ１１５は、Ｐチャネ
ルトランジスタ１１３のドレインへ接続されたコレクタ
と、シングルエンデッドの信号Ａ２を受信するためのベ
ースと、ＮＰＮトランジスタ１１４のエミッタへ接続さ
れたエミッタと、を有する。Ｎチャネルトランジスタ１
１６は、ＮＰＮトランジスタ１１４および１１５のエミ
ッタへ接続されたドレインと、バイアス電圧ＮＢＩＡＳ
を受信するためのゲートと、ＶＳＳへ接続されたソース
と、を有する。ＮＰＮトランジスタ１１７は、ＶＤＤへ
接続されたコレクタと、バイアス電圧ＶＣＬＡＭＰを受
信するためのベースと、ＮＰＮトランジスタ１１４のコ
レクタへ接続されたエミッタと、を有する。抵抗１１８
は、ＶＲＥＧへ接続された第１の端子と、ＮＰＮトラン
ジスタ１１４のコレクタへ接続された第２の端子と、を
有する。ＮＰＮトランジスタ１１９は、ＶＤＤへ接続さ
れたコレクタと、バイアス電圧ＶＣＬＡＭＰを受信する
ためのＮＰＮトランジスタ１１７のベースへ接続された
ベースと、ＮＰＮトランジスタ１１５のコレクタへ接続
されたエミッタと、を有する。エミッタホロワトランジ
スタ１２１は、ＶＤＤへ接続されたコレクタと、ＮＰＮ
トランジスタ１１４のコレクタへ接続されたベースと、
エミッタと、を有する。エミッタホロワトランジスタ１
２２は、ＶＤＤへ接続されたコレクタと、ＮＰＮトラン
ジスタ１１５のコレクタへ接続されたベースと、エミッ
タと、を有する。
【００３８】交差結合型半ラッチ１２８は、ＮＰＮトラ
ンジスタ１２３および１２４と、Ｎチャネルトランジス
タ１２６および１２７と、を含む。ＮＰＮトランジスタ
１２３は、エミッタホロワトランジスタ１２１のエミッ
タへ接続されたベースおよびコレクタと、エミッタと、
を有する。ＮＰＮトランジスタ１２４は、ノード１０７
でエミッタホロワトランジスタ１２２のエミッタへ接続
されたベースおよびコレクタと、エミッタと、を有す
る。従って、ＮＰＮトランジスタ１２３および１２４
は、ダイオード接続されており、ダイオードの機能を果
たす。Ｎチャネルトランジスタ１２６は、ＮＰＮトラン
ジスタ１２３のエミッタへ接続されたドレインと、ノー
ド１０７でＮＰＮトランジスタ１２２のエミッタへ接続
されたゲートと、ＶＳＳへ接続されたソースと、を有す
る。Ｎチャネルトランジスタ１２７は、ＮＰＮトランジ
スタ１２４のエミッタへ接続されたドレインと、ＮＰＮ
トランジスタ１２１のエミッタへ接続されたゲートと、
ＶＳＳへ接続されたソースと、を有する。
【００３９】出力部１３０は、ＮＰＮトランジスタ１３
１と、Ｐチャネルトランジスタ１３２と、Ｎチャネルト
ランジスタ１３４と、インバータ１３３と、を含む。Ｎ
ＰＮトランジスタ１３１は、ＶＤＤへ接続されたコレク
タと、ベースと、“ＡＯＵＴ２”で記したＢＩＮＭＯＳ
出力信号を提供するエミッタと、を有する。インバータ
１３３は、ノード１２２でエミッタホロワトランジスタ
１２２のエミッタへ接続された入力端子と、ＮＰＮトラ
ンジスタ１３１のベースへ接続された出力端子と、を有
する。Ｐチャネルトランジスタ１３２は、トランジスタ
１３１のベースへ接続されたソースと、ＶＳＳへ接続さ
れたゲートと、ＮＰＮトランジスタ１３１のエミッタへ
接続されたドレインと、を有し、Ｎチャネルトランジス
タ１３４は、ＮＰＮトランジスタ１３１のエミッタへ接
続されたドレインと、ノード１０７でインバータ１３３
の入力端子へ接続されたゲートと、ＶＳＳへ接続された
ソースと、を有する。
【００４０】動作においては、レベル変換器１１０は、
バッファリングされたシングルエンデッドの信号Ａ
２と、基準電圧ＶＲＥＦを受信し、かつシングルエンデ
ッドのＢＩＮＭＯＳレベルの出力信号ＡＯＵＴ２を提供
する。基準電圧ＶＲＥＦは、ＮＰＮトランジスタ１１４
のベースへ、バッファリングされた信号Ａ２の論理変化
のほぼ中間のレベルで、供給される。Ｐチャネルトラン
ジスタ１１２および１１３が接続され、電流ミラーを形
成しており、オペアンプ１１１に対して負荷を提供して
いる。バッファリングされた信号Ａ２は、ＶＳＳを基準
としており、また約１．５Ｖの論理ハイおよび約０．９
Ｖの論理ローにて提供される。図１の入力バッファと同
様の回路（示してはいない）が、バッファリングされた
信号Ａ２を提供する。他の実施例では、他のタイプの入
力バッファがレベル変換器１１０にバッファリングされ
た信号を供給することができる。
【００４１】バッファリングされた信号Ａ２が、論理ハ
イに等しいとき、ＮＰＮトランジスタ１１５は導通とな
り、ＮＰＮトランジスタ１１４は実質的に非導通とな
る。Ｐチャネルトランジスタ１１２および１１３は、実
質的に非導通である。エミッタホロワトランジスタ１２
２は、実質的に非導通であり、またノード１０７の電圧
は、交差結合型半ラッチ１２８により約０．６Ｖに低下
する。交差結合型半ラッチ１２８は、上述した図３の交
差結合型半ラッチ７５と同じである。
【００４２】バッファリングされた信号Ａ２が論理ロー
に等しいとき、ＮＰＮトランジスタ１１４は導通とな
り、ＮＰＮトランジスタ１１５は実質的に非導通とな
る。Ｐチャネルトランジスタ１１２および１１３は導通
で、エミッタホロワトランジスタ１２２は導通となり、
そしてノード１０７での電圧は、ＶＲＥＧ−ＶＢＥにほ
ぼ等しい論理ハイの電圧に等しくなる。クランピング回
路は、ＮＰＮトランジスタ１１７および１１９とバイア
ス電圧ＶＣＬＡＭＰとを含み、図３のレベル変換器６０
の説明で上述したように、ＮＰＮトランジスタ１１４お
よび１１５が飽和領域で動作するのを防いでいる。さら
にまた、出力駆動回路部１３０は、図３の出力駆動回路
部８１および８６と同じである。
【００４３】抵抗１１８は、ＮＰＮトランジスタ１１４
のコレクタの電圧が、約１．３Ｖより降下することを避
けるように大きさが決められている。これにより、Ｐチ
ャネルトランジスタ１１２は、大きさを小さくすること
ができ、従ってＰチャネルトランジスタ１１２の接合キ
ャパシタンスが低減される。その接合キャパシタの低減
によって、スイッチング速度の増加が生じる。さらにま
た、エミッタホロワトランジスタ１２１は負荷を駆動す
るのに必要ではないので、エミッタホロワトランジスタ
１２１はより小さくすることができ、従ってレベル変換
器１１０のスイッチング速度が向上する。
【００４４】本発明がより好ましい実施例に対して述べ
られたが、当業者にとって、本発明が、多くの方法で修
正され、また特に上記に掲げまた述べた実施例以外の多
くの実施例として実施できることは明白であろう。例え
ば、レベル変換器６０は、ＥＣＬからＣＭＯＳ論理レベ
ルへ変換するのに容易に適用できる。さらにまた、電源
電圧端子ＶＤＤは、グランドへ接続でき、また電源電圧
端子ＶＳＳは、負の電源電圧で供給できる。従って、添
付の請求項によって、本発明の真の精神および範囲内に
ある発明の全ての修正をカバーすることが、意図されて
いる。
【００４５】
【発明の効果】以上のように，本発明によれば、電源依
存型入力バッファ手段等を利用して、低電源電圧動作を
可能とし、交差結合型半ラッチ手段、交差結合型プルア
ップ手段、およびクランピング手段等を利用して、低消
費電力化および高速化を図っている。すなわち、低電源
電圧で動作する場合速度および消費電力の劣化を伴う従
来技術のレベル変換器に対し、本発明では、低電源電圧
で動作しつつ、低消費電力化および高速化が図れる効果
がある。
【図面の簡単な説明】
【図１】本発明に係わる入力バッファの電気回路図であ
る。
【図２】本発明に係わる電源依存型バイアス電圧発生器
の電気回路図である。
【図３】本発明の１実施例に係わるレベル変換器の部分
的な電気回路図および部分的な論理回路図である。
【図４】本発明の他の実施例に係わるレベル変換器の部
分的な電気回路図および部分的な論理回路図である。
【符号の説明】
２０ 入力バッファ ２２ 差動増幅器 ２４，２５ 抵抗 ２６，２７ ＮＰＮトランジスタ ２８ Ｎチャネルトランジスタ ２９，３２ エミッタホロワトランジスタ ３０，３３ 抵抗 ３１，３４ Ｎチャネルトランジスタ ４０ 電源依存型バイアス電圧発生回路 ４１，５４ 抵抗 ４２，４５，５１，５７ Ｎチャネルトランジスタ ４４，４９，５０ ＮＰＮトランジスタ ４６ オペアンプ ４７，４８，５３，５６ Ｐチャネルトランジスタ ５２ 電流ミラー ６０ レベル変換器 ６１ 差動増幅器 ６２，６３ 抵抗 ６４，６５ ＮＰＮトランジスタ ６６ Ｎチャネルトランジスタ ６７ 交差結合型プルアップ回路 ６８，６９ Ｐチャネルトランジスタ ７１，７２，７３，７４，７６，７７ ＮＰＮトランジ
スタ ７５ 交差結合型半ラッチ ７８，７９ Ｎチャネルトランジスタ ８１，８６ 出力駆動回路部 ８２，８７ ＮＰＮトランジスタ ８３，８８ Ｐチャネルトランジスタ ８４，８９ インバータ ８５，９０ Ｎチャネルトランジスタ １１０ レベル変換器 １１１ オペアンプ １１２，１１３ Ｐチャネルトランジスタ １１４，１１５，１１７，１１９，１２１，１２２，１
２３，１２４ ＮＰＮトランジスタ １１６，１２６，１２７ Ｎチャネルトランジスタ １１８ 抵抗 １２８ 交差結合型半ラッチ １３０ 出力駆動回路部 １３１ ＮＰＮトランジスタ １３２ Ｐチャネルトランジスタ １３３ インバータ １３４ Ｎチャネルトランジスタ １０１，１０２，１０３，１０４，１０５，１０６，１
０７ ノード

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 第１の予め決められた電圧レベルの範囲
    内で動作する信号を第２の予め決められた電圧レベルの
    範囲へ変換するレベル変換回路（６０）であって、 第１および第２の抵抗（６２，６３）と、第１および第
    ２のバイポーラトランジスタ（６４，６５）を含み、前
    記第１の予め決められた電圧レベルの範囲内の第１およ
    び第２の入力信号を受信し、かつそれに応答して第１お
    よび第２の差動信号を提供し、さらに、第１の電源電圧
    端子へ結合された差動増幅器（６１）と、 前記差動増幅器（６１）へ結合され、前記第１の差動信
    号を受信し、かつそれに応答して前記第２の予め決めら
    れた電圧レベルの範囲内で第３の信号を提供する第１の
    エミッタホロワ回路（７３）と、 前記差動増幅器（６１）へ結合され、前記第２の差動信
    号を受信し、かつそれに応答して前記第２の予め決めら
    れた電圧レベルの範囲内で第４の信号を提供する第２の
    エミッタホロワ回路（７４）と、 前記第１および第２のエミッタホロワ回路（７３，７
    ４）へ結合され、前記第２のエミッタホロワ回路（７
    ４）によって提供される高い電圧レベルに応答して、前
    記第４の信号を高い電圧レベルから前記第２の予め決め
    られた電圧レベルの範囲内の低い電圧レベルへ低下し、
    また、前記第１のエミッタホロワ回路（７３）によって
    提供される高い電圧レベルに応答して、前記第３の信号
    を高い電圧レベルから前記第２の予め決められた電圧レ
    ベルの範囲内の低い電圧レベルへ低下する交差結合型半
    ラッチ手段（７５）と、 を具備するレベル変換回路（６０）。
  2. 【請求項２】 第１の予め決められた電圧レベルの範囲
    内で動作する信号を第２の予め決められた電圧レベルの
    範囲へ変換するＢＩＣＭＯＳレベル変換回路（６０）で
    あって、 第１および第２の抵抗（６２，６３）と、第１および第
    ２のバイポーラトランジスタ（６４，６５）を含み、前
    記第１の予め決められた電圧レベルの範囲内の第１およ
    び第２の入力信号を受信し、かつそれに応答して第１お
    よび第２の差動信号を提供し、さらに、第１の電源電圧
    端子へ結合された差動増幅器（６１）と、 前記差動増幅器（６１）へ結合され、前記第１の差動信
    号を受信し、かつそれに応答して前記第２の予め決めら
    れた電圧レベルの範囲内で第３の信号を提供する第１の
    エミッタホロワ回路（７３）と、 前記差動増幅器（６１）へ結合され、前記第２の差動信
    号を受信し、かつそれに応答して前記第２の予め決めら
    れた電圧レベルの範囲内で第４の信号を提供する第２の
    エミッタホロワ回路（７４）と、 前記第１および第２のエミッタホロワ回路（７３，７
    ４）へ結合され、前記第２のエミッタホロワ回路（７
    ４）によって提供される高い電圧レベルに応答して、前
    記第４の信号を高い電圧レベルから前記第２の予め決め
    られた電圧レベルの範囲内の低い電圧レベルへ低下し、
    また、前記第１のエミッタホロワ回路（７３）によって
    提供される高い電圧レベルに応答して、前記第３の信号
    を高い電圧レベルから前記第２の予め決められた電圧レ
    ベルの範囲内の低い電圧レベルへ低下する交差結合型半
    ラッチ手段（７５）と、 前記第１の電源電圧端子と前記第１および第２のバイポ
    ーラトランジスタ（６４，６５）の第１の電流電極との
    間に結合され、前記第２のエミッタホロワ回路（７４）
    によって提供される低い電圧レベルに応答して、前記第
    １のバイポーラトランジスタ（６４）の前記第１の電流
    電極の電圧を増加し、かつ、前記第１のエミッタホロワ
    回路（７３）によって提供される低い電圧レベルに応答
    して、前記第２のバイポーラトランジスタ（６５）の前
    記第１の電流電極の電圧を増加する交差結合型プルアッ
    プ手段（６７）と、 前記第１および第２のバイポーラトランジスタ（６４，
    ６５）を飽和動作領域で動作しないようにするクランピ
    ング手段（７１，７２）と、 を具備するＢＩＣＭＯＳレベル変換回路（６０）。
  3. 【請求項３】 ＥＣＬからＢＩＮＭＯＳへのレベル変換
    回路（６０）であって、 ＥＣＬレベルの論理信号を受信し、かつ該受信信号に応
    答して、予め決められた電圧レベルの第１および第２の
    差動信号を提供する入力バッファ（２０）と、 第１の正の電源電圧端子へ結合され、前記第１および第
    ２の差動信号を受信し、かつ第３および第４の差動信号
    を提供するための第１および第２の差動出力を有する差
    動増幅器手段（６１）と、 第２の正の電源電圧端子へ結合されたコレクタと、前記
    第１の差動出力へ結合されたベースと、エミッタと、を
    有する第１のエミッタホロワトランジスタ（７３）と、 前記第２の正の電源電圧端子へ結合されたコレクタと、
    前記第２の差動出力へ結合されたベースと、エミッタ
    と、を有する第２のエミッタホロワトランジスタ（７
    ４）と、 前記第１の正の電源電圧端子へ結合されたソースと、前
    記第１のエミッタホロワトランジスタ（７３）の前記エ
    ミッタへ結合されたゲートと、前記第２の差動出力へ結
    合されたドレインと、を有する第１のＰチャネルトラン
    ジスタ（６８）と、 前記第１の正の電源電圧端子へ結合されたソースと、前
    記第２のエミッタホロワトランジスタ（７４）の前記エ
    ミッタへ結合されたゲートと、前記第１の差動出力へ結
    合されたドレインと、を有する第２のＰチャネルトラン
    ジスタ（６９）と、 前記第１のエミッタホロワトランジスタ（７３）へ結合
    されたコレクタおよびベースと、エミッタと、を有する
    第１のバイポーラトランジスタ（７６）と、 前記第２のエミッタホロワトランジスタ（７４）へ結合
    されたコレクタおよびベースと、エミッタと、を有する
    第２のバイポーラトランジスタ（７７）と、 前記第１のバイポーラトランジスタ（７６）の前記エミ
    ッタへ結合されたドレインと、前記第２のエミッタホロ
    ワトランジスタ（７４）の前記エミッタへ結合されたゲ
    ートと、負の電源電圧端子へ結合されたソースと、を有
    する第１のＮチャネルトランジスタ（７８）と、 前記第２のバイポーラトランジスタ（７７）の前記エミ
    ッタへ結合されたドレインと、前記第１のエミッタホロ
    ワトランジスタ（７３）の前記エミッタへ結合されたゲ
    ートと、前記負の電源電圧端子へ結合されたソースと、
    を有する第２のＮチャネルトランジスタ（７９）と、 前記第１のエミッタホロワトランジスタ（７３）の前記
    エミッタへ結合され、ＢＩＮＭＯＳレベルの出力信号を
    提供する出力駆動手段（８６）と、 を具備するＥＣＬからＢＩＮＭＯＳへのレベル変換回路
    （６０）。
JP5259196A 1992-09-28 1993-09-22 Ｂｉｃｍｏｓレベル変換回路 Pending JPH06204845A (ja)

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EP0590247B1 (en) 1997-12-29
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