KR100290725B1 - 에미터 결합 로직-바이폴라 상보형 금속 산화물 반도체/상보형 금속 산화물 반도체 트랜슬레이터 - Google Patents

에미터 결합 로직-바이폴라 상보형 금속 산화물 반도체/상보형 금속 산화물 반도체 트랜슬레이터 Download PDF

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Abstract

한쌍의 차동 ECL 레벨의 신호를 BiCMOS/CMOS 레벨의 신호로 변환시키는 ECL - BiCMOS/CMOS 트랜슬레이터가 개시되어 있다. 상기 트랜슬레이터는 출력 노드를 지니며, 상기 출력 노드를 제1 전압 공급원에 연결시키기 위한 제1 출력 스위칭 수단 및 상기 출력 노드를 제2 전압 공급원에 연결시키기 위한 제2 출력 스위칭 수단을 지니는 출력단을 포함한다. 제1 입력단은 상기 차동 ECL 신호중 한 ECL 신호에 응답하여 상기 출력단의 제1 출력 스위칭 수단을 활성화시키고, 제2 입력단은 다른 차동 ECL 신호에 응답하여 상기 출력단의 제2 출력 스위칭 수단을 활성화시킨다. 상기 제1 입력단은 상기 제1 전압 공급원과 상기 출력단의 출력 노드사이에 제1 저항 요소를 연결시키기 위한 제1 입력 스위칭 수단을 포함하고, 상기 제2 입력단은 상기 제1 전압 공급원과 제2 전압 공급원사이에 제2저항 요소를 연결시키기 위한 제2 입력 스위칭 수단을 포함한다.

Description

에미터 결합 로직-바이폴라 상보형 금속 산화물 반도체/상보형 금속 산화물 반도체 트랜슬레이터
제1도는 종래의 에미터 결합로직(ECL) - 상보형 금속 산화물 반도체(CMOS) 트랜슬레이터를 예시한 블록 다이어그램.
제2도는 종래 기술인 제1도의 ECL - CMOS 트랜슬레이터를 예시한 회로 다이어그램.
제3도는 본 발명에 따른 한 에미터 결합로직(ECL) - 바이폴라 상보형 금속 산화물(BiCMOS)/상보형 금속 산화물 반도체(CMOS) 트랜슬레이터의 회로 실시예를 예시한 회로 다이어그램.
제4도는 본 발명에 따른 다른 ECL - BiCMOS/CMOS 트랜슬레이터의 회로 실시예를 예시한 회로 다이어그램.
[발명의 분야]
본 발명은 로직(logic) 회로를 구성하는 서로 다른 패밀리를 인터페이싱(interfacing) 하는데 사용되는 회로에 관한 것이며, 보다 구체적으로 기술하면, 에미터 결합 로직(ECL) - 바이폴라 상보형 금속 산화물 반도체(BiCMOS)/ 상보형 금속 산화물 반도체(CMOS) 트랜슬레이터에 관한 것이다.
[관련 기술의 설명]
디지탈 시스템의 어떤 부분이 고속 로직 게이트를 필요로하는 반면에 상기 시스템의 다른 부분이 저속 로직 게이트를 허용할 수 있는 경우가 종종 생긴다. 이러한 경우에, 하나이상의 로직 패밀리를 사용하는 것이 유리한데, 그 이유는 저속이 허용되는 경우 CMOS와 같은 저속 패밀리가 ECL과 같은 고속 패밀리 보다 적은 전력을 소비하게 되기 때문이다.
하나이상의 로직 패밀리가 어떤 시스템에 사용되는 경우, 한 패밀리의 출력이 다른 패밀리의 입력과 양립될 수 없다라는 사실을 고려하는 것이 필요하다.
서로 다른 로직 패밀리간에 데이타를 적절하게 전송하기 위하여는, 특수한 인터페이싱 회로, 또는 “트랜슬레이터(translator)”가 한 패밀리에 의해 발생되는 로직 신호를 서로 다른 패밀리에 의해 해독될 수 있는 신호로 변환시키는데 사용될 수 있다.
제1도는 종래의 ECL - CMOS 트랜슬레이터(20)의 블록 다이어그램을 예시한 것이다. 상기 트랜슬레이터(20)는 ECL 레벨의 신호를 CMOS레벨의 신호로 변환시킨다. 동작시, ECL 레벨의 신호는 노드(22)에서 수신된다. ECL로직에 대한 동적 신호범위는 저(low) 논리값(0)에 대하여는 대략 -1.7 내지 -1.4 볼트이며 고(high) 논리값(1)에 대하여는 대략 -0.9 내지 0.8 볼트이다. ECL 수신기 회로(24)는 수신된 ECL 신호를 한쌍의 차동 ECL 레벨의 신호(즉, 상보형 ECL 신호)로 변환시킨다. 상기 차동 ECL 신호는 라인(26, 28)에 의하여 트랜슬레이터 회로(30)에 전송된다. 상기 트랜슬레이터 회로(30)는 상기 차동 ECL 레벨의 신호를 단일의 CMOS레벨의 신호로 변환시킨다. 상기 단일의 CMOS 레벨의 신호는 노드(32)에서 출력된다. CMOS 로직에 대한 동적 신호 범위는 저 논리값(0)에 대하여는 대략 -5.0 내지 -4.8 볼트이며 고 논리값에 대하여는 대략 -0.4 내지 0.0 볼트이다.
제2도는 종래 기술인 제1도의 ECL - CMOS 트랜슬레이터(20)의 회로 실시예를 예시한 것이다. ECL 수신기 회로(24)는 기본적으로는 전류 모드 로직(CML)게이트이며 그의 동작은 본 기술에 공지되어 있다. 구체적으로 기술하면, 베이스에서 ECL 입력신호를 수신하는 바이폴라 트랜지스터(Q1)는 에미터 폴로워 구성을 이루어 전압 비교기 회로에 접속되어 있는데, 상기 전압 비교기 회로는 바이폴라 트랜지스터(Q2, Q3)및 저항기(R1, R2)로 구성되어 있다. 전압 비교기 회로는 ECL 및 CML 게이트의 기본적으로 구성 요소이다. 한쌍의 차동 ECL 신호를 전송하는 라인(26, 28)은 트랜지스터(Q3, Q2)의 콜렉터에 각각 접속되어 있다.
트랜슬레이터 회로(30)는 p - 채널 MOSFET 트랜지스터(MP1 내지 MP3), n - 채널 MOSFET 트랜지스터(MN1 내지 MN5), 및 바이폴라 트랜지스터(Q4, Q5)를 포함한다. 트랜지스터(Q4)는 CMOS의 고논리값, 즉 대략 0.0 볼트의 전압과 거의 동일한 전압을 공급하는 제1전압 공급원에 접속된 콜렉터를 갖는다. 트랜지스터(Q5)는 CMOS의 저논리값, 즉 대략 -5.2볼트의 전압과 거의 동일한 전압을 공급하는 제2전압 공급원에 접속된 에미터를 갖는다. 트랜지스터(Q4)의 에미터 및 트랜지스터(Q5)의 콜렉터는 서로 접속되어서 출력노드(32)를 형성한다.
트랜슬레이터 회로(30)는 트랜지스터(Q4, Q5) 중 단 하나만을 단번에 온(on) 상태로 스위칭함으로써 출력노드(32) 상에 CMOS 레벨의 신호를 발생시킨다. 트랜지스터(Q4)가 온상태로 스위칭되는 경우, 트랜지스터(Q5)는 오프(off) 상태로 되어 출력노드(32)는 CMOS의 고논리값, 즉 대략 -0.4 볼트로 풀업(pull up) 된다. 트랜지스터(Q5)가 온상태로 스위칭되는 경우, 트랜지스터(Q4)는 오프상태로 되어, 출력 노드(32)는 CMOS의 저 논리값, 즉 -4.8 볼트로 풀다운(pull down) 된다.
한쌍의 차동 ECL 신호는 라인(26, 28)을 거쳐 트랜지스터(MP1, MP2)의 게이트에서 각각 수신된다. 트랜지스터(MP1 내지 MP3, MN1 내지 MN5)는 차동 ECL 신호에 응답하여 트랜지스터(Q4, Q5)를 온 및 오프 상태로 스위칭한다. 구체적으로 기술하면, 라인(26)이 저 논리 신호를 전송하고 라인(28)이 고논리 신호를 전송하는 경우, 트랜지스터(MP1)는 온상태로 스위칭되고 트랜지스터(MP2)는 오프상태로 스위칭된다. 트랜지스터(MP1)가 온상태이기 때문에, 트랜지스터(MN2)는 온상태로 스위칭되고, 이로인해 트랜지스터(MP3, MN3, MN4)의 게이트가 저논리 레벨상태로 된다. 트랜지스터(MP3)는 온상태로 스위칭되고, 이로인해 트랜지스터(Q4)의 베이스가 고논리 레벨 상태로 됨에따라, 결과적으로는 트랜지스터(Q4)가 온상태로 스위칭된다. 트랜지스터(Q4)가 온상태이기 때문에, 고 논리신호는 트랜지스터(MN5)의 게이트에서 수신되고, 이러한 트랜지스터(MN5)의 게이트는 트랜지스터(MN5)를 온상태로 스위칭시킨다.
그와는 반대로, 라인(26)이 고논리 신호를 전송하고, 라인(28)이 저논리 신호를 전송하는 경우, 트랜지스터(MP1)는 오프상태로 스위칭되고 트랜지스터(MP2)는 온상태로 스위칭된다. 트랜지스터(MP2)가 온상태이기 때문에, 트랜지스터(MP3, MN3, MN4)의 게이트는 고 논리레벨 상태로 된다. 트랜지스터(MN3)는 온 상태로 스위칭되고, 이와같이 온상태로 스위칭된 트랜지스터(MN3)는 트랜지스터(Q4)의 베이스를 저논리 레벨 상태로 되게 함으로써, 트랜지스터(Q4)를 오프상태로 스위칭시킨다. 트랜지스터(MN5)는 오프상태에 있으며, 이러한 트랜지스터(MN5)에 의해 트랜지스터(Q5)가 온상태로 스위칭될 수 있다.
종래 기술인 제1도 및 제2도의 ECL - CMOS 트랜슬레이터(20)는 여러 결함을 갖는다. 첫번째 결함으로는, 상기 트랜슬레이터(20)가 대량의 전력을 소비시키는 경향이 있다. 두번째 결함으로는, 다수의 트랜지스터가 스위칭 동작을 완료하기 위한 시간주기를 필요로하며, 이러한 시간주기는 다양한 현대식 용도에 대하여 매우 느리다는 점이다. 마지막 결함으로는, 다수의 트랜지스터는 현대의 고밀도 제품에 부적합한 회로를 이루는데, 상기 회로의 제조를 경제적으로 부적합하게하는 스페이스 및 레이아웃(layout) 문제가 종종 존재한다는 점이다.
따라서, 종래의 트랜슬레이터 보다 적은 전력을 소비하며, 적은 구성 요소를 지니고, 빠른 속도를 지니는 ECL - CMOS 트랜슬레이터에 대한 필요성이 존재한다.
[발명의 요약]
본 발명은 한쌍의 차동 ECL 레벨의 신호를 BiCMOS/CMOS 레벨의 신호로 변환시키기 위한 ECL - BiCMOS/CMOS 트랜슬레이터를 제공한다. BiCMOS/CMOS 레벨의 신호를 출력시키기 위한 출력 노드를 갖는 출력단이 포함되어 있으며, 상기 출력단은 상기 출력노드를 제1전압 공급원에 연결시키기 위한 제1출력 스위칭수단 및 상기 출력노드를 제2전압 공급원에 연결시키기 위한 제2출력 스위칭 수단을 부가적으로 포함한다.
제1입력단은 차동 ECL 신호중 한 ECL 신호에 응답하여 출력단의 제1출력 스위칭 수단을 활성화시킨다. 상기 제1 입력단은 상기 제1 전압 공급원과 상기 출력단의 출력 노드사이에 제1저항 요소를 연결하기 위한 제1 입력 스위칭 수단을 포함한다.
제2입력단은 다른 차동 ECL 신호에 응답하여 출력단의 제2출력 스위칭 수단을 활성화시킨다. 상기 제2 입력단은 제1 전압 공급원과 제2 전압 공급원사이에 제2 입력 스위칭 수단을 포함한다.
본 발명의 특징 및 이점에 대한 보다 나은 이해는 본 발명의 원리를 사용한 예시적인 실시예를 보여주는 첨부된 도면 및 이하 본 발명의 상세한 설명을 참조하면 실현될 것이다.
[본 발명의 바람직한 실시예에 대한 상세한 설명]
제3도를 참조하면, 본 발명에 따른 ECL - BiCMOS/CMOS 트랜슬레이터(34)의 한 회로 실시예가 예시되어 있다. 상기 트랜슬레이터(34)는 ECL 레벨의 신호를 BiCMOS 레벨의 신호로 변환시키는데 이상적이다. BiCMOS 로직에 대한 동적 신호 범위는, BiCMOS의 고논리값(1)에 대한 전압 레벨이 일반적으로 CMOS의 고 논리값보다 대략 한 다이오드 전압값으로 강하된 것을 제외하고는 CMOS 로직에 대한 동적 신호 범위와 거의 동일하다. 따라서, BiCMOS의 고 논리값은 대략 -0.7 볼트이며 BiCMOS의 저 논리값은 대략 -5.0 볼트이다.
BiCMOS 및 CMOS 동적 신호범위가 거의 동일하기 때문에, 트랜슬레이터(34)는 마찬가지로 ECL 레벨의 신호를 CMOS 레벨의 신호로 변환시키는데 적절한 가능을 갖는다고 생각된다. 바꾸어 말하면, CMOS디바이스가 노드(50)에 접속되어 있는 경우, 노드(50)에서 발생되는 BiCMOS의 고 논리 신호는 CMOS디바이스를 고 논리 레벨 상태로 스위칭시키는데 적합하며, 이와는 반대로, 노드(50)에서 발생되는 BiCMOS의 저 논리신호는 CMOS 디바이스를 저 논리레벨 상태로 스위칭시키는데 적합하다. 따라서, 상기 트랜슬레이터(34)는 본 명세서에서 ECL - BiCMOS/CMOS 트랜슬레이터로서 언급되어 있는데, 그 이유는 상기 트랜슬레이터가 ECL 레벨의 신호를, BiCMOS 및 CMOS 로직 패밀리 모두에 의해 사용될 수 있는 신호로 적절하게 변환시킨다고 생각되기 때문이다.
일반적으로, 상기 트랜슬레이터(34)는 노드(44)에서 ECL 레벨의 신호를 수신함으로써 동작한다. ECL 수신기단(36)은 수신된 ECL 신호를 한쌍의 차동 ECL 레벨의 신호로 변환시킨다. 상기 차동 ECL 신호는 라인(46, 48)에 의하여 제1 입력단(38) 및 제2 입력단(40)에 각각 전송된다. 출력단(42)은 상기 제1 및 제2 입력단(38, 40)에 응답하여 노드(50) 상에 BiCMOS/CMOS 레벨의 신호를 발생시킨다.
ECL 수신기 단(36)은 기본적으로는 ECL 게이트이며, 그의 동작은 본 기술에 공지되어 있다. 구체적으로 기술하면, 바이폴라 트랜지스터(Q6)는 베이스에서 ECL 입력 신호를 수신한다. 트랜지스터(Q6)의 콜렉터는 전압 공급원(VCC)에 접속되어 있으며, 트랜지스터(Q6)의 에미터는 바이폴라 트랜지스터(Q7, Q8) 및 저항기(R3, R4)로 구성된 전압 비교기 회로에 접속되어 있다. 저항기(R3, R4)는 대략 2.3 kΩ의 값을 각각 지니는 것이 바람직하다. 트랜지스터(Q7, Q8)는 서로 접속된 에미터 및 저항기(R3, R4)에 접속된 콜렉터를 각각 지닌다. 저항기(R3, R4)의 타 단자는 전압공급원(VCC)에 접속되어 있다. 전압 공급원(VCC)은 접지 전위에 결속되어 있는 것이 바람직하다.
트랜지스터(Q6, Q7, Q8)의 에미터에 접속된 전류원(제2도에 도시된 바와같음)을 지니는 대신에, 트랜지스터(Q6)의 에미터는 바이폴라 트랜지스터(Q9)의 콜렉터에 접속되어 있으며, 트랜지스터(Q7, Q8)의 에미터는 바이폴라 트랜지스터(Q10)의 콜렉터에 접속되어 있다. 트랜지스터(Q9, Q10)의 에미터는 저항기(R5, R6)에 각각 접속되어 있다. 저항기(R5, R6)는 대략 1600 Ω 및 800 Ω의 값을 각각 지니는것이 바람직하다. 저항기(R5, R6)의 타 단자는 전압 공급원(VEE)에 접속되어 있는데, 상기 전압 공급원(VEE)은 대략 -5.0 볼트의 전압을 공급하는 것이 바람직하다. 트랜지스터(Q9, Q10)의 베이스는 전압 공급원(VCSI)에 접속되어 있는데, 상기 전압 공급원(VCSI)은 전압 공급원(VEE) 보다 대략 1.32볼트 높은 전압을 공급하는 것이 바람직하다.
트랜지스터(Q7)의 콜렉터는 에미터 폴로워 바이폴라 트랜지스터(Q11)의 베이스에 접속되어 있으며, 트랜지스터(Q8)의 콜렉터는 에미터 폴로워 바이폴라 트랜지스터(Q12)의 베이스에 접속되어 있다. 트랜지스터(Q11)의 에미터는 저항기(R7)를 통해 전압공급원(VEE)에 접속되어 있으며, 트랜지스터(Q12)의 에미터는 저항기(R8)를 통해 전압 공급원(VEE)에 접속되어 있다. 저항기(R7, R8)는 대략 8400 Ω의 값을 각각 지니는 것이 바람직하다. 트랜지스터(Q11, Q12) 모두의 콜렉터는 전압 공급원(VCC)에 접속되어 있다.
ECL 수신기 단(36)에 의해 발생되는 한쌍의 차동 ECL 신호를 전송하는 라인(46, 48)은 트랜지스터(Q12, Q11)의 에미터에 각각 접속되어 있다. 라인(46, 48)의 타단은 제1 및 제2 입력단(38, 40)에 각각 접속되어 있다.
제3도에는 ECL 수신기 단(36)의 특수한 구성이 도시되어 있지만, 서로 다른다양한 ECL 또는 CML 게이트 구성이 ECL 수신기 단(36)의 목적에 충분히 일조한다는 점을 잘 이해하여야 한다. ECL 수신기 단(36)의 주요 목적은 단일의 수신 ECL 레벨 신호를 한쌍의 ECL 레벨의 신호로 변환시키는 것이며, 이러한 목적을 달성할 수 있는 어떠한 회로라도 충분하다. 예를들면, 제2도의 ECL 수신기 단(24)은 본 발명의 ECL 수신기 단(36)으로서 사용될 수 있다.
더군다나, 트랜슬레이터가 사용되는 시스템내에 단일의 ECL 신호 대신 한쌍의 차동 ECL 신호가 존재하는 경우에는 ECL 수신기 단(36)은 필요조차 없다. 이러한 상황에서는 상기 차동 ECL 신호는 제1 및 제2 입력단(38, 40)에 직접 접속된다.
상기 제1및 제2입력단(38, 40)은 출력단(42)을 제어한다. 상기 출력단(42)은 2 개의 바이폴라 트랜지스터(Q13, Q14)를 포함한다. 트랜지스터(Q13)의 콜렉터는 전압 공급원(VDD)에 접속되어 있는데, 상기 전압 공급원(VDD)은 CMOS의 고 논리 레벨값, 즉 대략 0.0볼트의 전압과 거의 동일한 전압을 공급한다. 트랜지스터(Q14)의 에미터는 전압공급원(VSS)에 접속되어 있으며, 상기 전압 공급원(VSS)은 CMOS의 저 논리레벨값, 즉 대략 - 5.0 볼트의 전압과 거의 동일한 전압을 공급한다. 트랜지스터(Q13)의 에미터 및 트랜지스터(Q14)의 콜렉터가 서로 접속되어서 출력 노드(50)을 형성한다.
출력단(42)은 트랜지스터(Q13, Q14) 중 단지 하나만을 단번에 온상태로 스위칭함으로써 출력 노드(50) 상에 BiCMOS/CMOS 레벨의 신호를 발생시킨다. 트랜지스터(Q13)가 온상태로 스위칭될 경우, 트랜지스터(Q14)는 오프상태로 스위칭되며, 출력 노드(50)는 전압 공급원(VDD)에 연결된다. 따라서, 출력 노드(50)가 BiCMOS의 고 논리레벨값, 즉 대략 0.0 볼트에서 한 다이오드 전압만큼 강하한 값, 또는 -0.7 볼트로 풀업된다. 트랜지스터(Q14)가 온상태로 스위칭되는 경우, 트랜지스터(Q13)는 오프상태로 스위칭되며, 출력노드(50)는 전압공급원(VSS)에 연결된다. 따라서, 출력 노드(50)는 대략 BiCMOS의 저 논리레벨값, 즉 대략 -5.0 볼트로 풀다운된다.
제1 입력단(38)은 차동 ECL 신호중 한 ECL 신호에 응답하여 트랜지스터(Q13)를 활성화시킨다. 구체적으로 기술하면, 제1 입력단(38)은 p -채널 MOSFET 트랜지스터(MP6)를 포함하며, 상기 p - 채널 MOSFET 트랜지스터(MP6)는 라인(46)을 거쳐 게이트에서 차동 ECL 신호중 한 ECL 신호를 수신한다. 트랜지스터(MP6)의 소오스는 전압 공급원(VDD)에 접속되어 있다. 트랜지스터(MP6)의 드레인은 트랜지스터(Q13)의 베이스에 접속되어 있다. 또한, 트랜지스터(MP6)의 드레인은 저항기(R12)를 통해 출력 노드(50)에 접속되어 있다. 트랜지스터(MP6)가 온상태로 스위칭되는 경우, 저항기(R12)는 전압 공급원(VDD) 및 출력 노드(50) 사이에 유효하게 연결된다. 저항기(R12)는 대략 5 kΩ의 값을 지니는 것이 바람직하다.
제2 입력단(40)은 다른 차동 ECL 신호에 응답하여 트랜지스터(Q14)를 활성화시킨다. p - 채널 MOSFET 트랜지스터(MP8)는 라인(48)을 통해 게이트에서 다른 차동 ECL 신호를 수신한다. 트랜지스터(MP8)의 소오스는 전압 공급원(VDD)에 접속되어 있다. 트랜지스터(MP8)의 드레인은 트랜지스터(Q14)의 베이스에 접속되어 있다. 또한, 트랜지스터(MP8)의 드레인은 저항기(R14)를 통해 전압 공급원(VSS)에 접속되어 있다. 트랜지스터(MP8)가 온상태로 스위칭되는 경우, 저항기(R14)는 전압 공급원(VDD) 및 전압 공급원(VSS) 사이에 유효하게 연결된다. 저항기(R14)는 대략 6 kΩ의 값을 지니는 것이 바람직하다.
동작시, ECL의 고 논리레벨 신호가 노드(44)에서 수신될 경우, ECL 수신기 단(36)은, 본 기술에 공지되어 있는 바와같이, 라인(46)상에 ECL의 고 논리레벨, 즉 대략 -0.8볼트를 발생시키고 라인(48)상에 ECL의 저 논리레벨, 즉 대략 -2.2 볼트를 발생시킨다. 라인(48) 상에 발생된 저 논리레벨 신호는 트랜지스터(MP8)를 온상태로 스위칭시키는데, 이로 인해 전류가 저항기(R14)를 통해 흐른다. 저항기(R14)양단에 대략 0.7볼트가 전압강하함으로써, 트랜지스터(Q14)의 베이스는 -5.0볼트에서 대략 -4.3볼트에 이르게 된다. 이와같이 트랜지스터(Q14)의 베이스에 걸린 전압이 변화됨으로써, 상기 트랜지스터(Q14)는 온상태로 스위칭된다. 트랜지스터(Q14)가 온상태이기 때문에, 출력노드(50)는 대략적으로 VSS, 또는 대략 -5.0 볼트에 연결되어 풀다운된다. 트랜지스터(MP8)가 온 상태로 스위칭되는 동안, 트랜지스터(Q14)가 온상태로 스위칭되는 것을 유지하도록 저항기(R14) 뿐만 아니라 상기 트랜지스터(MP8)를 통해 흐르는 안정 전류가 존재한다는 점에 유념해야 한다.
라인(46)을 통해 트랜지스터(MP6)의 게이트에서 수신되는 고 논리레벨 신호는 트랜지스터(MP6)를 오프상태로 스위칭한다. 트랜지스터(MP6)가 오프상태이기 때문에, 저 논리레벨 신호는 트랜지스터(Q13)의 베이스에서 수신되고, 이로 인해 상기 트랜지스터가 오프상태로 된다. 따라서, 출력노드(50)는 트랜지스터(Q14)에 의하여 VSS에 연결되어 풀다운 상태로 된다.
ECL의 저 논리레벨 신호가 입력 노드(44)에서 수신되는 경우, ECL 수신기 단(36)은 라인(46) 상에 ECL의 저 논리레벨 신호, 즉 대략 -2.2 볼트를 발생시키고, 라인(48)상에 ECL의 고 논리레벨 신호, 즉 대략 -0.8볼트를 발생시킨다.
라인(48) 상에 발생된 고 논리레벨 신호에 의하여 트랜지스터(MP8)는 오프상태로 스위칭된다. 저항기(R14)를 통해 흐르는 전류가 정지되고, 트랜지스터(Q14)의 베이스는 -5.0볼트로 다시 풀다운된다. 트랜지스터(Q14)의 베이스에 걸린 전압이 변화됨으로써 트랜지스터(Q14)는 오프상태로 스위칭된다.
라인(46) 상에 발생된 저 논리레벨 신호에 의해 트랜지스터(MP6)는 온 상태로 스위칭된다. 트랜지스터(Q13)의 베이스는 VDD또는 0.0 볼트로 풀업되고, 이로 인해 트랜지스터(Q13)는 온상태로 스위칭된다. 출력 노드(50)는 VDD에서 한 다이오드 전압만큼 강하된 값, 또는 대략 -0.7볼트로 풀업된다. 트랜지스터(Q13)가 온상태인 동안 트랜지스터(MP6)를 통해 흐르는 어떠한 안정전류도 존재하지 않는다. 어떠한 안정전류도 흐르지 않을 경우에는 전력이 보존된다.
제3도의 트랜슬레이터(34)가 ECL 신호를 적절하게 BiCMOS 및 CMOS 레벨의 신호 모두로 변환시킨다고 생각되지만, 제4도는 ECL 레벨의 신호를 CMOS 레벨의 신호로 변환시키는데 보다 적절한 본 발명에 따른 트랜슬레이터(52)의 회로 실시예를 예시한 것이다. 트랜슬레이터(52)는 제1 입력단(54)을 제외하고는 모든 면에서 트랜슬레이터(34)와 동일하다. 부가적인 p -채널 MOSFET 트랜지스터(MP10)는 상기 제1 입력단(54)에 부가되었다. 구체적으로 기술하면, 트랜지스터(MP10)의 게이트는 라인(46)에 접속되어 있는데, 상기 라인(46)은 차동 ECL 신호중 한 ECL 신호를 전송한다. 트랜지스터(MP10)의 소오스는 전압 공급원(VDD)에 접속되어 있으며, 트랜지스터(MP10)의 드레인은 출력노드(50)에 접속되어 있다.
트랜슬레이터(52)의 동작은 사소한 차이를 제외하고는 트랜슬레이터(34)와 거의 동일하다. 트랜슬레이터(34)에 대하여 상기에 기술한 바와같이, 라인(46)이 저 논리레벨 신호를 전송할 경우, 트랜지스터(MP6)가 온상태로 스위칭되고, 이로인해 트랜지스터(Q13)가 온상태로 스위칭된다. 노드(50)는 VDD에서 한 다이 오드 전압만큼 강하된 전압 레벨로 풀업된다. 그러나, 트랜슬레이터(52)에서는, 트랜지스터(MP10)는 또한 온상태로 스위칭되고, 이는 효과적으로 전압 공급원(VDD)을 출력 노드(50)로 연결시킨다. 바꾸어 말하면, 전압 공급원(VDD) 및 출력 노드(50) 사이에는 한 다이오드 전압 강하가 존재하지 않는다. 따라서, 트랜슬레이터(52)의 고 논리레벨 출력은 VDD, 또는 대략 0.0 볼트와 거의 동일하며, 이는 일반적으로 허용되는 CMOS 동적 신호 범위와 일치한다.
제3도의 트랜슬레이터(34)와 마찬가지로, 제4도의 트랜슬레이터(52)는 ECL 레벨의 신호를 BiCMOS 레벨의 신호로 적절하게 변환시킨다고 생각된다. 트랜슬레이터(52)가 CMOS 로직 레벨에 보다 적절할 수 있지만, BiCMOS 및 CMOS의 동적 신호 범위가 거의 동일하기 때문에, 트랜슬레이터(52)는 BiCMOS에 대해 적절한 기능을 한다고 생각된다. 따라서, 트랜슬레이터(52)는 또한 본 명세서에서 ECL - BiCMOS/CMOS 트랜슬레이터로서 언급되어 있다.
이상 설명된 본 발명에 따르면, 종래의 트랜슬레이터보다 적은 전력을 소비하며, 적은 구성 요소를 지니고, 빠른 속도를 지니는 ECL - CMOS 트랜슬레이터를 제공함으로써 앞서 설명된 종래 기술의 결함을 극복할 수 있다.
본 명세서에 기재된 본 발명의 실시예에 대한 여러 변형예는 본 발명을 실시하는데 사용될 수 있다는 점을 이해하여야 한다. 첨부된 특허청구의 범위는 본 발명의 범위를 한정하며 이들 청구범위 및 그의 등가예에 속하는 구조 및 방법은 본 발명의 범위에 포함하고자 의도된 것이다.

Claims (16)

  1. 한 쌍의 차동 ECL 레벨 신호를 BiCMOS/CMOS 레벨 신호로 변환시키는 ECL-BiCMOS/CMOS 트랜슬레이터에 있어서, BiCMOS/CMOS 레벨 신호를 출력시키기 위한 출력 노드를 구비하는 출력단으로서, 상기 출력 노드를 제1 전압 공급원에 연결시키기 위한 제1 출력 스위칭 수단 및 상기 출력 노드를 제2 전압 공급원에 연결시키기 위한 제2 출력 스위칭 수단을 더 구비하는 출력단; 상기 차동 ECL 신호 중 하나의 차동 ECL 신호에 응답하여 상기 출력단의 제1 출력 스위칭 수단을 활성화시키는 제1 입력단으로서, 상기 제1 전압 공급원과 상기 출력단의 출력 노드사이에 제1 저항 요소를 연결시키기 위한 제1 전계 효과 트랜지스터를 구비한 제1 입력단; 및 다른 하나의 차동 ECL 신호에 응답하여 상기 출력단의 제2출력 스위칭 수단을 활성화시키는 제2 입력단으로서, 상기 제2 입력단은 상기 제1 전압 공급원과 상기 제2 전압 공급원 사이에 제2 저항 요소를 연결시키기 위한 제2 전계 효과 트랜지스터를 구비하며, 상기 제2 전계 효과 트랜지스터는 상기 제2 출력 스위칭 수단이 활성화된 후에 DC 정전류를 전도시키는 제2 입력단을 포함하는 것을 특징으로 하는 ECL-BiCMOS/CMOS 트랜슬레이터.
  2. 제1항에 있어서, 상기 출력단의 제1 및 제2 출력 스위칭 수단은 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 ECL-BiCMOS/CMOS 트랜슬레이터.
  3. 제2항에 있어서, 상기 제1 입력단의 제1 전계 효과 트랜지스터는 상기 제1 전압 공급원에 접속된 소오스, 상기 출력단의 제1 출력 스위칭 수단의 베이스에 및 상기 제1 저항 요소에 접속된 드레인, 및 상기 차동 ECL 신호에 접속된 게이트를 지니는 P-채널 트랜지스터를 포함하고, 그리고 상기 제2 입력단의 제2 전계 효과 트랜지스터는 상기 제1 전압 공급원에 접속된 소오스, 상기 출력단의 제2 출력 스위칭 수단의 베이스에 및 상기 제2 저항 요소에 접속된 드레인, 및 상기 다른 하나의 차동 ECL 신호에 접속된 게이트를 지니는 P-채널 트랜지스터를 포함하는 것을 특징으로 하는 ECL-BiCMOS/CMOS 트랜슬레이터.
  4. 제1항에 있어서, 단일의 ECL 신호를 수신하고 그에 응답하여 한 쌍의 차동 ECL 신호를 발생시키기 위한 ECL 수신기 수단을 더 포함하는 것을 특징으로 하는 ECL-BiCMOS/CMOS 트랜슬레이터.
  5. 제1항에 있어서, 상기 제1 입력단은 상기 출력단의 출력 노드에 상기 제1 전압 공급원을 연결시키기 위한 제3 전계 효과 트랜지스터를 더 포함하는 것을 특징으로 하는 ECL-BiCMOS/CMOS 트랜슬레이터.
  6. BiCMOS/CMOS 레벨 신호를 출력시키기 위한 출력 노드를 지니는 출력단으로서, 상기 출력 노드를 제1 전압 공급원에 연결시키기 위한 제1 바이폴라 트랜지스터 및 상기 출력 노드를 제2 전압 공급원에 연결시키기 위한 제2 바이폴라 트랜지스터를 더 구비하는 출력단; 한 쌍의 차동 ECL 신호 중 제1 차동 ECL 신호에 응답하여 상기 출력단의 제1 바이폴라 트랜지스터를 활성화시키는 제1 입력단으로서, 상기 출력단의 출력 노드 및 상기 제1전압 공급원사이에 제1저항 요소를 연결시키기 위한 제1 P-채널 트랜지스터를 구비한 제1 입력단; 및 상기 한 쌍의 차동 ECL 신호 중 제2 차동 ECL 신호에 응답하여 상기 출력단의 제2 바이폴라 트랜지스터를 활성화시키는 제2 입력단으로서, 상기 제1 전압 공급원과 상기 제2전압 공급원 사이에 제2저항 요소를 연결시키기 위한 제2 P-채널 트랜지스터를 구비한 제2 입력단을 포함하는 것을 특징으로 하는 ECL-BiCMOS/CMOS 트랜슬레이터.
  7. 제6항에 있어서, 상기 제1 입력단의 상기 제1 P-채널 트랜지스터는 상기 제1 전압 공급원에 접속된 소오스, 상기 출력단의 제1 바이폴라 트랜지스터의 베이스에 및 상기 제1 저항 요소에 접속된 드레인, 및 상기 제1 차동 ECL 신호에 접속된 게이트를 지니고, 상기 제2 입력단의 상기 제2 P-채널 트랜지스터는 상기 제1 전압 공급원에 접속된 소오스, 상기 출력단의 제2 바이폴라 트랜지스터의 베이스에 및 상기 제2 저항 요소에 접속된 드레인, 및 상기 제2 차동 ECL 신호에 접속된 게이트를 지니는 것을 특징으로 하는 ECL-BiCMOS/CMOS 트랜슬레이터.
  8. 제6항에 있어서, 단일의 ECL 신호를 수신하고 그에 응답하여 한 쌍의 차동 ECL 신호를 발생시키기 위한 ECL 수신기 수단을 더 포함하는 것을 특징으로 하는 ECL-BiCMOS/CMOS 트랜슬레이터.
  9. 제6항에 있어서, 상기 제1 입력단은 상기 출력단의 출력 노드에 상기 제1 전압 공급원을 연결시키기 위한 제3 P-채널 트랜지스터를 더 포함하는 것을 특징으로 하는 ECL-BiCMOS/CMOS 트랜슬레이터.
  10. 단일의 ECL 신호를 수신하고 그에 응답하여 한 쌍의 차동 ECL 신호를 발생시키기 위한 ECL 수신기 수단; BiCMOS/CMOS 레벨 신호를 출력시키기 위한 출력 노드를 지니는 출력단으로서, 상기 출력 노드를 제1 전압 공급원에 연결시키기 위한 제1 바이폴라 트랜지스터 및 상기 출력 노드를 제2 전압 공급원에 연결시키기 위한 제2 바이폴라 트랜지스터를 더 지니는 출력단; 상기 출력단의 제1 바이폴라 트랜지스터를 활성화시키기 위한 제1 입력단으로서, 상기 제1 전압 공급원에 접속된 소오스, 상기 출력단의 제1 바이폴라 트랜지스터의 베이스에 접속된 드레인, 및 상기 한 쌍의 차동 ECL 신호 중 제1 차동 ECL 신호에 접속된 게이트를 지니는 제1 P-채널 트랜지스터를 지니고, 상기 출력단의 출력 노드 및 상기 제1 P-채널 트랜지스터의 드레인 사이에 접속된 저항 요소를 더 구비하는 제1 입력단; 및 상기 출력단의 제2 바이폴라 트랜지스터를 활성화시키기 위한 제2 입력단으로서, 상기 제1 전압 공급원에 접속된 소오스, 상기 출력단의 제2 바이폴라 트랜지스터의 베이스에 접속된 드레인, 및 상기 한 쌍의 차동 ECL 신호 중 제2 차동 ECL 신호에 접속된 게이트를 지니는 제2 P-채널 트랜지스터를 지니고, 상기 제2 P-채널 트랜지스터의 드레인 및 상기 제2 전압 공급원 사이에 접속된 저항 요소를 더 구비하는 제2 입력단을 포함하는 것을 특징으로 하는 ECL-BiCMOS/CMOS 트랜슬레이터.
  11. 제10항에 있어서, 상기 제1 입력단은, 상기 제1 전압 공급원에 접속된 소오스, 상기 출력단의 출력노드에 접속된 드레인, 및 상기 차동 ECL 신호 중 제1 차동 ECL 신호에 접속된 게이트를 지니는 제3 P-채널 트랜지스터를 더 포함하는 것을 특징으로 하는 ECL-BiCMOS/CMOS 트랜슬레이터.
  12. 한 쌍의 차동 ECL 신호를 발생시키는 ECL 수신기 단으로서, 상기 ECL 수신기 단은 제1 전압 공급원에, 그리고 상기 제1 전압 공급원보다 낮은 전압 전위를 가지는 제2 전압 공급원에 접속가능하고, 상기 차동 ECL 신호 각각은 제1 전압 공급원 보다 낮은 전압 전위를 가진 고 논리값 및 상기 제2 전압 공급원보다 높은 전압 전위를 가진 저 논리값을 가진, ECL 수신기 단; BiCMOS/CMOS 레벨 신호를 출력시키기 위한 출력 노드를 지니는 출력단으로서, 상기 출력 노드를 제3 전압 공급원에 연결시키기 위한 제1 바이폴라 트랜지스터 및 상기 출력 노드를 제4 전압 공급원에 연결시키기 위한 제2 바이폴라 트랜지스터를 더 구비하는 출력단; 한 쌍의 차동 ECL 신호 중 제1 차동 ECL 신호에 응답하여 상기 출력단의 제1 바이폴라 트랜지스터를 활성화시키는 제1 입력단으로서, 상기 출력단의 출력 노드 및 상기 제3 전압 공급원 사이에 제1 저항 요소를 연결시키기 위한 제1 전계 효과 트랜지스터를 구비한 제1 입력단; 및 상기 한 쌍의 차동 ECL 신호 중 제2 차동 ECL 신호에 응답하여 상기 출력단의 제2 바이폴라 트랜지스터를 활성화시키는 제2 입력단으로서, 상기 제3 전압 공급원과 상기 제4 전압 공급원 사이에 제2 저항 요소를 연결시키기 위한 제2 전계 효과 트랜지스터를 구비한 제2 입력단을 포함하는 것을 특징으로 하는 ECL-BiCMOS/CMOS 트랜슬레이터.
  13. 제12항에 있어서, 상기 ECL 수신기 단은, 그 에미터에서 제1 차동 ECL 신호를 발생시키는 제3 바이폴라 트랜지스터로서, 상기 제1 전압 공급원에 접속된 콜렉터, 및 상기 제1 전계 효과 트랜지스터의 게이트에 접속된 에미터를 구비하는 제3 바이폴라 트랜지스터, 및 그 에미터에서 제2 차동 ECL 신호를 발생시키는 제4 바이폴라 트랜지스터로서, 상기 제1 전압 공급원에 접속된 콜렉터, 및 상기 제2 전계 효과 트랜지스터의 게이트에 접속된 에미터를 구비하는 제4 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 ECL-BiCMOS/CMOS 트랜슬레이터.
  14. 제13항에 있어서, 상기 ECL 수신기 단은, 상기 제3 바이폴라 트랜지스터의 에미터 및 상기 제2 전압 공급원 사이에 접속된 제3 저항 요소; 및 상기 제4 바이폴라 트랜지스터의 에미터 및 상기 제2 전압 공급원 사이에 접속된 제4 저항 요소를 더 포함하는 것을 특징으로 하는 ECL-BiCMOS/CMOS 트랜슬레이터.
  15. 제14항에 있어서, 상기 ECL 수신기 단은, 상기 제3 바이폴라 트랜지스터의 베이스에 접속된 콜렉터를 가진 제5 바이폴라 트랜지스터; 및 상기 제4 바이폴라 트랜지스터의 베이스에 접속된 콜렉터를 가진 제6 바이폴라 트랜지스터를 더 포함하며, 상기 제5 및 제6 바이폴라 트랜지스터는 그들의 에미터가 서로 접속된 것을 특징으로 하는 ECL-BiCMOS/CMOS 트랜슬레이터.
  16. 제12항에 있어서, 상기 제1 입력단은, 상기 출력단의 상기 출력 노드에 상기 제3 전압 공급원을 연결하는 제3 전계 효과 트랜지스터를 더 포함하는 것을 특징으로 하는 ECL-BiCMOS/CMOS 트랜슬레이터.
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