KR930000636B1 - 논리레벨 변환회로 - Google Patents

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KR930000636B1
KR930000636B1 KR1019890019733A KR890019733A KR930000636B1 KR 930000636 B1 KR930000636 B1 KR 930000636B1 KR 1019890019733 A KR1019890019733 A KR 1019890019733A KR 890019733 A KR890019733 A KR 890019733A KR 930000636 B1 KR930000636 B1 KR 930000636B1
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유키히로 우라카와
마사타카 마츠이
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

논리레벨 변환회로
제1도는 종래의 논리레벨변환회로를 도시해 놓은 블록도.
제2도는 종래의 논리레벨변환회로의 회로도.
제3도는 본 발명의 제1실시예에 따른 회로도
제4도는 제3도에서의 레벨시프트수단의 변형예를 도시해 놓은 회로도.
제5도는 제3도에서의 레벨시프트수단의 다른 변형예를 도시해 놓은 회로도.
제6도는 본 발명에 따른 에미터폴로워부 변형예를 도시해 놓은 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
DA : 차동증폭기 EF : 에미터폴로워부
LS : 레벨시프트부 RC : 수신회로부
[산업상의 이용분야]
본 발명은 ECL레벨신호를 CMOS레벨신호로 변환시키는 논리 레벨 변환회로에 관한 것으로, 특히 바이폴라 트랜지스터 상보형 MOS(CMOS)회로로 구성된 논리레벨변환회로에 관한 것이다.
[종래의 기술 및 그 문제점]
최근, ECL회로의 고속동작특성과 CMOS회로의 저소비전력 특성을 모두 이용할 수 있도록 바이폴라 트랜지스터와 CMOS회로로 구성된 Bi-CMOS회로가 널리 사용되고 있는데, 이와 같은 Bi-CMOS회로에 있어서는 ECL레벨(예컨대 -0.9∼-1.7V)신호를 CMOS레벨(예컨대 0∼-5.2V)신호로 변환시키는 논리레벨 변환회로가 필요하게 된다.
제1도는 Bi-CMOS기술을 사용한 종래의 논리레벨변환회로를 도시해 놓은 블록도로, 즉 논리레벨변환회로 수신회로부(RC)와 차동증폭부(DA), 에미터폴로워부(EF) 및 레벨시프트부(LS)로 구성되어 있다.
제2도는 상기한 구성으로 된 종래의 논리레벨변환회로의 회로도로, 여기서 수신회로부(RC)는 베이스단자에 ECL레벨입력신호(A)가 공급됨과 더불어 컬렉터단자에 제1전원전압(VCC ; 예컨대 0V)이 공급되고, 에미터단자가 다이오드(DI)의 애노우드에 접속된 바이폴라 트랜지스터(Q1)와, 그캐소드가 정전류원(I1)을 통해서 제2전원전압(VEE ; 예컨대 -5.2V)에 접속된 다이오드(DI)로 구성되어 있다.
또, 상기 차동증폭부(DA)는 차동쌍을 이루는 트랜지스터(Q2)(Q3)로 구성되는데, 여기서 트랜지스터(Q2)는 베이스전국이 상기 다이오드(DI)의 캐소드에 접속되고, 그 컬렉터전극에는 저항(R1)을 통해서 전원전압(VCC)이 공급되며, 상기 트랜지스터(Q3)는 베이스전극에 기준전압(V1)이 공급되고, 그 컬렉터전극에는 제2저항 (R2)을 통해서 전원전압(VC)이 공급되며, 상기 트랜지스터(Q2, Q3)의 에미터전극은 공통으로 접속되면서 정전류원(I2)에 접속되어 있다. 그리고 상기 트랜지스터(Q2)의 베이스전극에는 상기 기준전압(V1)과 비교되는 입력신호(B)가 인가되고, 트랜지스터(Q2)(Q3)의 컬렉터전극으로부터 상보적인 신호(C)
Figure kpo00001
가 각각 출력된다.
상기 에미터폴로워부(EF)는 바이폴라 트랜지스터(Q4, Q5)로 구성되는데, 여기서 트랜지스터(Q4, Q5)의 베이스전극은 각각 상기 트랜지스터(Q2, Q3)의 컬렉터전극에 접속되고, 그 컬렉터전극에는 전원전압(VCC)이 공급되며, 에미터전극은 각각 정전류원(I3)(I4)에 접속된다. 그리고 상보적인 신호(C,
Figure kpo00002
)는 트랜지스터(Q4, Q5)에 의해 레벨시프트되게 되는데, 이때 레벨시프트된 상보적인 신호(D,
Figure kpo00003
)는 트랜지스터(Q4, Q5)의 에미터전극에서 얻어지게 된다.
상기 레벨시프트수단(LS)은 2쌍의 P챈널 MOS(PMOS)트랜지스터(P10, P11) (P12, P13)로 구성되는데, 여기서 PMOS트랜지스터(P11, P12)의 게이트전극에는 하나의 레벨시프트된 상보적인 신호(D)가 공급되고, PMOS트랜지스터(P10, P13)의 게이트전극에는 다른 하나의 레벨시프트된 상보적인 신호(D)가 공급되며, 이들 PMOS트랜지스터(P10, P11, P12, P13)의 소오스 전극에는 전원전압(VCC)이 공급되고, 그 드레인 전류미터회로(M1, M2)에 접속되게 된다.
또한, 전류미러회로(M1)는 N챈널 MOS(NMOS)트랜지스터(N10, N11)로 구성되는데, 여기서 NMOS트랜지스터(N10, N11)의 소오스전류에는 전원전압(VEE)이 공급되고, 그 게이트전극은 공통으로 접속되며, NMOS트랜지스터(N10)의 드레인전극 및 게이트전극은 PMOS 트랜지스터(P10)의 드레인전극에 접속되고, NMOS트랜지스터(N11)의 드레인전극 PMOS트랜지스터(P11)의 드레인전극에 접속된다.
그리고 이와 마찬가지로 전류미러회로(M2)는 2개의 NMOS트랜지스터(N12, N13)로 구성되는데, 여기서 NMOS트랜지스터(N12, N13)의 소오스전극에는 전원전압 (VEE)이 공급되고, 그 게이트전극은 공통으로 접속되며, NMOS트랜지스터(N12)의 드레인전극(N12)의 드레인전극은 및 게이트전극은 PMOS트랜지스터(P12)의 드레인전극에 접속되고, NMOS트랜지스터(N13)의 드레인전극은 PMOS트랜지스터(P13)의 드레인전극에 접속된다.
상기한 종래의 회로에 있어서는, CMOS레벨의 상보적인 출력신호(E,
Figure kpo00004
)는 트랜지스터(P11, P13)의 드레인전극에서 얻어지게 된다. 그런데 레벨시프트부(LS)에는 2개의 전류미러회로(M1)가 사용되므로 전원전압(VCC, VEE)의 사이에는 상보적인 신호(D,
Figure kpo00005
)에 따라 적어도 한 방향의 전류통로가 형성되게 되고, 이 때문에 전력소모가 증가되게 된다. 따라서 저전력 소모와 같은 CMOS회로의 장점이 상실되게 된다.
더우기, PMOS트랜지스터(P10, P11, P12, P13)의 온/오프 스위칭은 전원전압 (VCC)과 상보적인 신호(D,
Figure kpo00006
)사이의 관계에 의해 이루어지게 된다. 따라서 PMOS트랜지스터의 임계전압에 변동이 생기게 되면 그 PMOS트랜지스터가 불충분하게 턴오프되어 출력되어(E,
Figure kpo00007
)가 VEE레벨에 도달되지 않게 되는데, 이때에는 그 뒷단에 이어지는 CMOS회로(도시되지 않음)를 통해서 관통전류가 흐르게 됨으로써 CMOS회로의 장점인 저전력소모특성이 더욱 악회되게 된다.
[발명의 목적]
이에 본 발명은 상기한 사정을 감안해서 발명된 것으로, 소비전력이 적고, MOS트랜지스터의 임계전압에 변동이 있더라도 안정하게 동작하는 논리레벨변환회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 실현하기 위한 본 발명에 따른 논리레벨변환회로는 제1 및 제2전원전압에 대응하여 ECL레벨입력신호를 CMOS레벨출력신호로 변환시키도록 된 논리레벨변환회로에 있어서, ECL레벨입력신호와 제1기준전압에 따라 상보적인 신호를 발생시키는 상보신호발생수단과 ; 소오스전극에 상기 상보적인 신호중 하나가 공급되고, 게이트전극에는 제2기준전압이 공급되며, 드레인 전극을 갖춘 제1도전형의 제1MOS트랜지스터와, 소오스전극에 상기 상보적인 신호중 다른 하나가 공급되고, 게이트전극에는 제2기준전압이 공급되며, 드레인 전극을 갖춘 제1도전형의 제2MOS트랜지스터, 소오스전극에 제2전원전압이 공급되고, 게이트전극이 상기 제2MOS트랜지스터의 드레인전극에 접속되며, 드레인전극이 상기 제1MOS트랜지스터의 드레인전극에 접속된 제2도전형의 제3MOS트랜지스터 및, 소오스전극에 제2전원전압이 공급되고, 게이트전극이 상기 제1MOS트랜지스터의 드레인 전극에 접속되며, 드레인전극이 상기 제2MOS트랜지스터의 드레인전극에 접속된 제2도전형의 제4MOS트랜지스터로 구성되어 CMOS레벨의 상보적인 출력신호를 출력시키는 레벨시프트수단을 포함하여 구성되면서, 상기 제1 및 제2MOS트랜지스터의 드레인전극에서 논리레벨변환회로의 출력이 형성되도록 되어 있다.
[실시예]
이하, 제3도를 참조해서 본 발명에 따른 1실시예를 설명한다.
제3도에 있어서 입력단자(A)에는 ECL레벨(예컨대 -0.9V∼-1.7V)의 입력신호 (A)가 인가된다. 또, 본 발명에서는 ECL레벨의 입력신호(A)에 따라 상보적인 신호를 발생시키는 상보신호발생수단(complementary signal generating means ; 10)이 제공되는데, 이 상보신호발생수단(10)은 수신회로부(RC)와 차동증폭부(DA) 및 에미터펄로워부(EF)로 구성되어 있다.
여기서, 상기 수신회로부(RC)는 바이폴라 트랜지스터(Q1)를 갖추고 있는데, 이 트랜지스터(Q1)는 베이스전극에 입력신호(A)가 공급되고, 컬렉터전극에는 예컨대 0V의 전원전압(VCC)이 공급되며, 에미터전극은 다이오드(DI)의 애노드에 접속되어 있다. 그리고 상기 다이오드(DI)의 캐소드는 제1전류원(I1)을 통해서 예컨ㄷ -5.2V의 전원전압(VEE)에 접속되어 있다.
또한, 상기 차동증폭부(DA)는 차동쌍을 이루는 트랜지스터(Q2, Q3)로 구성되는데, 여기서 트랜지스터(Q2)는 베이스전극이 상기 다이오드(DI)의 캐소드에 접속되고, 컬렉터전극에는 제1저항(R1)을 통해 전원전압(VCC)이 공급되며, 트랜지스터 (Q3)는 베이스전극에 제1기준전압(V1)이 공급되고, 컬렉터전극에는 제2저항(R2)을 통해서 전원전압(VCC)이 공급된다.
또한 상기 트랜지스터(Q2, Q3)의 에미터전극은 공통으로 접속되면서 제2전류원(I2)을 통해서 전원전압(VEE)에 접속되어 있다.
한편, 상기 제1기준전압(V1)은 VH-2ㆍVf와 VL-2ㆍVf사이의 중간전압으로 설정되는데, 여기서 VH는 ECL레벨의 하이레벨이고, VL은 ECL레벨의 로우레벨이며, Vf는 트랜지스터(Q1)의 베이스-에미터전입과 다이오드(DI)의 순방향바이어스전압이다. 또 수신회로부(RC)에서 다이오드(DI)가 생략되는 경우에는 상기 V1은 VH-Vf사이의 중간전압으로 되게 된다.
그리고, 상기 에미터폴러워부(EF)는 2개의 바이폴라트랜지스터(Q4, Q5)로 구성되는데, 여기서 트랜지스터(Q4)의 베이스전극은 트랜지스터(Q2)의 컬렉터전극에 접속되고, 트랜지스터(Q5)의 베이스전극은 트랜지스터(Q3)의 컬렉터전극에 접속되며, 트랜지스터(Q4, Q5)의 컬렉터전극은 전원전압(VCC)에 접속되고, 트랜지스터 (Q4, Q5)의 에미터전극은 각각 제3 및 제4전류원(I3, I4)을 통해서 전원전압(VEE)에 접속되어 있다.
또한, 본 발명에 있어서는 CMOS논리레벨의 상보적인 출력신호를 출력시키는 레벨시프트수단이 제공된다. 이 레벨시프트수단(LS)은 제3도에 도시된 실시예에 있어서 제1 및 제2PMOS트랜지스터(P1, P2)로 구성되는데, 여기서 PMOS트랜지스터(P1)의 소오스전극은 상기 바이폴라 트랜지스터(Q5)의 에미터전극에 접속되고, PMOS트랜지스터(P2)의 소오스전극은 바이폴라 트랜지스터(Q4)의 에미터전극에 접속되며, PMOS트랜지터(P1, P2)의 게이트전극은 공통으로 접속됨과 더불어 제2기준전압(V2)이 공급되게 된다.
또한, 상기 레벨시프트수단(LS)은 제3 및 제4NMOS트랜지스터(N1, N2)를 추가로 포함하고 있는데, 여기서 NMOS트랜지스터(N1, N2)의 소오스전극은 전원전압 (VEE)에 접속되고, 그 드레인전극은 각각 PMOS(P1, P2)의 드레인전극에 접속되어 있다. 그리고, NMOS트랜지스터(N1)의 게이트전극은 PMOS트랜지스터(P2)의 드레인전극에 접속되고, NMOS트랜지스터(N2)의 게이트전극은 PMOS트랜지스터(P1)의 드레인전극에 접속된다.
또한, 상기 레벨시프트수단(LS)은 제3 및 제4NMOS트랜지스터(N1, N2)를 추가로 포함하고 있는데, 여기서 NMOS트랜지스터(N1, N2)위 소오스전극은 전원전압 (VEE)에 접속되고, 그 드레인전극은 각각 PMOS트랜지스터(P1, P2)의 드레인전극에 접속되어 있다. 그리고 NMOS트랜지스터(N1)의 게이트전극은 PMOS트랜지스터(P2)의 드레인전극에 접속되고, NMOS트랜지스터(N2)의 게이트전극은 PMOS트랜지스터(P1)의 드레인전극에 접속된다.
또한, 상기 제2기준전압(V2)는 (-Vf-│VTP│)와 (-3ㆍVf-│VTP│)사이의 중간전압으로 설정되는데, 여기서 VTP는 PMOS트랜지스터(P1, P2)의 임계전압이다.
이하, 상기 회로의 동작을 설명한다.
ECL레벨신호인 입력신호(A)는 바이폴라 트랜지스터(Q1)와 수신회로부(RC)내의 다이오드(DI)에 의해 2ㆍVf로 레벨시프트되어 신호(B)로 변환된다. 그리고 이 신호(B)는 차동증폭부(DA)에서 제1기준전압(V1)과 비교되게 되는데, 이때 신호(B)가 그 기준전압(V1)보다 큰 경우에는 트랜지스터(Q2)가 도통상태로 되어 신호(C)는 논리적으로 "0"레벨로 된다. 예를들어 차동증폭부(DA)의 이득은 상보적인 신호(C,
Figure kpo00008
)가 논리 "1"과 논리 "0"레벨로서 0볼트와 -2Vf볼트를 갖도록 선택된다.
이어, 상기 상보적인 신호(C,
Figure kpo00009
)는 에미터폴러워부(EF)에 공급되고, 이 에미터폴러워부(EF)에서 그 상보적인 신호(C,
Figure kpo00010
)는 바이폴라 트랜지스터(Q4, Q5)에 의해 Vf로 레벨시프트되어 상보적인 신호(D,
Figure kpo00011
)로 변환되게 된다. 따라서 상보적인 신호(D)의 논리 "1"은 -Vf로 되고, 논리 "0"은 -3Vf로 된다.
따라서 제2기준전압(V2)을 (-Vf-│VTP│)와 (-3ㆍVf-│VTP│)의 중간전압으로 설정함으로써 논리 "1"신호가 공급되는 PMOS트랜지스터(P1, P2)중의 어느 하나는 도통상태로 되게 되고, 논리 "0"신호가 공급되는 다른 하나의 PMOS트랜지스터는 비도통상태로 되게 된다. 즉, 신호(D)가 논리 "1"로 되어 있는 경우에는 PMOS트랜지스터(P1)가 도통상태로 됨과 더불어 PMOS트랜지스터(P2)는 비도통상태로 되게 된다. 그러므로, 트랜지스터(P1)의 드레인전극에서의 전압은 상승하고, 트랜지스터 (P2)의 드레인전극에서의 전압은 하강하게 된다. 이에 따라 NMOS트랜지스터(N2)는 게이트전위가 상승함에 따라 도통상태로 되게 된다.
한편, 상기와 같이 PMOS트랜지스터(P2)의 드레인전위가 낮아지게 되면, 이에따라 NMOS트랜지스터(N1)의 게이트전위도 낮아지게 되는데, NMOS트랜지스터(N1)의 도전성이 낮아지게 되는데, NMOS트랜지스터(N1)의 도전성이 낮아지게 되면 PMOS트랜지스터(P1)위 드레인전위는 더욱 상승하게 되므로 PMOS트랜지스터(P1)의 드레인전위는 -Vf로 상승하게 되는 한편 PMOS트랜지스터(P2)의 드레인전위는 VEE로 낮아지게 된다. 따라서 상보적인 CMOS레벨신호(E,
Figure kpo00012
)가 얻어지게 된다. 또한 PMOS트랜지스터(P1)와 NMOS트랜지스터(N2)가 온이고, PMOS트랜지스터(P2)와 NMOS트랜지스터 (N1)가 오프이면, 논리레벨변환부(LS)는 플립플롭회로로서 작용하게 되므로 직접적인 전류경로의 형성이 방지되게 된다. 따라서 전력소모를 축소할 수 있게 된다.
더우기 PMOS트랜지스터(P1, P2)의 온/오프스위칭은 제2기준전압(V2)과 상보적인 신호(D,
Figure kpo00013
)사이의 임계전압의 변동에 따라 이루어지므로 PMOS트랜지스터(P1, P2)의 임계전압의 변동에 따라 제2기준전압(V2)의 레벨을 조정함으로써 PMOS트랜지스터(P1, P2)중 하나를 온상태로 하면서 다른 하나를 오프상태로 하는 것을 정확하게 실행할 수 있게 된다. 그러므로, 출력신호(E,
Figure kpo00014
)를 VEE로 낮출 수 있게 됨으로써 본 회로에 이어지는 CMOS회로(도시되지 않음)에서의 전원 사이로 전류가 흐르는 것을 방지할 수 있게 된다. 상기한 회로에 있어서는 PMOS트랜지스터(P1, P2)의 온/오프제어성과 회로의 안정성이 향상되게 된다.
더우기, 레벨시프트수단(LS)에 직접적인 전류경로가 형성되지 않으므로 트랜지스터(P1, P2, N1, N2)의 크기를 종래회로에 비해 크레 만들 수 있게 된다. 따라서 구동능력을 증가시킬 수 있게 됨과 더불어 동작속도를 향상시킬 수 있게 된다.
제4도는 제3도에서의 레벨시프트수단(LS)의 변형예를 도시해 놓은 회로도로, 제4도에 도시된 레벨시프트수단에서는 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)사이에 NMOS트랜지스터(N3)가 직렬로 접속되고, PMOS트랜지스터(P2)와 NMOS트랜지스터(N2)의 사이에 NMOS트랜지스터(N4)가 직렬로 접속되어 있다.
즉, NMOS트랜지스터(N3)의 드레인전극이 PMOS트랜지스터(P1)의 드레인전극에 접속됨과 더불어, 그 소오스전극이 NMOS트랜지스터(N1)의 드레인전극에 접속되고, 또 게이트전극이 PMOS트랜지스터(P2)의 소오스전극에 접속되어 있다. 그리고 NMOS트랜지스터(N4)의 드레인전극은 PMOS트랜지스터(P2)의 드레인전극에 접속됨과 더불어, 그 소오스전극은 NMOS트랜지스터(N2)의 드레인전극에 접속되고, 또 게이트전극이 PMOS트랜지스터(P1)의 소오스전극에 접속되어 있다.
상기 제4도에 도시된 레벨시프트수단의 회로동작은 실질적으로 제3도에 도시된 레벨시프트수단의 회로동작과 동일하지만, NMOS트랜지스터(N3, N4)에 의해 제3도에 도시된 레벨시프트수단에 비해 그 동작속도는 증가되게 된다. 즉, 트랜지스터(N3, N4)의 게이트전극이 레벨시프트수단(LS)에 공급되는 입력신호(D,
Figure kpo00015
)와 결합되기 때문에 NMOS트랜지스터(N3, N4)의 도전성과 PMOS트랜지스터(P1, P2)의 드레인전위는 이력신호(D,
Figure kpo00016
)의 직접적인 제어를 받게 된다. 따라서 스위칭속도는 증가하게 된다.
제5도는 제3도에서의 레벨시프트수단(L5)의 또다른 예를 도시해 놓은 회로도로, 본 회로에서는 제3도에 비해 2개의 NMOS트랜지스터(N7, N8)와 2개의 바이폴라 트랜지스터(Q6, Q7)이 추가된 것이다.
즉, NMOS트랜지스터(N7)의 게이트전극은 NMOS트랜지스터(N1)의 게이트전극에 접속됨과 더불어, 그 소오스전극은 전원전압(VEE)에 접속되고, NMOS트랜지스터(N8)의 게이트전극은 NMOS트랜지스터(N2)의 게이트전극에 접속됨과 더불어, 그 소오스전극은 전원전압(VEE)에 접속된다. 또, 바이폴라 트랜지스터(Q6)의 베이스전극은 PMOS트랜지스터(P1)의 드레인전극에 접속됨과 더불어, 그엠터전극은 NMOS트랜지스터(N7)의 드레인전극에 접속되고, 트랜지스터(Q7)의 베이스전극은 PMOS트랜지스터 (P2)의 드레인전극에 접속됨과 더불어, 그 에미터 전극은 NMOS트랜지스터(N8)의 드레인전극에 접속되며, 상기 바이폴라 트랜지스터(Q6, Q7)의 컬렉터전극은 전원전압 (VCC)에 접속되어 있다.
본 회로에서는, PMOS트랜지스터(P1)의 드레인전위가 상승하게 될때 바이폴라 트랜지스터(Q6)가 도통상태로 전환되게 되므로, 이 바이폴라 트랜지스터(Q6)의 큰 구동능력에 의해 출력신호(E)는 급속히 풀업(pull up)되게 된다. 그리고, PMOS트랜지스터(P1)의 드레인전위가 하이레벨이므로 NMOS트랜지스터(N8)가 도통상태로 되어 출력신호(
Figure kpo00017
)는 VEE레벨로 풀다운(pull down)되게 된다.
본 회로에 있어서, NMOS트랜지스터(N7, N8)의 크기는 크게 만들 수 있고, 또 이 NMOS트랜지스터(N7, N8)에 의한 PMOS트랜지스터(P1, P2)의 드레인전극에서의 기생용량은 상기 바이폴라 트랜지스터(Q6, Q7)로 축소할 수 있으므로, NMOS트랜지스터(N7, N8)의 구동능력을 증가시켜 풀다운 동작을 고속으로 하는 것이 가능해지게 된다. 따라서 스위칭속도를 향상시킬 수 있게 된다.
제6도는 본 발명에 따른 에미터폴로워부(EF)의 변형예를 도시해 놓은 회로도로, 본 실시예에서 상보신호발생수단(10)내으 에미터폴로워부(EF)는 바이폴라 트랜지스터(Q8, Q9, Q10, Q11)와 전류원(I5)으로 구성된다.
즉, 바이폴라 트랜지스터(Q8, Q9)의 베이스전극은 차동증폭부(DA)에서 차동쌍을 이루는 트랜지스터(Q2, Q3)의 컬렉터전극에 접속되고, 트랜지스터(Q8, Q9)의 커렉터전극은 전원 전압(VCC)에 접속된다. 그리고 트랜지스터(Q10)의 베이스전극은 트랜지스터(Q2)의 베이스전극에 접속되어 레벨시프트된 입력신호(B)를 인가받게 되고, 트랜지스터(Q11)의 베이스전극은 제1기준전압(V1)이 공급되며, 트랜지스터 (Q10, Q11)의 컬렉터전극은 트랜지스터(Q8, Q9)의 에미터전극에 접속되며, 이 트랜지스터(Q8, Q9)의 커렉터전극으로부터 상보적인 신호(D,
Figure kpo00018
)가 얻어지게 된다. 또한 트랜지스터(Q10, Q11)의 에미터전극은 전류원(I5)에 접속된다.
본 회로에서는 전류원(I5)이 제1기준전압(V1)과 레벨시프트된 입력신호(B)사이의 관계에 따라 스위칭된다. 즉, 레벨시프트된 입력신호(B)가 기준전압(V1)보다 클 경우에는 트랜지스터(Q10)가 도통상태로 되어 전류원(I5)의 전류는 트랜지스터 (Q10)로 스위칭된다. 또한 전류원(I5)은 상보적인 신호(D,
Figure kpo00019
)중 어느 하나를 풀다운시키는데 필요하게 되는데, 본 회로에서 에미터폴로워부(EF)는 그 전류원을 스위칭시킴으로써 단지 하나의 전류원(I5)만으로 구성할 수 있게 된다. 따라서 소비전력을 축소할 수 있게 된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 여러가지로 변형시켜 실시할 수 있다.

Claims (8)

  1. 제1전원전압(VCC)과 제2전원전압(VEE)에 따라서 ECL레벨의 입력신호를 CMOS레벨의 출력신호로 변환시키는 논리레벨변환회로에 있어서, 상기 ECL레벨의 입력신호(A)와 제1기준전압(V1)에 따라서 상보적인 신호를 발생시키는 상보신호발생수단(10)과 ; 소오스전극에 상기 상보적인 신호(D,
    Figure kpo00020
    )중의 하나(D)가 공급되고, 게이트전극에는 제2기준전압(V2)이 공급되며, 드레인전극을 갖춘 제1도전형의 제1MOS트랜지스터(P1)와, 소오스전극에 상기 상보적인 신호(D,
    Figure kpo00021
    )중 다른 하나(
    Figure kpo00022
    )가 공급되고, 게이트전극에는 상기 제2기준전압(V2)이 공급되며, 드레인 전극을 갖춘 제1도전형의 제2MOS트랜지스터(P2), 소오스전극이 상기 제2전원전압(VEE)에 접속되고, 게이트 전극이 상기 제2MOS트랜지스터(P2)의 드레인전극에 접속되며, 드레인 전극이 상기 제1MOS트랜지스터(P1)의 드레인전극에 접속된 제2도전형의 제3MOS트랜지스터 (N1) 및, 소오스전극이 상기 제2전원전압(VEE)에 접속되고, 게이트전극이 상기 제1MOS트랜지스터(P1)의 드레인전극에 접속되며, 드레인전극이 상기 제2MOS트랜지스터(P2)의 드레인전극에 접속된 제2도전형의 제4MOS트랜지스터(N2)로 구성되어 상보적인 CMOS레벨의 출력신호(E,
    Figure kpo00023
    )를 출력시키도록 된 레벨시프트수단(LS)을 포함하는 구성으로 되어, 상기 제1 및 제2MOS트랜지스터(P1, P2)의 드레인전극에서 논리레벨변환회로으 출력이 형성되도록 되어 있는 것을 특징으로 하는 논리레벨변환회로.
  2. 제1항에 있어서, 상기 레벨시프트수단(LS)이 상기 제1 및 제3MOS트랜지스터 (P1)(N1)사이에 직렬로 접속됨과 더불어, 소오스전극이 제3MOS트랜지스터(N1)의 드레인전극에 접속되고, 게이트전극이 제2MOS트랜지스터(P2)의 소오스전극에 접속되며, 드레인전극이 제1MOS트랜지스터(P1)의 드레인전극에 접속된 제2도전형의 제5MOS트랜지스터(N3)와, 상기 제2 및 제4MOS트랜지스터(P2, N2)사이에 직렬로 접속됨과 더불어, 소오스전극이 제4MOS트랜지스터(N2)의 드레인전극에 접속되고, 게이트 전극이 제1MOS트랜지스터(P1)의 소오스전극에 접속되며, 드레인전극이 제2MOS트랜지스터(P2)의 드레인전극에 접속된 제2도전형의 제6MOS트랜지스터 (N4)를 추가로 포함하여 구성된 것을 특징으로 하는 논리레벨변환회로.
  3. 제1항에 있어서, 상기 레벨시프트수단(LS)이 소오스전극이 상기 제2전원전압 (VEE)에 접속되고, 게이트전극이 제3MOS트랜지스터(N1)의 게이트전극에 접속되며, 드레인전극을 갖춘 제2도전형의 제7MOS트랜지스터(N7)와, 소오스전극이 상기 제2전원전압(VEE)에 접속되고, 게이트전극이 상기 제4MOS트랜지스터(N2)의 게이트전극에 접속되며, 드레인전극을 갖춘 제8MOS트랜지스터(N8), 베이스전극 상기 제1MOS트랜지스터(P1)의 드레인전극에 접속되고, 에미터전극이 상기 제7MOS트랜지스터 (N7)의 드레인 전극에 접속되며, 컬렉터전극이 제1전원전압(VCC)에 접속된 제1바이폴라 트랜지스터(Q6) 및, 베이스전극이 상기 제2MOS트랜지스터(P2)의 드레인전극에 접속되고, 에미터전극이 상기 제8MOS트랜지스터(N8)의 드레인전극에 접속되며, 컬렉터전극이 제1전원전압(VCC)에 접속된 제1도전형의 제2바이폴라 트랜지스터(Q7)를 추가로 포함하여 구성된 것을 특징으로 하는 논리레벨변환회로.
  4. 제1항에 있어서, 상기 상보신호발생수단(10)이 ECL레벨입력신호(A)를 인가받아 레벨시프트된 신호(B)를 출력시키는 수신수단(RC)과, 상기 레벨시프트된 신호(B)와 제1기준전압(V1)을 비교하여 상보적인 신호(C,
    Figure kpo00024
    )를 출력시키는 차동증폭수단 (DA) 및, 상기 상보적인 신호 (C,
    Figure kpo00025
    )에 따라 레벨시프트된 상보적인 신호(D,
    Figure kpo00026
    )를 출력시키는 에미터폴로워부(EF)로 구성된 것을 특징으로 하는 논리레벨변환회로.
  5. 제4항에 있어서, 상기 수신수단(RC)이 베이스전극에 ECL레벨입력신호(A)가 공급되고, 컬렉터전극이 제1전원전압(VCC)에 접속되며, 에미터전극이 제1전류원(I1)에 접속된 제3바이폴라 트랜지스터(Q1)로 구성되고, 상기 차동증폭수단(DA)은 각각 베이스전극과 에미터전극 및 컬렉터전극을 갖춘 제1도전형의 제4 및 제5바이폴라 트랜지스터(Q2)(Q3)로 구성되면서, 제4바이폴라 트랜지스터(Q2)의 컬렉터전극은 제1저항(R1)을 통해서 제1전원전압(VCC)에 접속되며, 제5바이폴라 트랜지스터(Q3)의 베이스전극에는 제1기준전압(V1)이 공급되고, 제5바이폴라 트랜지스터(Q3)의 컬렉터전극은 제2저항(R2)을 통해서 제1전원전압(VCC)에 접속되며, 제4 및 제5바이폴라 트랜지스터(Q2)(Q3)의 에미터전극은 제2전류원(I2)에 접속되어 구성되며, 상기 에미터폴로워부(EF)는 베이스전극이 제4바이폴라 트랜지스터(Q2)의 컬렉터전극에 접속되고, 컬렉터전극이 제1전원전압(VCC)에 접속되며, 에미터전극을 갖춘 제6바이폴라 트랜지스터(Q8)와, 베이스전극이 제5바이폴라 트랜지스터(Q3)의 컬렉터전극에 접속되고, 컬렉터전극이 제1전원전압(VCC)에 접속되며, 에미터전극을 갖춘 제7바이폴라 트랜지스터(Q9), 베이스전극에 레벨시프트된 레벨시프트된 입력신호(B)가 공급되고, 컬렉터전극이 상기 제6바이폴라 트랜지스터(Q8)의 에미터전극에 접속되며, 에미터전극이 제3전류원(I5)에 접속된 제8바이폴라 트랜지스터(Q10) 및, 베이스전극에 제1기준전압 (V1)이 공급되고, 컬렉터전극이 상기 제7바이폴라 트랜지스터(Q9)의 에미터전극에 접속되며, 에미터전극이 제3전류원(I5)에 접속된 제9바이폴라 트랜지스터(Q11)로 구성된 것을 특징으로 하는 논리레벨변환회로.
  6. 제1 및 제2전압레벨사이를 료번하는 제1 및 제2신호(D,
    Figure kpo00027
    )를 발생시키는 상보신호발생수단(10)과, 소오스전극에 상보적인 신호(D,
    Figure kpo00028
    )중 어느 하나(D)가 공급되고, 게이트전극에 제1 및 제2전압레벨사이의 소정 전압을 갖는 기준전압이 공급되며, 드레인전극을 갖춘 제1도전형의 제1MOS트랜지스터(P1), 소오스 전극에 상기 상보적인 신호(D,
    Figure kpo00029
    )중 다른 하나(
    Figure kpo00030
    )가 공급되고, 게이트전극에 기준전압이 공급되며, 그레인전극을 갖춘 제2MOS트랜지스터(P2)의 드레인전극에 접속되며, 드레인전극이 제1MOS트랜지스터(P1)의 드레인전극에 접속된 제2도전형의 제3MOS트랜지스터(N1) 및, 소오스전극이 제1전원전압(VEE)에 접속되고, 에이트전극이 제1MOS트랜지스터(P1)의 드레인전극에 접속되며, 드레인전극이 제2MOS트랜지스터(P2)의 드레인전극에 접속된 제2도전형의 제4MOS트랜지스터(N2)를 포함하는 구성으로 이루어져서 레벨시프트된 상보적인 신호를 발생시키도록 된 것을 특징으로 하는 상보신호발생회로.
  7. 제6항에 있어서, 제1 및 제3MOS트랜지스터(P1)(N1)사이에 직렬로 접속됨과 더불어, 소오스전극이 제3MOS트랜지스터(N1)의 드레인전극에 접속되고, 게이트전극이 제2MOS트랜지스터(P2)의 소오스전극에 접속되며, 드레인전극이 제1MOS트랜지스터(P1)의 드레인전극에 접속된 제2도전형의 제5MOS트랜지스터(N3)와, 제2 및 제4MOS트랜지스터(P2)(N2)사이에 직렬로 접속됨과 더불어, 소오스전극이 제4MOS트랜지스터(N2)의 드레인전극에 접속되고, 게이트전극이 제1MOS트랜지스터(P1)의 소오스전극에 접속되며, 드레인전극이 제2MOS트랜지스터(P2)의 드레인전극에 접속된 제2도전형의 제6MOS트랜지스터(N4)를 추가로 포함하여 구성된 것을 특징으로 하는 상보신호발생회로.
  8. 제6항에 있어서, 소오스전극에 제1전원전압(VEE)이 공급되고, 게이트전극이 상기 제3MOS트랜지스터(N1)의 게이트전극에 접속되며, 드레인전극을 갖춘 제2도전형의 제7MOS트랜지스터(N7)와, 소오스전극에 제1전원전압(VEE)이 공급되고, 게이트전극이 상기 제4MOS트랜지스터(N2)의 게이트전극에 접속되며, 드레인전극을 갖춘 제2도전형의 제8MOS트랜지스터(N8), 베이스전극이 상기 제1MOS트랜지스터(P1)의 드레인전극에 접속되고, 에미터전극이 상기 제7MOS트랜지스터(N7)의 드레인전극에 접속되며, 컬렉터전극이 제2전원전압(VCC)에 접속된 제1도전형의 제1바이폴라 트랜지스터(Q6) 및, 베이스전극이 상기 제2MOS트랜지스터(P2)의 드레인전극에 접속되고, 에미터전극이 상기 제8MOS트랜지스터(N8)의 드레인전극에 접속되며, 컬렉터전극이 제2전원전압(VCC)에 접속된 제1도전형의 제2바이폴라 트랜지스터(Q7)를 추가로 포함하여 구성된 것을 특징으로 하는 상보신호발생회로.
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