JP2867029B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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Description
【発明の詳細な説明】 技術分野 この発明はECLロジック・レベル信号をCMOSロジック
・レベル信号に変換するレベル変換回路に関する。
・レベル信号に変換するレベル変換回路に関する。
背景技術 ECL回路とCMOS回路とを接続するためには、第１の回
路の出力電圧と第２の回路の入力電圧との差異をある形
式の変換回路でなくさなければならない。
路の出力電圧と第２の回路の入力電圧との差異をある形
式の変換回路でなくさなければならない。
ECL回路のロジック・レベル“1"は−0.8Vに近づき、
レベル“0"は−1.68Vに近づく。CMOS回路のロジック・
レベル“1"は一般に−３〜−5Vである電源電圧値に近づ
き、ロジック・レベル“0"は接地又は基準電圧レベルに
近くなる。
レベル“0"は−1.68Vに近づく。CMOS回路のロジック・
レベル“1"は一般に−３〜−5Vである電源電圧値に近づ
き、ロジック・レベル“0"は接地又は基準電圧レベルに
近くなる。
ECL−MOS変換回路は米国特許第4,563,601号から知る
ことができる。公知の変換回路のECL入力信号はそのゲ
ート電極に供給される制御電圧を有するＮ−チャンネル
・トランジスタと直列に接続されたＰ−チャンネル・ト
ランジスタのゲート電極に供給される。制御電圧は多数
の装置を使用した複雑な構造の電圧発生回路から発生さ
れる。Ｐ−チャンネル・トランジスタとＮ−チャンネル
−トランジスタとの間の回路ジャンクションに対する出
力接続はCMOSレベル出力信号を供給するCMOSインバータ
の入力に接続される。上記の米国特許の説明によると、
この公知回路は高速且つ低電力消費であるが、装置の静
的変化に対して相当安定であり、温度及び電源電圧のふ
らつきがあるというということである。
ことができる。公知の変換回路のECL入力信号はそのゲ
ート電極に供給される制御電圧を有するＮ−チャンネル
・トランジスタと直列に接続されたＰ−チャンネル・ト
ランジスタのゲート電極に供給される。制御電圧は多数
の装置を使用した複雑な構造の電圧発生回路から発生さ
れる。Ｐ−チャンネル・トランジスタとＮ−チャンネル
−トランジスタとの間の回路ジャンクションに対する出
力接続はCMOSレベル出力信号を供給するCMOSインバータ
の入力に接続される。上記の米国特許の説明によると、
この公知回路は高速且つ低電力消費であるが、装置の静
的変化に対して相当安定であり、温度及び電源電圧のふ
らつきがあるというということである。
発明の開示 この発明の目的は一定のしきい値でECLレベルをCMOS
レベルに変換することを保証するECL−CMOS変換回路を
提供することである。
レベルに変換することを保証するECL−CMOS変換回路を
提供することである。
従って、この発明によると、ドレイン及びゲート電極
とECLロジック・レベル信号を受信するように接続され
たソース電極とを有する第１の導電形の第１のMOSトラ
ンジスタと、ゲート電極と該ゲート電極に接続されたド
レイン電極とバイアス電圧に接続されたソス電極とを有
し前記ドレイン及びゲート電極は前記第１のMOSトラン
ジスタのゲート電極に接続された第１の導電形の第２の
MOSトランジスタと、“ハイ”及び“ロー”ロジック・
レベルに対応する電圧を有する第１及び第２の電源端子
と、前記第２のMOSトランジスタのドレイン及びゲート
電極と前記第２の電源端子との間に接続されたカーレン
ト・シンクと、前記第１のMOSトランジスタのドレイン
電極に接続されたドレイン電極と前記第２の電源端子に
接続されたソース電極と前記第１の電源端子に接続され
たゲート電極とを有する第２の導電形の第３のMOSトラ
ンジスタと、前記第１の電源端子と前記第２の電源端子
との間に接続され前記第１のMOSトランジスタのドレイ
ンに接続された入力と前記第１のMOSトランジスタのソ
ースにおけるECLロジック・レベル信号に応答してCMOS
ロジック・レベル信号を供給するようにした出力とを有
する相補インバータ回路とを含むECLロジック・レベル
信号をCMOSロジック・レベル信号に変換するレベル変換
回路を提供する。
とECLロジック・レベル信号を受信するように接続され
たソース電極とを有する第１の導電形の第１のMOSトラ
ンジスタと、ゲート電極と該ゲート電極に接続されたド
レイン電極とバイアス電圧に接続されたソス電極とを有
し前記ドレイン及びゲート電極は前記第１のMOSトラン
ジスタのゲート電極に接続された第１の導電形の第２の
MOSトランジスタと、“ハイ”及び“ロー”ロジック・
レベルに対応する電圧を有する第１及び第２の電源端子
と、前記第２のMOSトランジスタのドレイン及びゲート
電極と前記第２の電源端子との間に接続されたカーレン
ト・シンクと、前記第１のMOSトランジスタのドレイン
電極に接続されたドレイン電極と前記第２の電源端子に
接続されたソース電極と前記第１の電源端子に接続され
たゲート電極とを有する第２の導電形の第３のMOSトラ
ンジスタと、前記第１の電源端子と前記第２の電源端子
との間に接続され前記第１のMOSトランジスタのドレイ
ンに接続された入力と前記第１のMOSトランジスタのソ
ースにおけるECLロジック・レベル信号に応答してCMOS
ロジック・レベル信号を供給するようにした出力とを有
する相補インバータ回路とを含むECLロジック・レベル
信号をCMOSロジック・レベル信号に変換するレベル変換
回路を提供する。
この発明のレベル変換回路では、MOSゲートのソース
に対するECLレベル入力信号の接続と、ゲート電圧の独
自な調整とがロジック・レベル変換のための一定値しき
い値の設定を可能にする。少数の装置を使用するのみで
伝搬遅延を最少にし、高速な回路動作を可能にするとい
う利点も有する。
に対するECLレベル入力信号の接続と、ゲート電圧の独
自な調整とがロジック・レベル変換のための一定値しき
い値の設定を可能にする。少数の装置を使用するのみで
伝搬遅延を最少にし、高速な回路動作を可能にするとい
う利点も有する。
図面の簡単な説明 次に、下記の添付図面を参照してその例によりこの発
明の一実施例を説明する。
明の一実施例を説明する。
第１図は、この発明による好ましい実施例の回路図で
ある。
ある。
第２図は、第１図の回路について使用することができ
るカーレント・シンクの回路図である。
るカーレント・シンクの回路図である。
第３図は、第１図の回路について使用することができ
るカーレント・シンクの代替実施例の回路図である。
るカーレント・シンクの代替実施例の回路図である。
第４図は、高速システム環境で使用される標準形のド
ライバ回路と第１図の回路との接続を示す配線図であ
る。
ライバ回路と第１図の回路との接続を示す配線図であ
る。
発明を実施するための最良の形態 第１図はＰチャンネルMOSトランジスタMP3とＮチャン
ネルMOSトランジスタMN3とを含むCMOSインバータにより
入力端子と出力端子との間に接続されているＰチャンネ
ルMOSトランジスタMP1を示す。トランジスタMP1のゲー
ト電極は基準電位VREFに接続される。ＰチャンネルMOS
トランジスタMP2は、この好ましい実施例では−1.29Vで
あるバイアス電圧VBBに接続されているそのソース電極
を有する。トランジスタMP2のゲート電極はそのドレイ
ン電極とトランジスタMP1のゲート電極とに接続され
る。更に、トランジスタMP2のドレイン電極はカーレン
ト・シンクに接続される。カーレント・シンクは、この
好ましい実施例では−5.2VであるCMOS電位VEEに対する
D.C.回路を与えるように作用する。２つのカーレント・
シンクの実施例を第２図及び第３図に示す。
ネルMOSトランジスタMN3とを含むCMOSインバータにより
入力端子と出力端子との間に接続されているＰチャンネ
ルMOSトランジスタMP1を示す。トランジスタMP1のゲー
ト電極は基準電位VREFに接続される。ＰチャンネルMOS
トランジスタMP2は、この好ましい実施例では−1.29Vで
あるバイアス電圧VBBに接続されているそのソース電極
を有する。トランジスタMP2のゲート電極はそのドレイ
ン電極とトランジスタMP1のゲート電極とに接続され
る。更に、トランジスタMP2のドレイン電極はカーレン
ト・シンクに接続される。カーレント・シンクは、この
好ましい実施例では−5.2VであるCMOS電位VEEに対する
D.C.回路を与えるように作用する。２つのカーレント・
シンクの実施例を第２図及び第３図に示す。
ＮチャンネルMOSトランジスタMN1は、トランジスタMN
1のドレイン電極をトランジスタMP1のドレイン電極に接
続し、トランジスタMN1のゲート電極をCMOS電位VCCに接
続することによって、トランジスタMP1のドレイン電極
から電位VEEへのDC経路を提供する。インバータはトラ
ンジスタMP3及びMN3の両電極の信号レベルに応答して電
圧レベルVCCとVEEとの間を切換える。トランジスタMN3
とMP3のソース及びドレイン電極は夫々回路の出力端子
に接続される。MP3のソース電極は電位VCCに接続され、
トランジスタMN3のドレイン電極は電位VEEに接続され
る。
1のドレイン電極をトランジスタMP1のドレイン電極に接
続し、トランジスタMN1のゲート電極をCMOS電位VCCに接
続することによって、トランジスタMP1のドレイン電極
から電位VEEへのDC経路を提供する。インバータはトラ
ンジスタMP3及びMN3の両電極の信号レベルに応答して電
圧レベルVCCとVEEとの間を切換える。トランジスタMN3
とMP3のソース及びドレイン電極は夫々回路の出力端子
に接続される。MP3のソース電極は電位VCCに接続され、
トランジスタMN3のドレイン電極は電位VEEに接続され
る。
基準電圧VBBは、ECLのロジック信号がトランジスタMP
1の入力しきい値を基準としてそのトランジスタMP1を切
り換えるように供給される。従って、その要求電圧は、 VREF＝VBB＋VTH(P) 上式で、VBB＝1/2（VIL＋VIH） VTH(P)＝トランジスタMP1のしきい値電圧 VIL＝ECL“ロー”レベル入力電圧 VIH＝ECL“ハイ”レベル入力電圧 トランジスタMP2がトランジスタMP2と大きさが同一で
あると、MP1に影響を与える処理の変化及び温度による
変化は等しくMP2にも影響を与える。
1の入力しきい値を基準としてそのトランジスタMP1を切
り換えるように供給される。従って、その要求電圧は、 VREF＝VBB＋VTH(P) 上式で、VBB＝1/2（VIL＋VIH） VTH(P)＝トランジスタMP1のしきい値電圧 VIL＝ECL“ロー”レベル入力電圧 VIH＝ECL“ハイ”レベル入力電圧 トランジスタMP2がトランジスタMP2と大きさが同一で
あると、MP1に影響を与える処理の変化及び温度による
変化は等しくMP2にも影響を与える。
MP1とMN1との大きさの決定比は第１次近似値を用いて
次式で表わされる。
次式で表わされる。
上式で、 WPはトランジスタMP1のチャンネル幅 WNはトランジスタMN1のチャンネル幅 LPはトランジスタMP1のチャンネル長さ LNはトランジスタMN1のチャンネル長さ VBBはECL基準電圧〔ECL−＞−1.29V〕 VIHはECL“ハイ”レベル入力電圧〔ECL−＞−0.8V〕 VSG(N)はトランジスタMN1のソース−ゲート電圧 VTH(N)はトランジスタMN1のしきい値電圧 UPはトランジスタMP1のホール可動性 UNはトランジスタMN1の電子可動性 参考：“CMOS VLSIの設計原理” （Neil Weste,Kamran Eshraghian著,Addison W
esley Publ.Co.P.39） 第１図の回路の動作において、入力のロジック信号電
圧レベルがVBBより上の状態においてはトランジスタMP1
はオンであるから、トランジスタMP1とMN1とのドレイン
のジャンクションにおけるとラベルされたノードは入
力電圧レベルの方に導かれる。これはノードＡの電圧を
VEEのレベルの方にひっぱろうとするトランジスタMN1の
影響に逆うものである。上記のようにMP1/MN1の大きさ
比が選ばれて、ノードＡの電圧は“ハイ”となる。回路
出力の電圧は、そのため、インバータのために“ロー”
となる。入力信号のロジック・レベルがVBB以下に落ち
たとき、トランジスタMP1はターンオフされる。このと
き、トランジスタMN1はVEEに対するノードＡのための放
電回路を形成する。そこでノードＡは“ロー”となり、
回路出力における電圧は、そのため、“ハイ”となる。
esley Publ.Co.P.39） 第１図の回路の動作において、入力のロジック信号電
圧レベルがVBBより上の状態においてはトランジスタMP1
はオンであるから、トランジスタMP1とMN1とのドレイン
のジャンクションにおけるとラベルされたノードは入
力電圧レベルの方に導かれる。これはノードＡの電圧を
VEEのレベルの方にひっぱろうとするトランジスタMN1の
影響に逆うものである。上記のようにMP1/MN1の大きさ
比が選ばれて、ノードＡの電圧は“ハイ”となる。回路
出力の電圧は、そのため、インバータのために“ロー”
となる。入力信号のロジック・レベルがVBB以下に落ち
たとき、トランジスタMP1はターンオフされる。このと
き、トランジスタMN1はVEEに対するノードＡのための放
電回路を形成する。そこでノードＡは“ロー”となり、
回路出力における電圧は、そのため、“ハイ”となる。
第２図はトランジスタMP2のドレイン電極から電位VEE
に対する抵抗回路であるこの実施例に使用することがで
きるカーレント・シンクの一形式である。この実施例に
おける抵抗回路の抵抗は3.9kΩである。
に対する抵抗回路であるこの実施例に使用することがで
きるカーレント・シンクの一形式である。この実施例に
おける抵抗回路の抵抗は3.9kΩである。
第３図に示す第２の例のカーレント・シンクはトラン
ジスタMP2のドレイン電極に接続されたそのドレイン電
極を有し、電位VEEに接続されたそのソース電極を有す
るＮチャンネルMOSトランジスタMN4を含む。ターンオン
・ゲート電位は電位VCCとVEEとの間に接続されている回
路からトランジスタMN4に対して作られる。この回路は
ＰチャンネルMOSトランジスタMP4と２つの直列接続Ｎチ
ャンネルMOSトランジスタMN5及びMN6とを含む。トラン
ジスタMN5とMN6のゲート電極は夫々のドレイン電極に短
絡される。トランジスタMP4のゲート電極は電位VEEに接
続される。
ジスタMP2のドレイン電極に接続されたそのドレイン電
極を有し、電位VEEに接続されたそのソース電極を有す
るＮチャンネルMOSトランジスタMN4を含む。ターンオン
・ゲート電位は電位VCCとVEEとの間に接続されている回
路からトランジスタMN4に対して作られる。この回路は
ＰチャンネルMOSトランジスタMP4と２つの直列接続Ｎチ
ャンネルMOSトランジスタMN5及びMN6とを含む。トラン
ジスタMN5とMN6のゲート電極は夫々のドレイン電極に短
絡される。トランジスタMP4のゲート電極は電位VEEに接
続される。
第４図は第１図の実施例の接続と、50〜100オーム・
ライン・ドライバが使用され、差動増幅器（比較器）と
して回路に接続されているPNPトランジスタのベースに
接続されている電圧VINを有するような高速システム環
境に使用されている標準型ドライバ回路とを示す配線図
である。比較されるVINに対する基準電圧がVBBであるV
BBとVINとの間の電圧レベルの差異は増幅され、−2V電
位に接続されている100Ωのロードと100Ω同軸ケーブル
とをドライブするNPNトランジスタによって緩衝され
る。
ライン・ドライバが使用され、差動増幅器（比較器）と
して回路に接続されているPNPトランジスタのベースに
接続されている電圧VINを有するような高速システム環
境に使用されている標準型ドライバ回路とを示す配線図
である。比較されるVINに対する基準電圧がVBBであるV
BBとVINとの間の電圧レベルの差異は増幅され、−2V電
位に接続されている100Ωのロードと100Ω同軸ケーブル
とをドライブするNPNトランジスタによって緩衝され
る。
この発明は、特にECLロジック・レベル−CMOSロジッ
ク・レベル変換に適用されるが、その他の信号の変換に
も使用可能であることは明らかである。
ク・レベル変換に適用されるが、その他の信号の変換に
も使用可能であることは明らかである。
フロントページの続き (56)参考文献 特開 昭61−257017（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ドレイン電極と、ゲート電極と、ECLロジ
ック・レベル信号を受信するよう接続されたソース電極
とを有する第１導電形の第１のMOSトランジスタ（MP1）
と、 ゲート電極と、そのゲート電極に接続されたドレイン電
極と、バイアス電圧に接続されたソース電極とを有し、
前記ドレイン及びゲート電極は更に前記第１のMOSトラ
ンジスタ（MP1）のゲート電極に接続された第１導電形
の第２のMOSトランジスタ（MP2）と、 夫々“ハイ”及び“ロー"CMOSロジック・レベルに対応
する電圧レベルを有する第１及び第２の電源端子（VCC,
VEE）と、 前記第２のMOSトランジスタ（MP2）のドレイン及びゲー
ト電極と、前記第２の電源端子（VEE）との間に接続さ
れたカーレント・シンクと、 前記第１のMOSトランジスタ（MP1）のドレイン電極に接
続されたドレイン電極と、前記第２の電源端子（VEE）
に接続されたソース電極と、前記第１の電源端子
（VCC）に接続されたゲート電極とを有する第２導電形
の第３のMOSトランジスタ（MN1）と、 前記第１の電源端子（VCC）と前記第２の電源端子
（VEE）との間に接続され、入力が前記第１のMOSトラン
ジスタ（MP1）のドレインに接続され、もって前記第１
のMOSトランジスタ（MP1）のソースに受信された前記EC
Lロジック・レベル信号に応答してCMOSロジック・レベ
ル信号を出力において発生する相補型インバータ回路
（MP3,MN3）と、からなることを特徴とする、ECLロジッ
ク・レベル信号をCMOSロジック・レベル信号に変換する
レベル変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/067,348 US4785205A (en) | 1987-06-29 | 1987-06-29 | High speed ECL to CMOS converter |
| US067,348 | 1987-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01503749A JPH01503749A (ja) | 1989-12-14 |
| JP2867029B2 true JP2867029B2 (ja) | 1999-03-08 |
Family
ID=22075413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63505772A Expired - Fee Related JP2867029B2 (ja) | 1987-06-29 | 1988-06-06 | レベル変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4785205A (ja) |
| EP (1) | EP0323999A1 (ja) |
| JP (1) | JP2867029B2 (ja) |
| CA (1) | CA1280809C (ja) |
| WO (1) | WO1989000361A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4935649A (en) * | 1988-07-11 | 1990-06-19 | Cypress Semiconductor Corporation | Clamped sense amplifier |
| US4888501A (en) * | 1988-10-19 | 1989-12-19 | Ncr Corporation | ECL to CMOS converter |
| JP2549729B2 (ja) * | 1989-04-26 | 1996-10-30 | 株式会社東芝 | 半導体集積回路 |
| US4963766A (en) * | 1989-06-28 | 1990-10-16 | Digital Equipment Corporation | Low-voltage CMOS output buffer |
| DE69731615T2 (de) * | 1996-09-26 | 2005-12-01 | Koninklijke Philips Electronics N.V. | Schaltung zur stromverteilung mit zusätzlichem parallelem gleichstromsenkkreis |
| US6211699B1 (en) | 1999-04-14 | 2001-04-03 | Micro Linear Corporation | High performance CML to CMOS converter |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3575614A (en) * | 1968-12-13 | 1971-04-20 | North American Rockwell | Low voltage level mos interface circuit |
| US4128775A (en) * | 1977-06-22 | 1978-12-05 | National Semiconductor Corporation | Voltage translator for interfacing TTL and CMOS circuits |
| JPS5772429A (en) * | 1980-10-22 | 1982-05-06 | Toshiba Corp | Semiconductor integrated circuit device |
| US4408136A (en) * | 1981-12-07 | 1983-10-04 | Mostek Corporation | MOS Bootstrapped buffer for voltage level conversion with fast output rise time |
| US4490633A (en) * | 1981-12-28 | 1984-12-25 | Motorola, Inc. | TTL to CMOS input buffer |
| JPS5943631A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | レベル変換入力回路 |
| JPS59208942A (ja) * | 1983-05-13 | 1984-11-27 | Nec Corp | 半導体回路 |
-
1987
- 1987-06-29 US US07/067,348 patent/US4785205A/en not_active Expired - Fee Related
-
1988
- 1988-04-15 CA CA000564239A patent/CA1280809C/en not_active Expired - Lifetime
- 1988-06-06 JP JP63505772A patent/JP2867029B2/ja not_active Expired - Fee Related
- 1988-06-06 EP EP88906316A patent/EP0323999A1/en not_active Withdrawn
- 1988-06-06 WO PCT/US1988/001886 patent/WO1989000361A1/en not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0323999A1 (en) | 1989-07-19 |
| CA1280809C (en) | 1991-02-26 |
| JPH01503749A (ja) | 1989-12-14 |
| US4785205A (en) | 1988-11-15 |
| WO1989000361A1 (en) | 1989-01-12 |
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