JP2795046B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JP2795046B2 JP2795046B2 JP4107168A JP10716892A JP2795046B2 JP 2795046 B2 JP2795046 B2 JP 2795046B2 JP 4107168 A JP4107168 A JP 4107168A JP 10716892 A JP10716892 A JP 10716892A JP 2795046 B2 JP2795046 B2 JP 2795046B2
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- circuit
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Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に関
し、特にＭＯＳトランジスタにより構成される半導体集
積回路のＴＴＬコンパチブルの出力バッファ回路に関す
る。
し、特にＭＯＳトランジスタにより構成される半導体集
積回路のＴＴＬコンパチブルの出力バッファ回路に関す
る。
【０００２】
【従来の技術】従来のこの種の出力バッファ回路は、大
別して２つの方式のものが用いられていた。第一の方式
は、図２に示すように、Ｐチャンネル形ＭＯＳトランジ
スタＰ１とＮチャンネル形ＭＯＳトランジスタＮ１とで
構成されるＣＭＯＳインバータ回路である。このインバ
ータ回路１は、回路構成が簡単で、製造プロセス変動や
電源電圧変動等に対し影響されにくく動作が安定してお
り、広く用いられている。しかし、出力振幅は、電源電
圧ＶＣから接地電位ＶＳまで変化するので特に高速動作
の場合に、スイッチングノイズが大きくなるという問題
点がある。
別して２つの方式のものが用いられていた。第一の方式
は、図２に示すように、Ｐチャンネル形ＭＯＳトランジ
スタＰ１とＮチャンネル形ＭＯＳトランジスタＮ１とで
構成されるＣＭＯＳインバータ回路である。このインバ
ータ回路１は、回路構成が簡単で、製造プロセス変動や
電源電圧変動等に対し影響されにくく動作が安定してお
り、広く用いられている。しかし、出力振幅は、電源電
圧ＶＣから接地電位ＶＳまで変化するので特に高速動作
の場合に、スイッチングノイズが大きくなるという問題
点がある。
【０００３】この改善策として、図３に示す第二の方式
の回路も広く用いられている。図２に示すＣＭＯＳイン
バータ回路との基本的な相違点は、インバータ回路１に
Ｎチャンネル形ＭＯＳトランジスタＮ２，Ｎ３からなる
出力回路２を付加したことである。その動作は、出力Ｏ
のレベルのロウからハイへの引上げをＮチャンネル形Ｍ
ＯＳトランジスタＮ２により行ない、出力Ｏのレベルの
ハイからロウへの引下げは、ＣＭＯＳインバータ回路と
同様に、Ｎチャンネル形ＭＯＳトランジスタＮ３により
行なう。
の回路も広く用いられている。図２に示すＣＭＯＳイン
バータ回路との基本的な相違点は、インバータ回路１に
Ｎチャンネル形ＭＯＳトランジスタＮ２，Ｎ３からなる
出力回路２を付加したことである。その動作は、出力Ｏ
のレベルのロウからハイへの引上げをＮチャンネル形Ｍ
ＯＳトランジスタＮ２により行ない、出力Ｏのレベルの
ハイからロウへの引下げは、ＣＭＯＳインバータ回路と
同様に、Ｎチャンネル形ＭＯＳトランジスタＮ３により
行なう。
【０００４】図４に示す第二の方式の出力バッファ回路
は、出力Ｏのハイレベル値を低減することにより、スイ
ッチングノイズを抑圧することである。一方、ＴＴＬコ
ンパチブルを達成するためのＴＴＬインタフェースの規
格は、出力信号のハイレベル値ＶＯＨが２．４Ｖ以上で
ある。したがって、Ｎチャンネル形ＭＯＳトランジスタ
Ｎ２のしきい値ＶＴＮが増加した場合、上記第二の方式
の出力バッファ回路の出力信号のハイレベル値ＶＯＨが
上記規格を満足しない可能性がある。
は、出力Ｏのハイレベル値を低減することにより、スイ
ッチングノイズを抑圧することである。一方、ＴＴＬコ
ンパチブルを達成するためのＴＴＬインタフェースの規
格は、出力信号のハイレベル値ＶＯＨが２．４Ｖ以上で
ある。したがって、Ｎチャンネル形ＭＯＳトランジスタ
Ｎ２のしきい値ＶＴＮが増加した場合、上記第二の方式
の出力バッファ回路の出力信号のハイレベル値ＶＯＨが
上記規格を満足しない可能性がある。
【０００５】上記出力信号のハイレベル値ＶＯＨは次式
で表される。
で表される。
【０００６】ＶＯＨ＝ＶＣ−ＶＴＮ 通常、Ｎチャンネル形ＭＯＳトランジスタＮ２のソース
とＰウエル電位が最低電位、すなわち接地電位ＶＳの場
合は、しきい値電圧ＶＴＮは０．８Ｖ程度である。しか
し、出力レベルがハイレベル、すなわち、Ｎチャンネル
形ＭＯＳトランジスタＮ２のソース電位が電源電圧ＶＣ
近くまで上昇すると、しきい値電圧ＶＴＮも上昇し、
２．０Ｖ程度に達する。ここで、電源電圧ＶＣが４．５
Ｖととすると、出力信号のハイレベル値ＶＯＨは２．５
Ｖととなり、上記規格に対しマージンがなくなるという
ものであった。
とＰウエル電位が最低電位、すなわち接地電位ＶＳの場
合は、しきい値電圧ＶＴＮは０．８Ｖ程度である。しか
し、出力レベルがハイレベル、すなわち、Ｎチャンネル
形ＭＯＳトランジスタＮ２のソース電位が電源電圧ＶＣ
近くまで上昇すると、しきい値電圧ＶＴＮも上昇し、
２．０Ｖ程度に達する。ここで、電源電圧ＶＣが４．５
Ｖととすると、出力信号のハイレベル値ＶＯＨは２．５
Ｖととなり、上記規格に対しマージンがなくなるという
ものであった。
【０００７】
【発明が解決しようとする課題】上述した従来の出力バ
ッファ回路は、出力信号のハイレベル値が製造プロセス
上変動が大きいトランジスタのしきい値に依存している
ので、しきい値の変化によりＴＴＬコンパチブルを達成
するためのＴＴＬインタフェース規格における出力信号
のハイレベル値を満足しない可能性があるという欠点が
あった。
ッファ回路は、出力信号のハイレベル値が製造プロセス
上変動が大きいトランジスタのしきい値に依存している
ので、しきい値の変化によりＴＴＬコンパチブルを達成
するためのＴＴＬインタフェース規格における出力信号
のハイレベル値を満足しない可能性があるという欠点が
あった。
【０００８】
【課題を解決するための手段】本発明の出力バッファ回
路は、第一の電源と第二の電源との間に直列接続されこ
の直列接続点から入力信号の反転信号を出力しそれぞれ
第一および第二の導電型の第一および第二のＭＯＳトラ
ジスタから成るＣＭＯＳインバータ回路と、前記第一お
よび第二の電源との間に直列接続されこの直列接続点を
出力端子としそれぞれ前記第二の導電型のゲートに前記
反転信号が接続された第三のＭＯＳトラジスタとゲート
に前記入力信号が接続された第四のＭＯＳトランジスタ
とから成る出力回路とを有する出力バッファ回路におい
て、前記第一の電源に接続され前記第一の電源の電位か
ら予め定めた電圧を低減したクランプ電圧を発生する電
圧降下回路と、前記入力信号により制御され前記クラン
プ電圧を前記出力端子に接続するスイッチ回路とを有す
るクランプ回路を備えて構成されている。
路は、第一の電源と第二の電源との間に直列接続されこ
の直列接続点から入力信号の反転信号を出力しそれぞれ
第一および第二の導電型の第一および第二のＭＯＳトラ
ジスタから成るＣＭＯＳインバータ回路と、前記第一お
よび第二の電源との間に直列接続されこの直列接続点を
出力端子としそれぞれ前記第二の導電型のゲートに前記
反転信号が接続された第三のＭＯＳトラジスタとゲート
に前記入力信号が接続された第四のＭＯＳトランジスタ
とから成る出力回路とを有する出力バッファ回路におい
て、前記第一の電源に接続され前記第一の電源の電位か
ら予め定めた電圧を低減したクランプ電圧を発生する電
圧降下回路と、前記入力信号により制御され前記クラン
プ電圧を前記出力端子に接続するスイッチ回路とを有す
るクランプ回路を備えて構成されている。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明の出力バッファ回路の一実施
例を示す回路図である。
例を示す回路図である。
【００１１】本実施例の出力バッファ回路は、図１に示
すように、従来例と同様のＰチャンネル形ＭＯＳトラン
ジスタＰ１とＮチャンネル形ＭＯＳトランジスタＮ１と
で構成されるインバータ回路１と、Ｎチャンネル形ＭＯ
ＳトランジスタＮ２，Ｎ３からなる出力回路２とに加え
て、電源ＶＣに対し順方向に接続したダイオードＤ１，
Ｄ２から成る電圧降下回路３１と入力信号がゲートに接
続されたＰチャンネル形ＭＯＳトランジスタＰ２とから
成るスイッチ回路３２とを有する出力レベルのクランプ
回路３を備えて構成されている。
すように、従来例と同様のＰチャンネル形ＭＯＳトラン
ジスタＰ１とＮチャンネル形ＭＯＳトランジスタＮ１と
で構成されるインバータ回路１と、Ｎチャンネル形ＭＯ
ＳトランジスタＮ２，Ｎ３からなる出力回路２とに加え
て、電源ＶＣに対し順方向に接続したダイオードＤ１，
Ｄ２から成る電圧降下回路３１と入力信号がゲートに接
続されたＰチャンネル形ＭＯＳトランジスタＰ２とから
成るスイッチ回路３２とを有する出力レベルのクランプ
回路３を備えて構成されている。
【００１２】次に、本実施例の動作について説明する。
【００１３】まず、入力信号ＩＮがハイレベルからロウ
レベルに変化した場合について説明する。この場合、イ
ンバータ回路１のＮチャンネル形ＭＯＳトランジスタＮ
１と出力回路２のＮチャンネル形ＭＯＳトランジスタＮ
３とは遮断状態となる。同時に、インバータ回路１のＰ
チャンネル形ＭＯＳトランジスタＰ１が導通状態となる
ため、出力回路２のＮチャンネル形ＭＯＳトランジスタ
Ｎ２のゲート電位は電源電圧ＶＣの電位まで引上げられ
る。この結果、Ｎチャンネル形ＭＯＳトランジスタＮ２
は導通状態となり、出力信号Ｏのレベルを上昇させる。
同時に入力信号により、クランプ回路３のスイッチ回路
３２であるＰチャンネル形ＭＯＳトランジスタＰ２が導
通状態となり、出力Ｏのハイレベル値ＶＯＨをダイオー
ドＤ２のカソード側の電位であるクランプ電圧ＶＤに保
持する。
レベルに変化した場合について説明する。この場合、イ
ンバータ回路１のＮチャンネル形ＭＯＳトランジスタＮ
１と出力回路２のＮチャンネル形ＭＯＳトランジスタＮ
３とは遮断状態となる。同時に、インバータ回路１のＰ
チャンネル形ＭＯＳトランジスタＰ１が導通状態となる
ため、出力回路２のＮチャンネル形ＭＯＳトランジスタ
Ｎ２のゲート電位は電源電圧ＶＣの電位まで引上げられ
る。この結果、Ｎチャンネル形ＭＯＳトランジスタＮ２
は導通状態となり、出力信号Ｏのレベルを上昇させる。
同時に入力信号により、クランプ回路３のスイッチ回路
３２であるＰチャンネル形ＭＯＳトランジスタＰ２が導
通状態となり、出力Ｏのハイレベル値ＶＯＨをダイオー
ドＤ２のカソード側の電位であるクランプ電圧ＶＤに保
持する。
【００１４】クランプ回路３の電圧降下回路３１のダイ
オードＤ１，Ｄ２の順方向電圧をＶＦとすると、ダイオ
ードＤ２のカソード側の電位すなわちクランプ電圧ＶＤ
は次のようになる。
オードＤ１，Ｄ２の順方向電圧をＶＦとすると、ダイオ
ードＤ２のカソード側の電位すなわちクランプ電圧ＶＤ
は次のようになる。
【００１５】ＶＤ＝ＶＣ−２ＶＦ 通常、ダイオードの順方向電圧ＶＦは０．８Ｖであるか
ら、電源電圧ＶＣが４．５Ｖのときは、出力Ｏのハイレ
ベル値ＶＯＨは上記のようにクランプ電圧ＶＤと等しい
ので、次式のようになる。
ら、電源電圧ＶＣが４．５Ｖのときは、出力Ｏのハイレ
ベル値ＶＯＨは上記のようにクランプ電圧ＶＤと等しい
ので、次式のようになる。
【００１６】 ＶＯＨ＝ＶＤ＝ＶＣ−２ＶＦ＝４．５−２×０．８＝２．９Ｖ 周知のように、ダイオードの順方向電圧ＶＦは製造プロ
セス変動に殆ど無関係であり安定であるので、出力Ｏの
ハイレベル値ＶＯＨのレベルを安定に保持することがで
きる。
セス変動に殆ど無関係であり安定であるので、出力Ｏの
ハイレベル値ＶＯＨのレベルを安定に保持することがで
きる。
【００１７】次に、入力信号ＩＮがロウレベルからハイ
レベルに変化した場合は、クランプ回路３のスイッチ回
路３２のＰチャンネル形ＭＯＳトランジスタＰ２は遮断
状態となる。したがって、電圧降下回路３１からの不要
な電流は遮断され、出力回路２のＮチャンネル形ＭＯＳ
トランジスタＮ３に流れ込むことはないので、出力信号
Ｏのロウレベル値が上昇するということはない。
レベルに変化した場合は、クランプ回路３のスイッチ回
路３２のＰチャンネル形ＭＯＳトランジスタＰ２は遮断
状態となる。したがって、電圧降下回路３１からの不要
な電流は遮断され、出力回路２のＮチャンネル形ＭＯＳ
トランジスタＮ３に流れ込むことはないので、出力信号
Ｏのロウレベル値が上昇するということはない。
【００１８】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。
明は上記実施例に限られることなく種々の変形が可能で
ある。
【００１９】たとえば、電圧降下回路のダイオードの代
りに、ダイオード接続したＭＯＳトランジスタを用いる
ことも本発明の主旨を逸脱しない限り適用できることは
勿論である。
りに、ダイオード接続したＭＯＳトランジスタを用いる
ことも本発明の主旨を逸脱しない限り適用できることは
勿論である。
【００２０】
【発明の効果】以上説明したように、本発明の出力バッ
ファ回路は、電源電位から設定電圧を低減したクランプ
電圧を発生する電圧降下回路と、入力信号により制御さ
れ上記クランプ電圧を出力端子に接続するスイッチ回路
とを有するクランプ回路を備えることにより、半導体集
積回路の製造プロセスの変動に影響されずに出力信号の
ハイレベル値を安定化することができるという効果があ
る。
ファ回路は、電源電位から設定電圧を低減したクランプ
電圧を発生する電圧降下回路と、入力信号により制御さ
れ上記クランプ電圧を出力端子に接続するスイッチ回路
とを有するクランプ回路を備えることにより、半導体集
積回路の製造プロセスの変動に影響されずに出力信号の
ハイレベル値を安定化することができるという効果があ
る。
【図１】本発明の出力バッファ回路の一実施例を示す回
路図である。
路図である。
【図２】従来の出力バッファ回路の第一の例を示す回路
図である。
図である。
【図３】従来の出力バッファ回路の第二の例を示す回路
図である。
図である。
１ イバータ回路 ２ 出力回路 ３ クランプ回路 ３１ 電圧降下回路 ３２ スイッチ回路
Claims (2)
- 【請求項１】 第一の電源と第二の電源との間に直列接
続されこの直列接続点から入力信号の反転信号を出力し
それぞれ第一および第二の導電型の第一および第二のＭ
ＯＳトラジスタから成るＣＭＯＳインバータ回路と、前
記第一および第二の電源との間に直列接続されこの直列
接続点を出力端子としそれぞれ前記第二の導電型のゲー
トに前記反転信号が接続された第三のＭＯＳトラジスタ
とゲートに前記入力信号が接続された第四のＭＯＳトラ
ンジスタとから成る出力回路とを有する出力バッファ回
路において、前記第一の電源に接続され前記第一の電源
の電位から予め定めた電圧を低減したクランプ電圧を発
生する電圧降下回路と、前記入力信号により制御され前
記クランプ電圧を前記出力端子に接続するスイッチ回路
とを有するクランプ回路を備えることを特徴とする出力
バッファ回路。 - 【請求項２】 前記電圧降下回路が前記第一の電源に対
し順方向に接続したダイオードを備え、前記スイッチ回
路が前記第一の導電型のＭＯＳトランジスタを備えるこ
とを特徴とする請求項１記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107168A JP2795046B2 (ja) | 1992-04-27 | 1992-04-27 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107168A JP2795046B2 (ja) | 1992-04-27 | 1992-04-27 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196996A JPH06196996A (ja) | 1994-07-15 |
| JP2795046B2 true JP2795046B2 (ja) | 1998-09-10 |
Family
ID=14452212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4107168A Expired - Fee Related JP2795046B2 (ja) | 1992-04-27 | 1992-04-27 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2795046B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02163092A (ja) * | 1988-12-16 | 1990-06-22 | Showa Denko Kk | 糖化合物の製造法 |
| KR100564553B1 (ko) * | 1999-06-22 | 2006-03-28 | 삼성전자주식회사 | 톨러런트 형 출력 드라이버 |
| KR100613049B1 (ko) * | 1999-12-28 | 2006-08-16 | 주식회사 하이닉스반도체 | 워드라인 전압 부스팅 회로 |
| CN110174603A (zh) * | 2019-05-13 | 2019-08-27 | 上海交通大学 | 功率半导体器件导通压降的在线测量电路 |
-
1992
- 1992-04-27 JP JP4107168A patent/JP2795046B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06196996A (ja) | 1994-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980526 |
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