JP2549729B2 - 半導体集積回路 - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、CMOSレベルで動作する半導体集積回路に、
外部ECLレベルの信号を入出力することを可能とするも
ので、特に異なったレベルの信号を取り込み処理するよ
うな入力回路及び出力回路及びバイアス回路を有する半
導体集積回路に関する。
外部ECLレベルの信号を入出力することを可能とするも
ので、特に異なったレベルの信号を取り込み処理するよ
うな入力回路及び出力回路及びバイアス回路を有する半
導体集積回路に関する。
（従来の技術） 第４図は従来のCMOSレベル（０〜5V）で動作するLSI
において、外部ECLレベル（−0.8〜−1.7V）の信号をと
り込もうとする場合の入力回路を示す。即ち、入力１の
ECLレベルがハイ（high）の時、差動対のバイポーラト
ランジスタ２がオン（ON）し、抵抗３には電流が流れず
バイポーラトランジスタ４のエミッタの電位はハイとな
り、出力端子５の出力はCMOSレベルのハイとなる。
において、外部ECLレベル（−0.8〜−1.7V）の信号をと
り込もうとする場合の入力回路を示す。即ち、入力１の
ECLレベルがハイ（high）の時、差動対のバイポーラト
ランジスタ２がオン（ON）し、抵抗３には電流が流れず
バイポーラトランジスタ４のエミッタの電位はハイとな
り、出力端子５の出力はCMOSレベルのハイとなる。
逆に、入力１のECLレベルがロウ（Low）の時、差動対
のバイポーラトランジスタ６がオンし、抵抗３に電流が
流れ、バイポーラトランジスタ４のエミッタ電位はロウ
となり、出力端子５の出力はCMOSレベルのロウとなる。
尚、端子７には5V、端子８には−5.2Vが加えられる。
のバイポーラトランジスタ６がオンし、抵抗３に電流が
流れ、バイポーラトランジスタ４のエミッタ電位はロウ
となり、出力端子５の出力はCMOSレベルのロウとなる。
尚、端子７には5V、端子８には−5.2Vが加えられる。
第５図は従来のCMOSレベルで動作するLSIにおいて、E
CLレベルの信号を出力する出力回路を示す。即ち、端子
11のCMOSレベルの信号はバイポーラトランジスタ12,13,
14のベース・エミッタ間電圧（0.7V×３）だけ低くなっ
て、出力15のECLレベルが得られる。尚、端子16には5V
が加えられる。
CLレベルの信号を出力する出力回路を示す。即ち、端子
11のCMOSレベルの信号はバイポーラトランジスタ12,13,
14のベース・エミッタ間電圧（0.7V×３）だけ低くなっ
て、出力15のECLレベルが得られる。尚、端子16には5V
が加えられる。
（発明が解決しようとする課題） 第４図に述べた入力回路では、CMOSレベルで動作する
LSI内部にもECLの負電源（−5.2V）が必要となり、又、
差動対のバイポーラトランジスタ６のコレクタ・エミッ
タ間には最大で約10Vの電圧がかかり、高速、微細化す
る素子としてはかなりの耐圧が要求される為問題とな
る。
LSI内部にもECLの負電源（−5.2V）が必要となり、又、
差動対のバイポーラトランジスタ６のコレクタ・エミッ
タ間には最大で約10Vの電圧がかかり、高速、微細化す
る素子としてはかなりの耐圧が要求される為問題とな
る。
又、第５図に示すような出力回路では、負電源は必要
とならないが、出力端子に出力されるECLレベルが温度
依存を持つ為、温度保障がされたECL100Kシリーズとの
インターフェイスに不具合を生じる。
とならないが、出力端子に出力されるECLレベルが温度
依存を持つ為、温度保障がされたECL100Kシリーズとの
インターフェイスに不具合を生じる。
そこで、本発明は、CMOSレベルで動作する半導体集積
回路に、外部ECLレベルの信号を、内部にECL用の負電源
を必要とせず入出力でき、さらに入出力のレベルも温度
保障された入力回路及び出力回路を有する半導体集積回
路を提供することを目的とする。又、本発明は、上記入
力回路及び出力回路に適したバイアス回路を有する半導
体集積回路を提供することを目的とする。
回路に、外部ECLレベルの信号を、内部にECL用の負電源
を必要とせず入出力でき、さらに入出力のレベルも温度
保障された入力回路及び出力回路を有する半導体集積回
路を提供することを目的とする。又、本発明は、上記入
力回路及び出力回路に適したバイアス回路を有する半導
体集積回路を提供することを目的とする。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、バンドギャップリファレンス回路と負帰還
アンプにより4VF−Viなる４倍のVFの温度依存（ここでV
Fはバイポーラトランジスタのベース・エミッタ間電
圧、又Viはバンドギャップリファレンス回路よりつくら
れる温度依存を持たない電位）を持つ電位をつくり、こ
の電位より４倍のVF下がった電位−ViをECLレベルのハ
イ状態の出力とし、さらに前記バンドギャップリファレ
ンス回路によりつくられる定電流Ｉによる抵抗Ｒでの電
圧降下分Ｒ・Ｉ下がった電位、−Vi−Ｒ・ＩをECLレベ
ルのロウ状態の出力とし、定電流源Ｉを内部ロジックの
信号によりスイッチングさせたことを特徴とした出力回
路を有する半導体集積回路、及び、前記抵抗での電圧降
下分を1/2・Ｒ・Ｉとした電位−Vi−1/2・Ｒ・Ｉを入力
スレッシュルド電位とし、外部ECL信号を内部CMOSレベ
ルロジックへ伝えることを可能とした入力回路を有する
半導体集積回路である。
アンプにより4VF−Viなる４倍のVFの温度依存（ここでV
Fはバイポーラトランジスタのベース・エミッタ間電
圧、又Viはバンドギャップリファレンス回路よりつくら
れる温度依存を持たない電位）を持つ電位をつくり、こ
の電位より４倍のVF下がった電位−ViをECLレベルのハ
イ状態の出力とし、さらに前記バンドギャップリファレ
ンス回路によりつくられる定電流Ｉによる抵抗Ｒでの電
圧降下分Ｒ・Ｉ下がった電位、−Vi−Ｒ・ＩをECLレベ
ルのロウ状態の出力とし、定電流源Ｉを内部ロジックの
信号によりスイッチングさせたことを特徴とした出力回
路を有する半導体集積回路、及び、前記抵抗での電圧降
下分を1/2・Ｒ・Ｉとした電位−Vi−1/2・Ｒ・Ｉを入力
スレッシュルド電位とし、外部ECL信号を内部CMOSレベ
ルロジックへ伝えることを可能とした入力回路を有する
半導体集積回路である。
（実施例） 以下図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図は本発明の一実施例を示し、CMOSレベル動作チ
ップ21は電源端子VDDに＋5Vの電源22が接続され、端子G
NDは接地される。前記CMOSレベル動作チップ21のECLレ
ベル入力端23にはECLレベル動作チップ24が接続され、
又前記CMOSレベル動作チップ21のECLレベル出力端25に
はECLレベル動作チップ26が接続される。前記ECLレベル
動作チップ24,26はそれぞれ電源端子VEEが−5.2Vの電源
27に接続され、端子GNDは接地される。又前記CMOSレベ
ル動作チップ21のECLレベル入力端23およびECLレベル出
力端25はそれぞれ50Ωの抵抗28,29を介して−2Vの電源3
0に接続される。
ップ21は電源端子VDDに＋5Vの電源22が接続され、端子G
NDは接地される。前記CMOSレベル動作チップ21のECLレ
ベル入力端23にはECLレベル動作チップ24が接続され、
又前記CMOSレベル動作チップ21のECLレベル出力端25に
はECLレベル動作チップ26が接続される。前記ECLレベル
動作チップ24,26はそれぞれ電源端子VEEが−5.2Vの電源
27に接続され、端子GNDは接地される。又前記CMOSレベ
ル動作チップ21のECLレベル入力端23およびECLレベル出
力端25はそれぞれ50Ωの抵抗28,29を介して−2Vの電源3
0に接続される。
次に、前記CMOSレベル動作チップ21の入力回路及び出
力回路について説明する。即ち、前記ECLレベル入力端2
3は抵抗31を介してバイポーラトランジスタ32のエミッ
タに接続され、このトランジスタ32のエミッタは抵抗33
を介してバイポーラトランジスタ34のエミッタに接続さ
れると共に抵抗35を介してバイポーラトランジスタ36の
エミッタに接続される。前記トランジスタ32のコレクタ
はCMOSレベル内部ロジックの入力端へ接続されると共に
抵抗37を介して端子VDDに接続される。前記トランジス
タ34のコレクタは抵抗38を介して端子VDDに接続され、
又前記トランジスタ36のコレクタは抵抗39を介して端子
VDDに接続される。前記トランジスタ36のベースはバイ
ポーラトランジスタ40のコレクタに接続されると共に抵
抗値がR/2の抵抗41を介してバイポーラトランジスタ42
のエミッタに接続される。このトランジスタ42はコレク
タが端子VDDに接続され、ベースがバイアス回路43の第
２の出力端子に接続される。前記トランジスタ40はエミ
ッタがMOSトランジスタ44を介して接地され、ベースが
バイアス回路43の第１の出力端子に接続される。前記ト
ランジスタ44のゲートおよびバイアス回路43は端子VDD
に接続される。
力回路について説明する。即ち、前記ECLレベル入力端2
3は抵抗31を介してバイポーラトランジスタ32のエミッ
タに接続され、このトランジスタ32のエミッタは抵抗33
を介してバイポーラトランジスタ34のエミッタに接続さ
れると共に抵抗35を介してバイポーラトランジスタ36の
エミッタに接続される。前記トランジスタ32のコレクタ
はCMOSレベル内部ロジックの入力端へ接続されると共に
抵抗37を介して端子VDDに接続される。前記トランジス
タ34のコレクタは抵抗38を介して端子VDDに接続され、
又前記トランジスタ36のコレクタは抵抗39を介して端子
VDDに接続される。前記トランジスタ36のベースはバイ
ポーラトランジスタ40のコレクタに接続されると共に抵
抗値がR/2の抵抗41を介してバイポーラトランジスタ42
のエミッタに接続される。このトランジスタ42はコレク
タが端子VDDに接続され、ベースがバイアス回路43の第
２の出力端子に接続される。前記トランジスタ40はエミ
ッタがMOSトランジスタ44を介して接地され、ベースが
バイアス回路43の第１の出力端子に接続される。前記ト
ランジスタ44のゲートおよびバイアス回路43は端子VDD
に接続される。
又、前記ECLレベル出力端25はバイポーラトランジス
タ45のエミッタに接続され、このトランジスタ45のエミ
ッタは抵抗46を介してバイポーラトランジスタ47のエミ
ッタに接続されると共に抵抗48を介してバイポーラトラ
ンジスタ49のエミッタに接続される。前記トランジスタ
45のコレクタは接地され、前記トランジスタ47のコレク
タは抵抗50を介して端子VDDに接続され、又前記トラン
ジスタ49をコレクタは抵抗51を介して端子VDDに接続さ
れる。前記トランジスタ49のベースはバイポーラトラン
ジスタ52のコレクタに接続されると共に抵抗値がＲの抵
抗53を介してバイポーラトランジスタ54のエミッタに接
続される。このトランジスタ54はコレクタが端子VDDに
接続され、ベースがバイアス回路43の第２の出力端子に
接続される。前記トランジスタ52はエミッタがMOSトラ
ンジスタ55を介して接地されると共にダイオード56を介
して接地され、ベースがバイアス回路43の第１の出力端
子に接続される。前記トランジスタ52のエミッタは抵抗
57およびMOSトランジスタ58を介して端子VDDに接続され
る。前記トランジスタ55および58のゲートはCMOSレベル
の内部ロジックの出力端に接続される。
タ45のエミッタに接続され、このトランジスタ45のエミ
ッタは抵抗46を介してバイポーラトランジスタ47のエミ
ッタに接続されると共に抵抗48を介してバイポーラトラ
ンジスタ49のエミッタに接続される。前記トランジスタ
45のコレクタは接地され、前記トランジスタ47のコレク
タは抵抗50を介して端子VDDに接続され、又前記トラン
ジスタ49をコレクタは抵抗51を介して端子VDDに接続さ
れる。前記トランジスタ49のベースはバイポーラトラン
ジスタ52のコレクタに接続されると共に抵抗値がＲの抵
抗53を介してバイポーラトランジスタ54のエミッタに接
続される。このトランジスタ54はコレクタが端子VDDに
接続され、ベースがバイアス回路43の第２の出力端子に
接続される。前記トランジスタ52はエミッタがMOSトラ
ンジスタ55を介して接地されると共にダイオード56を介
して接地され、ベースがバイアス回路43の第１の出力端
子に接続される。前記トランジスタ52のエミッタは抵抗
57およびMOSトランジスタ58を介して端子VDDに接続され
る。前記トランジスタ55および58のゲートはCMOSレベル
の内部ロジックの出力端に接続される。
第２図は前記バイアス回路43で、バンドギャップリフ
ァレンス回路59により温度依存のない固定電位Vi及びVC
をつくり、このViは抵抗61を介して負帰還アンプ60の反
転入力に加えられ、非反転入力にはダイオード62,63の2
VF（VF×２）なる電位が加えられ、バイアス回路43の第
２の出力端子に4VF−Viなる電位を得る。バイアス回路4
3の第１の出力端子にはVCなる電位を得る。ここで、負
帰還アンプ60の出力端と反転入力端の間に接続された抵
抗64は抵抗61と等しい抵抗値に設定される。負帰還アン
プ60の非反転入力端は抵抗65を介して端子VDDに接続さ
れる。
ァレンス回路59により温度依存のない固定電位Vi及びVC
をつくり、このViは抵抗61を介して負帰還アンプ60の反
転入力に加えられ、非反転入力にはダイオード62,63の2
VF（VF×２）なる電位が加えられ、バイアス回路43の第
２の出力端子に4VF−Viなる電位を得る。バイアス回路4
3の第１の出力端子にはVCなる電位を得る。ここで、負
帰還アンプ60の出力端と反転入力端の間に接続された抵
抗64は抵抗61と等しい抵抗値に設定される。負帰還アン
プ60の非反転入力端は抵抗65を介して端子VDDに接続さ
れる。
即ち、第１図の入力回路では、ECLレベル動作チップ2
4からのECLレベルの信号が抵抗31を介してバイポーラト
ランジスタ32のエミッタに加えられる。このバイポーラ
トランジスタ32のエミッタは、バイアス回路43の第２の
出力である4VF−Viから、バイポーラトランジスタ32,3
4,36,42の4VFなる電位と抵抗41での電圧降下分のR/2・
Ｉ下がった電位−Vi−R/2・Ｉに固定される。この電位
をECLレベル信号−0.95V〜−1.72Vのちょうど中間であ
る−1.32Vに設定し、ECLレベル信号のハイ／ロウによっ
て、バイポーラトランジスタ32がオン／オフし、抵抗37
に流れる電流がオン／オフすることにより内部ロジック
にCMOSレベルの信号を伝えることができる。
4からのECLレベルの信号が抵抗31を介してバイポーラト
ランジスタ32のエミッタに加えられる。このバイポーラ
トランジスタ32のエミッタは、バイアス回路43の第２の
出力である4VF−Viから、バイポーラトランジスタ32,3
4,36,42の4VFなる電位と抵抗41での電圧降下分のR/2・
Ｉ下がった電位−Vi−R/2・Ｉに固定される。この電位
をECLレベル信号−0.95V〜−1.72Vのちょうど中間であ
る−1.32Vに設定し、ECLレベル信号のハイ／ロウによっ
て、バイポーラトランジスタ32がオン／オフし、抵抗37
に流れる電流がオン／オフすることにより内部ロジック
にCMOSレベルの信号を伝えることができる。
又、第１図の出力回路では、内部ロジックのCMOSレベ
ルの信号によりバイポーラトランジスタ52をオン／オフ
し、抵抗53に流れる定電流Ｉをオン／オフする。これに
より出力端25には、バイアス回路43の第２の出力である
4VF−Viからバイポーラトランジスタ45,47,49,54の4VF
下がった電位−Viをハイ状態として、さらに抵抗53での
電圧降下分のＲ・Ｉ下がった電位−Vi−Ｒ・Ｉをロウ状
態として出力する。ここで、第２図のバイドギャップリ
ファレンス回路59の２つの固定電位であるViとVCを、そ
れぞれ、ViはECLレベル信号のハイ状態である−0.95V
に、又、VCはECLレベル信号の振幅をつくる定電流Ｉを
流す電位に設定すれば、出力端25には−0.95V〜−1.72V
のECLレベルの信号を出力することができる。
ルの信号によりバイポーラトランジスタ52をオン／オフ
し、抵抗53に流れる定電流Ｉをオン／オフする。これに
より出力端25には、バイアス回路43の第２の出力である
4VF−Viからバイポーラトランジスタ45,47,49,54の4VF
下がった電位−Viをハイ状態として、さらに抵抗53での
電圧降下分のＲ・Ｉ下がった電位−Vi−Ｒ・Ｉをロウ状
態として出力する。ここで、第２図のバイドギャップリ
ファレンス回路59の２つの固定電位であるViとVCを、そ
れぞれ、ViはECLレベル信号のハイ状態である−0.95V
に、又、VCはECLレベル信号の振幅をつくる定電流Ｉを
流す電位に設定すれば、出力端25には−0.95V〜−1.72V
のECLレベルの信号を出力することができる。
以上のように、CMOSレベルで動作するLSIにおいて、E
CL用の負電源をCMOSレベル動作チップ21の内部に設ける
ことなくECLレベルの入出力が可能となる。又、第３図
に出力回路の出力レベルの温度依存をシミュレーション
としたものを示す。出力ハイ状態での−20℃〜125℃の
温度依存ΔVOH＝6mV、又出力ロウ状態での温度依存ΔV
OL＝8mVと共に極めて小さく、出力ECLレベルに温度保証
がされているのがわかる。又、入力回路のスレッシュル
ドに電位の温度依存も60mVと小さく、温度保証がなされ
たECL100Kシリーズとのインターフェイスも可能として
いる。
CL用の負電源をCMOSレベル動作チップ21の内部に設ける
ことなくECLレベルの入出力が可能となる。又、第３図
に出力回路の出力レベルの温度依存をシミュレーション
としたものを示す。出力ハイ状態での−20℃〜125℃の
温度依存ΔVOH＝6mV、又出力ロウ状態での温度依存ΔV
OL＝8mVと共に極めて小さく、出力ECLレベルに温度保証
がされているのがわかる。又、入力回路のスレッシュル
ドに電位の温度依存も60mVと小さく、温度保証がなされ
たECL100Kシリーズとのインターフェイスも可能として
いる。
また、上記実施例で述べたバイアス回路は入力回路、
出力回路それぞれ共通のもので、複数個の入出力回路に
バイアスを供給する為、従来に比べてもあまり大規模な
回路となることはない。
出力回路それぞれ共通のもので、複数個の入出力回路に
バイアスを供給する為、従来に比べてもあまり大規模な
回路となることはない。
［発明の効果］ 以上述べたように本発明によれば、CMOSレベルで動作
する半導体集積回路に、外部ECLレベルの信号を、内部
にECL用の負電源を必要とせず入出力でき、さらに入出
力のレベルも温度保証された入力回路及び出力回路を有
する半導体集積回路を提供することができる。又、本発
明は、上記入力回路及び出力回路に適したバイアス回路
を有する半導体集積回路を提供することができる。
する半導体集積回路に、外部ECLレベルの信号を、内部
にECL用の負電源を必要とせず入出力でき、さらに入出
力のレベルも温度保証された入力回路及び出力回路を有
する半導体集積回路を提供することができる。又、本発
明は、上記入力回路及び出力回路に適したバイアス回路
を有する半導体集積回路を提供することができる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図のバイアス回路の一例を示す回路図、第３図は本発明
に係る出力回路の出力レベル温度依存特性の一例を示す
特性図、第４図は従来の入力回路を示す回路図、第５図
は従来の出力回路を示す回路図である。 21……CMOSレベル動作チップ、24,26……ECLレベル動作
チップ、43……バイアス回路、59……バンドギャップリ
ファレンス回路、60……負帰還アンプ。
図のバイアス回路の一例を示す回路図、第３図は本発明
に係る出力回路の出力レベル温度依存特性の一例を示す
特性図、第４図は従来の入力回路を示す回路図、第５図
は従来の出力回路を示す回路図である。 21……CMOSレベル動作チップ、24,26……ECLレベル動作
チップ、43……バイアス回路、59……バンドギャップリ
ファレンス回路、60……負帰還アンプ。
Claims (4)
- 【請求項１】バンドギャップリファレンス回路によりつ
くられる温度依存のない第１の固定電位Vcを第１の出力
とし、前記バンドギャップリファレンス回路によりつく
られる温度依存のない第２の固定電位Viを反転入力とす
ると共にバイポーラトランジスタのベース・エミッタ間
電圧VFの２倍の電位2VFを非反転入力とする負帰還アン
プの出力4VF−Viを第２の出力とするバイアス回路と、 前記第２の出力の電位4VF−Viより前記バイポーラトラ
ンジスタのベース・エミッタ間電圧VFの４倍の電位4VF
下がった電位−Viから、前記バンドギャップリファレン
ス回路によりつくられる定電流Ｉによる抵抗1/2・Ｒで
の電圧降下分1/2・Ｒ・Ｉ下がった電位−Vi−1/2・Ｒ・
Ｉを入力スレッシュルド電位とする入力回路と を有することを特徴とする半導体集積回路。 - 【請求項２】バンドギャップリファレンス回路によりつ
くられる温度依存のない第１の固定電位Vcを第１の出力
とし、前記バンドギャップリファレンス回路によりつく
られる温度依存のない第２の固定電位Viを反転入力とす
ると共にバイポーラトランジスタのベース・エミッタ間
電圧VFの２倍の電位2VFを非反転入力とする負帰還アン
プの出力4VF−Viを第２の出力とするバイアス回路と、 前記第２の出力の電位4VF−Viより前記バイポーラトラ
ンジスタのベース・エミッタ間電圧VFの４倍の電位4VF
下がった電位−Viをハイ状態の出力とし、このハイ状態
の出力−Viから前記バンドギャップリファレンス回路に
よりつくられる定電流Ｉによる抵抗Ｒでの電圧降下分Ｒ
・Ｉ下がった電位−Vi−Ｒ・Ｉをロウ状態の出力とし、
前記定電流Ｉをロジックの信号によりスイッチングさせ
た出力回路と を有することを特徴とする半導体集積回路。 - 【請求項３】バンドギャップリファレンス回路によりつ
くられる温度依存のない第１の固定電位を第１の出力と
し、前記バンドギャップリファレンス回路によりつくら
れる温度依存のない第２の固定電位を反転入力とすると
共にバイポーラトランジスタのベース・エミッタ間電圧
の２倍の電位を非反転入力とする負帰還アンプの出力を
第２の出力とするバイアス回路を有し、前記バイアス回
路の第２の出力がベースに接続されコレクタが第１の電
源端子に接続される第１のバイポーラトランジスタと、
前記第１のバイポーラトランジスタのエミッタが第１の
抵抗を介して第２のバイポーラトランジスタのベースに
接続されると共に前記バイアス回路の第１の出力により
つくられる定電流源に接続され、前記第２のバイポーラ
トランジスタのエミッタが第３のバイポーラトランジス
タのベースに接続され、前記第３のバイポーラトランジ
スタのエミッタが第４のバイポーラトランジスタのベー
スに接続され、前記第４のバイポーラトランジスタのエ
ミッタが前記第２のバイポーラトランジスタのエミッタ
および第３のバイポーラトランジスタのエミッタにそれ
ぞれ第２の抵抗および第３の抵抗を介して接続され、前
記第４のバイポーラトランジスタのエミッタから第４の
抵抗を介した点を入力端子とし、前記第４のバイポーラ
トランジスタのコレクタが抵抗を介して第１の電源端子
に接続され、前記第４のバイポーラトランジスタのコレ
クタを内部ロジックへの出力端とした入力回路を有する
ことを特徴とする半導体集積回路。 - 【請求項４】バンドギャップリファレンス回路によりつ
くられる温度依存のない第１の固定電位を第１の出力と
し、前記バンドギャップリファレンス回路によりつくら
れる温度依存のない第２の固定電位を反転入力とすると
共にバイポーラトランジスタのベース・エミッタ間電圧
の２倍の電位を非反転入力とする負帰還アンプの出力を
第２の出力とするバイアス回路を有し、前記バイアス回
路の第２の出力がベースに接続されコレクタが第１の電
源端子に接続される第１のバイポーラトランジスタと、
前記第１のバイポーラトランジスタのエミッタが第１の
抵抗を介して第２のバイポーラトランジスタのベースに
接続されると共に前記バイアス回路の第１の出力により
つくられ内部ロジックの信号によりスイッチングされる
定電流源に接続され、前記第２のバイポーラトランジス
タのエミッタが第３のバイポーラトランジスタのベース
に接続され、前記第３のバイポーラトランジスタのエミ
ッタが第４のバイポーラトランジスタのベースに接続さ
れ、前記第４のバイポーラトランジスタのエミッタに前
記第２のバイポーラトランジスタのエミッタおよび第３
のバイポーラトランジスタのエミッタからそれぞれ第２
の抵抗および第３の抵抗を介して接続された点を出力端
子とした出力回路を有することを特徴とする半導体集積
回路。
Priority Applications (5)
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