KR100420689B1 - 버퍼회로 - Google Patents

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KR100420689B1
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엔이씨 일렉트로닉스 코포레이션
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    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage

Abstract

PECL 출력버퍼회로는 저항분배에 의해 생성되는 공통레벨을 이용하므로, 공통레벨이 전원 변동의 기울기를 따라 불안전하고 PECL 의 출력 버퍼회로의 출력신호 레벨은 PECL 레벨을 벗어나는 경향이 있다. 본 발명에 따른 출력 버퍼회로는 제 1 출력단자; 제 2 출력단자; 1 출력단자 및 공통레벨 생성기의 출력단자 사이에 접속된 제 1 저항기; 제 2 출력단자 및 공통레벨 단자의 출력단자 사이에 접속된 제 2 저항기; 및 드라이버 회로를 포함하며, 드라이버 회로는 제 1 입력신호 및 제 1 입력신호에 상보적인 제 2 입력신호가 제 1 데이터를 발생할 때, 제 1 저항기 및 제 2 저항기를 통해 제 1 출력단자로부터 제 2 출력단자로 전류를 흐르게 하고, 제 1 입력신호 및 제 1 입력신호에 상보적인 제 2 입력신호가 제 2 데이터를 발생할 때, 제 2 저항기 및 제 1 저항기를 통해 제 2 출력단자로부터 제 1 출력단자로 전류를 흐르게 하며, 전원전압의 변동에 따라 변동하는 공통레벨이 제 1 및 제 2 저항기들의 접속점에 공급된다.

Description

버퍼회로 {BUFFER CIRCUIT}
본 발명은 버퍼회로에 관한 것으로, 특히, 광학 인터페이스 모듈의 전기적 입력 및 출력분야에서 널리 이용되는 슈도 에미터 커플드 로직(Pseudo Emitter Coupled Logic ; 이하 PECL 이라 함) 버퍼회로에 관한 것이다.
+ 4 V 의 하이레벨 및 + 3 V 의 로우레벨을 포함하는 PECL 신호 레벨은 특히 LSI 회로들 사이의 광학 인터페이스에서 사용된다. 비록 ECL 회로들 사이의 접속 및 PECL 회로들 사이의 접속을 위한 신호레벨에 문제가 없더라도, CMOS 소자로부터 PECL 신호 레벨이 발생될 때, PECL 신호레벨의 범위가 협소하므로 완벽하게 신호레벨을 보증하는 것이 용이하지 않다.
최근 몇년 사이, 수십 MHz 또는 그 이상의 고주파수를 핸들링하기 위한 고속 광학 인터페이스를 일반적인 목적의 인터페이스로 사용하기 시작했고, CMOS IC 들로 조립된 관련 IC 들과의 저렴한 고속 광학 인터페이스들이 요청되고 있다. 이러한 요청을 충족하는 하나의 PECL 버퍼회로는 일본 특개평8-172350 호에 개시되어 있다.
첨부한 도면들 중 도 1 은 개시된 PECL 버퍼회로를 나타낸 것이다. 도 1 에 도시된 바와 같이, 이러한 PECL 버퍼회로는 서로에 대해 상보적인 각각의 PECL 신호를 제공하는 입력단자들 (40, 41) 을 가진다. 입력단자 (40) 는PMOS 트랜지스터 (42) 및 NMOS 트랜지스터 (44) 의 게이트에 접속된다. 입력단자 (41) 는 PMOS 트랜지스터 (43) 및 NMOS 트랜지스터 (45) 의 게이트에 접속된다. PMOS 트랜지스터들 (42, 43) 은 전원 VEE (+ 4 V) 에 접속된 각각의 소오스들을 가진다. PMOS 트랜지스터 (42) 의 드레인은 NMOS 트랜지스터 (44) 의 드레인에 접속되고, PMOS 트랜지스터 (43) 의 드레인은 NMOS 트랜지스터 (45) 의 드레인에 접속된다. NMOS 트랜지스터들 (44, 45) 의 소오스들은 접지 (GND) 에 접속되는 정전류원 (50) 에 접속된다. 10 mA 의 전류가 정전류원을 통해 흐른다. 출력패드 (48) 는 PMOS 트랜지스터 (43) 의 드레인과 접속된 단자를 가지고, 출력패드 (49) 는 NMOS 트랜지스터 (44) 의 드레인과 접속된 단자를 가진다. 출력패드들 (48, 49) 은 부하저항기들 (46, 47) 의 단자에 각각 연결되며, 이 부하저항기들은 서로 직렬로 연결되고, 각각은 50 Ω의 저항을 가진다.
다음으로, 도 1 에 도시된 PECL 버퍼회로의 동작을 설명한다. 예를들어, + 4 V 의 하이레벨 신호가 입력단자 (41) 에 인가되고, + 3 V 의 로우레벨 신호가 입력단자 (40) 에 인가되면, PMOS 트랜지스터 (42) 및 NMOS 트랜지스터 (45) 는 ON 상태가 되어, 부하저항기들 (47, 46) 을 통해 출력패드 (49) 에서 출력패드 (48) 로 10 mA 의 전류가 흐른다. 따라서, 부하저항기들 (47, 46) 의 단자들 사이에서는 1 V 의 전위차이가 형성된다. 출력패드 (48) 는 + 3 V 의 로우레벨의 전압을 유지하는 반면, 출력패드 (49) 는 + 4 V 의 하이레벨의 전압을 유지한다. 반대로, + 3 V 의 로우레벨 신호가 입력단자 (41) 에 인가되고,+ 4 V 하이레벨 신호가 입력단자 (40) 에 인가되면, PMOS 트랜지스터 (43) 및 NMOS 트랜지스터 (44) 는 ON 상태가 되어, 부하저항기들 (46, 47) 을 통해 출력패드 (48) 로부터 출력패드 (49) 로 10 mA 의 전류가 흐른다. 출력패드 (48) 는 + 4 V 의 로우레벨의 전압을 유지하는 반면, 출력패드 (49) 는 + 3 V 의 하이레벨의 전압을 유지한다. 버퍼회로는 PECL 신호들을 출력하기 위해 CMOS 소자들의 차동출력 (differential output) 버퍼회로로 동작한다. 실제로, 통상 3.3 V 가 하이레벨 신호에 인가되고, 0 V 가 로우레벨 신호에 인가된다.
종래의 PECL 버퍼회로에서는, 부하저항기들 (46, 47) 사이의 접합노드 (N) 에서의 공통레벨 (VCOM) 이 변하는 경향이 있으므로, 전원전압에서의 변동을 적절히 따를 수 없다. 따라서, 소자들이 변동을 겪고, 전원전압이 변동하면, PECL 버퍼회로로부터의 출력신호 레벨이 PECL 신호레벨 범위를 벗어날 수 있다.
본 발명의 목적은, 전원전압 변동을 고려하여 CMOS 소자들을 포함하고, PECL 신호레벨을 충족시키는 버퍼회로를 제공하는 것이다.
본 발명에 따르면, CMOS 소자들의 전류구동형 드라이버 회로 및 전류구동형 드라이버 회로로부터 출력된 PECL 신호에 공통레벨을 공급하는 공통레벨 생성회로를 포함하는, 광학 모듈을 구동하는 버퍼회로를 제공한다.
전류구동형 드라이버 회로는 제 1 전원에 접속된 제 1 정전류원; 소오스는 제 1 정전류원에 접속되고 게이트에는 제 1 입력신호가 제공되는 제 1 도전형의 제 1 MOS 트랜지스터; 소오스는 제 1 정전류원에 접속되고 게이트에는 제 1 입력신호와 상보적인 제 2 입력 신호가 제공되는 제 1 도전형의 제 2 MOS 트랜지스터; 드레인은 제 1 MOS 트랜지스터의 드레인에 접속되고 게이트에는 제 1 입력신호가 제공되는 제 2 도전형의 제 3 MOS 트랜지스터; 드레인은 제 2 MOS 트랜지스터의 드레인에 접속되고 게이트에는 제 2 입력신호가 제공되는 제 2 도전형의 제 4 MOS 트랜지스터; 및 제 3 및 제 4 MOS 트랜지스터들의 소오스들과 제 2 전원 사이에 접속된 제 2 정전류원을 포함한다.
또한, 바람직하게는, 버퍼회로는 제 1 MOS 트랜지스터 및 제 3 MOS 트랜지스터의 드레인들과 접속된 제 1 출력단자, 공통레벨 생성회로의 출력단자와 접속된 단자를 가지는 제 1 저항기, 제 2 MOS 트랜지스터 및 제 4 MOS 트랜지스터의 드레인들과 접속된 제 2 출력단자, 및 제 2 출력단자와 접속된 하나의 단자 및 공통레벨 생성회로의 출력단자에 접속된 그 외의 단자를 갖는 제 2 저항기를 가진다.
바람직하게는, 공통레벨은 전원전압의 변동 기울기와 실제로 동일한 변동 기울기를 가지며, 공통레벨은 실제로 항상 PECL 신호의 하이레벨과 로우레벨 사이 중간에 위치한다.
공통레벨 생성회로는 정전위 (constant potential) 에 응답하여 제 1 정전류 (constant current) 를 생성하는 수단, 전원에 접속된 하나의 단자를 갖는 제 3 저항기, 제 1 정전류가 제공되는 제 2 전류미러 (current mirror) 회로, 제 3 저항기의 다른 단자에 접속되어 전원전압을 출력하는 제 2 전류미러 회로, 및 제 3 저항기를 통해 흐르는 제 2 정전류가 제공되고 공통레벨을 출력하는 제 1 전압 폴로워 (voltage follower) 형 OP AMP 를 포함한다.
제 1 정전류를 발생하는 수단은, 정전위가 제공되는 제 2 전압 폴로워형 OP AMP, 제 2 전압 폴로워형 OP AMP 에 의해서 정전위가 되는 노드 및 접지 사이에 접속되어 제 3 정전류를 관통하게 하는 제 4 저항기, 및 제 3 정전류가 공급되고 제 1 정전류를 출력하는 제 1 전류미러를 포함한다.
제 1 전류미러 회로는 서로 동일한 크기를 각각 갖는 트랜지스터 한 쌍을 포함하고, 제 2 전류미러 회로는 서로 동일한 크기를 각각 갖는 트랜지스터 한 쌍을 포함하고, 제 3 및 제 4 저항기들은 서로 동일한 각각의 저항들을 갖는다.
또한, 본 발명에 따르면, 버퍼회로는 제 1 출력단자, 제 2 출력단자, 제 1 출력단자 및 공통레벨 출력단자의 단자와 접속된 세트 사이에 접속된 제 1 저항기, 제 2 출력단자 및 그 세트 접속 단자 사이에 접속된 제 2 저항기, 및 드라이버 회로를 포함하며, 드라이버 회로는, 제 1 신호 및 제 2 신호가 제 1 데이터를 나타낼 때, 제 1 저항기 및 제 2 저항기를 통해 제 1 출력단자로부터 제 2 출력단자로 전류를 흐르게 하고, 제 1 신호 및 제 2 신호가 제 2 데이터를 나타낼 때, 제 1 저항기 및 제 2 저항기 를 통해 제 2 출력단자로부터 제 1 출력단자로 전류를 흐르게 하기 위해, 제 2 상기 제 1 입력단자로부터 수신된 제 1 입력신호 및 제 1 입력단자에 상보적인 제 2 입력단자로부터 수신된 제 2 입력신호에 응답하며, 이러한 버퍼회로는 전원전압의 변동을 따르는 공통레벨의 변동이 상기 공통레벨 출력단자에 공급된다.
드라이버 회로는 제 1 전원에 접속된 제 1 정전류원, 소오스는 제 1 정전류원에 접속되고 게이트에는 제 1 입력전류가 공급되며 드레인은 제 1 출력단자에 접속되는 제 1 도전형의 제 1 MOS 트랜지스터, 소오스는 제 1 정전류원에 접속되고 게이트에는 제 1 입력신호에 상보적인 제 2 입력신호가 공급되며 드레인에는 제 1 출력단자에 접속되는 제 1 도전형의 제 2 MOS 트랜지스터, 드레인은 제 1 출력단자에 접속되고 게이트에는 제 1 입력신호가 공급되는 제 2 도전형의 제 3 MOS 트랜지스터, 드레인은 제 2 출력단자가 접속되고 게이트에는 제 2 입력신호가 공급되는 제 2 도전형의 제 4 MOS 트랜지스터, 제 3 및 제 4 MOS 트랜지스터들의 소오스들과 제 2 전원 사이에 접속된 제 2 정전류를 포함한다.
버퍼회로는 공통레벨을 생성하는 공통레벨 생성회로를 더 포함하고, 공통레벨 생성회로는 정전위에 응답하는 제 1 정전류를 생성하는 수단, 전원에 접속된 하나의 단자를 갖는 제 3 저항기, 제 1 정전류가 공급되는 제 2 전류미러 회로 (제 2 전류미러는 전원전압을 출력하는 제 3 저항기의 다른 단자에 접속된다) 및 제 3 저항기를 통해 흐르는 제 2 정전류가 제공되고 공통레벨을 출력하는 제 1 전압 폴로워형 OP AMP 를 포함한다.
본 발명의 상술한 및 다른 목적들, 특징들, 및 이점들은 본 발명의 예를 도시한 첨부도면을 참조하여 설명하면 명확해진다.
도 1 은 종래의 PECL 버퍼회로의 회로도.
도 2 는 본 발명의 제 1 실시예에 따른 PECL 버퍼회로의 회로도.
도 3 은 도 2 에 도시된 PECL 버퍼회로에서 PECL 공통레벨 생성회로의 회로도.
도 4 는 도 2 에 도시된 PECL 버퍼회로에서 전류구동형 드라이버 회로의 회로도.
도 5 는 PECL 신호 레벨들을 도시한 도면.
도 6 은 제 1 실시예에 따른 PECL 버퍼회로가 동작하는 방식을 도시한 도면.
도 7 은 본 발명의 제 2 실시예에 따른 PECL 버퍼회로의 회로도.
※ 도면의 주요부분에 대한 부호의 설명
1, 24 : PECL 공통레벨 생성회로 2, 25, 26 : 드라이버 회로
3, 38, 39 : 접합 노드 4, 31, 32, 40, 41 : 입력단자
5, 6, 14, 15, 27~30, 46, 47 : 저항기 7, 8, 33~36 : 출력단자
9, 10, 18, 19, 42, 43 : PMOS 트랜지스터
11~13, 20, 21, 44, 45 : NMOS 트랜지스터
16, 17 : OP AMP 22, 23, 50 : 정전류원
48, 49 : 출력패드
도 2 는 본 발명의 제 1 실시예에 따른 PECL 버퍼회로를 도식적으로 나타낸다. 도 2 에 나타낸 바와 같이, PECL 버퍼회로는 전류구동형 드라이버 회로 (2), 전류구동형 드라이버 회로 (2) 의 출력단자들에 접속된 저항기 한 쌍 (5, 6) 및 저항기들 (5, 6) 사이의 접합 노드 (3) 에 공통레벨 (VCOM) 을 제공하는 PECL공통레벨 생성회로를 포함한다. 전류구동형 드라이버 회로 (2) 는 정전류를 출력한다. 구체적으로는, 전류구동형 드라이버 회로 (2) 의 입력단자 (4) 에 인가된 PECL 신호가 데이터 "1" 과 "0" 사이에서 변할 때, 출력된 정전류의 방향도 변한다. 예를들어, 전류구동형 드라이버 회로 (2) 의 입력단자 (4) 에 인가된 PECL 신호가 데이터 "1" 일 때, 전류구동형 드라이버 회로 (2) 로부터 출력된 정전류 (I) 는 도시된 방향과 반대방향으로 흐른다.
예를들어, 전류구동형 드라이버 회로 (2) 는 차동 출력회로를 포함한다. 정전류 (I) 및 저항기들 (5, 6) 은 출력진폭을 제공하고, 이 출력진폭은 각각의 출력단자들 (7, 8) 로부터 상보적인 PECL 신호들로 출력된다. PECL 공통레벨 생성회로 (1) 로부터 출력된 공통레벨 (VCOM) 은, 진폭의 중심레벨을 제공하기 위해서, 저항기들 (5, 6) 사이의 노드 (3) 에 인가된다. PECL 공통레벨 생성회로 (1) 는 전원전압을 따르는 공통레벨 (VCOM) 을 출력한다. PECL 신호레벨은 전원전압에 기초한 레벨이다. 본 발명에 따른 PECL 버퍼회로에서는, 공통레벨 (VCOM) 이 전원전압을 따르기 때문에, 공통레벨은 출력 PECL 레벨의 전원전압 변동에 따라 변한다. 따라서, PECL 버퍼회로는 전원전압 변동에 리지스트 (resist) 하고 안정된 PECL 레벨을 출력할 수 있다.
도 3 은 도 2 에 도시된 버퍼회로에서의 PECL 공통레벨 생성회로 (1) 의 회로 배열을 나타낸다. 이하, PECL 공통레벨 생성회로 (1) 은 도 3 을 참조하여 설명한다.
PMOS 트랜지스터 (9) 는 접지보다 높은 전위의 전원전압 VDD 를 공급하는 전원에 접속된 소오스와 서로 접속된 게이트 및 드레인을 갖는다. PMOS 트랜지스터 (9) 의 드레인은 NMOS 트랜지스터 (11) 의 드레인과 접속된다. NMOS 트랜지스터 (11) 의 소오스는 저항기 (14) 의 하나의 단자에 접속되며, 저항기의 다른 단자는 접지를 제공하는 접지전원에 접속된다. NMOS 트랜지스터 (11) 의 게이트는 전압 폴로워형 OP AMP (16) 에 접속된다. OP AMP (16) 는 기준전위 발생블럭 (도시되지 않음) 으로부터 정전위가 제공되는 양 (positive) 의 입력단자, NMOS 트랜지스터 (11) 의 소오스에 접속된 음 (negative) 의 입력단자를 가진다. PMOS 트랜지스터 (10) 는 전원에 접속된 소오스와 PMOS 트랜지스터 (9) 의 게이트에 접속된 게이트를 가진다. 트랜지스터들 (9, 10) 은 공동으로 제 1 전류미러 (61) 를 형성한다.
NMOS 트랜지스터 (12) 는 PMOS 트랜지스터 (10) 의 드레인에 접속된 드레인, 그것의 드레인과 접속된 게이트 및 접지에 접속된 소오스를 가진다. NMOS 트랜지스터 (13) 는 접지와 접속된 소오스, NMOS 트랜지스터 (12) 의 게이트에 접속된 게이트를 가진다. 트랜지스터들 (12, 13) 은 공동으로 제 2 전류미러 (62) 를 형성한다.
제 1 전류미러 (61) 는 입력전류 (I1) 및 출력전류 (I2) 를 갖고, 제 2 전류미러 (62) 는 입력전류 (I2) 및 출력전류 (I3) 를 갖는다. 이러한 전류들 (I1, I2, I3) 은 서로 동일하다. 구체적으로는, PMOS 트랜지스터들 (9, 10) 은 동일한 크기를 갖고, NMOS 트랜지스터들 (12, 13) 은 동일한 크기를 갖는다.따라서, 제 1 및 제 2 전류미러들 (61, 62) 각각은 1 의 미러비 (mirror ratio) 를 갖는다. 저항기 (15) 는 NMOS 트랜지스터 (13) 의 드레인과 접속되는 하나의 단자 및 전원에 접속된 다른 단자를 가진다. 저항기 (15) 와 NMOS 트랜지스터 (13) 사이의 접합은 공통레벨 (VCOM) 을 출력하는 전압 폴로워형 OP AMP (17) 의 입력단자에 접속된다.
이하, PECL 공통레벨 생성회로 (1) 의 동작을 설명한다. 전압 폴로워형 OP AMP (16) 에는 정전압이 공급되고, NMOS 트랜지스터 (11) 및 저항기 (14) 사이의 접합은 OP AMP (16) 에 입력된 정전위와 동일한 전위다. 정전류 (I1) 는 NMOS 트랜지스터 (11)와 저항기 (14) 사이의 접합에서의 전위, 저항기 (14) 의 저항에 의해 결정된다. 제 1 및 제 2 전류미러들 사이의 상술한 관계 때문에, 저항기 (15) 를 통해 흐르는 전류 (I3) 는 전류 (I1) 과 동일하다. 저항기 (15) 의 저항 및 정전류 (I3) 는 출력 정전위를 결정하고, 이것은 외부의 회로 구동능력을 보증하기 위해서, 전압 폴로워 (17) 를 통해 공통레벨 (VCOM) 으로 출력된다. 저항기 (15) 는 전원과 접속되기 때문에, 전원전압 (VDD) 을 따르는 출력전위가 얻어진다. 만약, 저항기들 (14, 15) 의 저항이 서로 일치하면, 저항기 (14) 의 저항 변동은 상쇄된다. 예를들어, 저항기 (14) 의 저항이 증가하면, 정전류 (I1) 을 감소시키고, 저항기 (15) 의 저항은 동일한 비율로 증가하며, 저항기 (15) 에 의해 생성되는 정전류 (I3) 는 정전류 (I1) 과 동일하다.따라서, 비록 저항들이 변한다 해도, 공통레벨 (VCOM) 은 변하지 않는다.
도 4 는 도 2 에 도시된 버퍼회로의 전류구동형 드라이버 회로 (2) 의 회로배열을 나타낸다. 이하, 전류구동형 드라이버 회로 (2) 를 도 4 를 참조하여 설명한다.
서로 상보적인 PECL 신호들이 입력단자들 (4a, 4b) 에 각각 입력된다. 입력단자 (4a) 는 PMOS 트랜지스터 (18) 와 NMOS 트랜지스터 (20) 의 게이트들에 접속된다. 입력단자 (4b) 는 PMOS 트랜지스터 (19) 와 NMOS 트랜지스터 (21) 의 게이트들에 접속된다. PMOS 트랜지스터들 (18, 19) 의 소오스들은 정전류원 (22) 를 통해 전원전압 (VDD) 를 공급하는 전원에 접속된다. NMOS 트랜지스터들 (20, 21) 의 소오스들은 정전류원 (23) 를 통해 접지전압을 공급하는 접지에 접속된다. 트랜지스터들 (18, 20) 의 드레인들 사이의 접합은 출력단자 (7) 에 접속되고, 트랜지스터들 (19, 21) 의 드레인들 사이의 접합은 출력단자 (8) 에 접속된다. 전류구동형 드라이버 회로 (2) 는 2 개의 전류원들을 가지기 때문에, PECL 신호레벨의 정확성을 증가시킨다. 구체적으로는, 전류원들 중의 하나로부터 공급된 전류가 그 트랜지스터들의 변동에 의해 감소할 때에도, 그 이외의 전류원의 트랜지스터들에 의해 출력되는 전류가 변하지 않으면, 그 이외의 전류원으로부터의 전류는 도 2 에 도시된 노드 (3) 에 까지 이르고, 악영향을 반으로 감소시킨다. 공통레벨은 PECL 공통레벨 생성회로 (1) 에 의해 생성되고 구동능력을 보증하는 OP AMP (17) 가 그 출력단자와 접속되기 때문에, 도 4 에 도시된 드라이버 회로를 채용할 수 있으며, 이는 2 개의 전류원으로부터의 전류의 차이는 OP AMP 로부터 공급되거나 OP AMP 에서 획득할 수 있기 때문이다. 즉, OP AMP 는 드라이버의 차이보다 더 크게 설계되는 허용 입/출력 전류를 가질 필요가 있다.
이하, 제 1 실시예에 따른 PECL 버퍼회로의 동작을 도 2 내지 도 4 를 참조하여 설명한다.
예를 들어, + 4 V 의 하이레벨 PECL 신호가 입력단자 (4a) 에 공급되고 + 3 V 의 로우레벨 PECL 신호가 입력단자 (4b) 에 공급되면, NMOS 트랜지스터 (20) 및 PMOS 트랜지스터 (19) 모두는 ON 상태가 된다. 이때, 트랜지스터들 (18, 21) 은 OFF 된다. 따라서, 정전류 (I) 는 저항기들 (5, 6) 을 통해 출력 단자 (7) 로부터 출력단자 (8) 로 흐른다. 이때, 출력단자 (7) 는 정전류 (I) × 저항기 (5) 의 저항에 대응하는 전압만큼 공통레벨 (VCOM) 보다 더 높은 전압을 출력하고, 출력단자 (8) 는 정전류 (I) × 저항기 (6) 의 저항에 대응하는 전압만큼 공통레벨 (VCOM) 보다 더 낮은 전압을 출력한다. 만약, 정전류가 10 mA 이고 저항기들 (5, 6) 각각의 저항이 50 Ω이면, 저항기들 (5, 6) 각각을 통한 전압강하는 0.5 V 이고, 전압의 중심전위는 공통레벨 (VCOM) 이 되며, 1 V 의 전압차 (크기차이) 를 나타내는 출력신호는 출력단자들 (7, 8) 사이에 출력된다.
+ 3 V 의 로우레벨 PECL 신호가 입력단자 (4a) 에 공급되고 + 4 V 의 하이레벨 PECL 신호가 입력단자 (4b) 에 공급되면, PECL 버퍼회로는 상술한 동작의 역으로 동작한다.
실제로, 통상 3.3 V 는 하이레벨 신호로 공급되고, 0 V 는 로우레벨 신호로 공급된다.
이하, PECL 버퍼회로의 동작을 설명한다.
본 발명에 따른 PECL 버퍼회로는 전원전압을 따르는 공통레벨 생성회로를 이용한 출력버퍼를 가지기 때문에, PECL 버퍼회로는 종래의 버퍼회로보다 전원전압 변동에 더 리지스트하다. 이하, 이러한 이점을 도 5 및 도 6 을 참조하여 설명한다.
도 5 는 하이 및 로우 PECL 신호레벨에 대한 표준을 나타낸 것이다. 도 5 에 나타낸 그래프는 전원전압 (V) 를 나타내는 가로축 및 버퍼출력 전위 (V) 를 나타내는 세로축을 가진다. 도 5 로부터, 버퍼출력 전위는 전원전압이 변함에 따라 변하는 것을 알 수 있다. 공통레벨은 하이레벨과 로우레벨 사이의 중간에 위치한다. 또한, 도 5 로부터, PECL 신호레벨이 적절히 인식되도록, 데이터 "1" 의 레벨은 Voh(max) 와 Voh(min) 사이에 위치할 필요가 있고, 데이터 "0" 의 레벨은 Vol(max) 와 Vol(min) 사이에 위치할 필요가 있다.
도 6 은 PECL 버퍼회로가 동작하는 방식을 나타낸 것이다. 도 6 의 그래프는 전원전압 (V) 을 나타내는 가로축 및 버퍼출력 전압 (V) 을 나타내는 세로축을 갖는다. 도 6 으로부터, 본 발명에 따른 버퍼회로는 종래의 버퍼회로보다 전원전압 변동에 더 리지스트함을 알 수 있다. 구체적으로는, 종래의 버퍼회로의 공통레벨 (VCOM) 은 전원전압 변동에 직접적으로 구속되어 변동하는 경향이 있다.
또한, 종래의 버퍼회로는 소자들의 변동을 흡수할 수 없기 때문에, 공통전압 (VCOM) 의 기울기가 전원전압 변동 기울기로부터 벗어나는 결과로 인해, 특히 트랜지스터들, 공통레벨 (VCOM) 은 전원전압 (VDD) 의 변동과 결합된 트랜지스터들의 문턱전압 (Vt) 이 변동한다. 만약, 종래의 버퍼회로의 노드 (N) 에 접지레벨을 따르는 정전위 생성회로로부터의 정전위가 공급되면, 공통레벨 (VCOM) 은 접지전압의 변동을 따르지만 공통레벨 (VCOM) 의 기울기는 수평이다. 이 경우, 공통레벨 (VCOM) 은 PECL 신호레벨들을 간섭한다.
그러나, 전원전압을 따르는 공통레벨 생성회로가 사용되면, 공통레벨 변동의 기울기는 전원전압 변동의 기울기에 근접하여, PECL 신호레벨들은 공통레벨에 의해 적게 영향을 받게 된다.
공통레벨 생성회로를 사용하는 본 발명에 따른 PECL 버퍼회로는 종래의 버퍼회로보다 트랜지스터와 같은 소자들의 변동을 흡수하는데 더 효과적이다.
그 결과, 본 발명에 따른 PECL 버퍼회로는 전원전압 변동을 더 밀접하게 따르는 출력 신호를 출력할 수 있다.
도 7 은 본 발명의 제 2 실시예에 따른 PECL 버퍼회로를 나타낸다.
제 2 실시예에 따른 PECL 버퍼회로는 기본적으로 제 1 실시예에 따른 PECL 버퍼회로와 동일한 소자 배열을 갖지만, 공통레벨을 분배하도록 설계된다. 도 7 에 도시된 바와 같이, PECL 공통레벨 생성회로 (24) 로부터 출력된 공통레벨은 포트 1 의 출력 드라이버뿐 아니라 포트 2 의 출력드라이버에 분배된다.
더 구체적으로는, 제 1 PECL 신호는 상보적 출력신호들이 단자들 (33, 34)각각에 출력되는 제 1 전류구동형 드라이버 회로 (25) 에 인가되고, 공통레벨은 단자들 (33, 34) 사이에 접속된 저항기들 (27, 28) 사이의 접합에 공급된다.
이와 유사하게는, 제 2 PECL 신호는 상보적 출력신호들이 단자들 (35, 36) 각각에 출력되는 제 1 전류구동형 드라이버 회로 (26) 에 인가되고, 공통레벨은 단자들 (35, 36) 사이에 접속된 저항기들 (29, 30) 사이의 접합에 공급된다.
PECL 공통레벨 생성회로 (24) 및 제 1, 제 2 전류구동형 드라이버 회로들 (25, 26) 은 도 3 및 도 4 에 도시된 것들과 동일한 회로배열을 갖는다. 이하, 그들의 배열과 동작을 설명한다.
본 발명에 따른 PECL 버퍼회로는, 전원전압을 따르는 PECL 공통레벨 생성회로와 전류구동형 드라이버 회로를 서로 결합함으로써, 전원전압 변동에 안정되고 리지스트한 PECL 출력회로를 제공한다.
또한, 전류구동형 드라이버 회로는 안정된 PECL 신호 출력을 실현하기 위해서, 안정된 전류를 인가하는 2 개의 정전류원을 가진다.
전류구동형 드라이버 회로는 도시된 배열을 가지는 것이 요구되지만, 정전류를 공급할 수 있는 임의의 형태일 수도 있다.
이상, 본 발명의 바람직한 실시예들을 특정 용어를 사용하여 설명하였지만, 이의 설명은 일예를 나타낸 것으로 하기 청구범위의 정신과 범위를 벗어나지 않는 어떠한 균등물들과 변형예들도 가능하다.
이상 설명한 바와 같이, 본 발명에 따라서 전원전압을 따르는 공통레벨 생성회로를 사용하면, 공통레벨 변동의 기울기가 전원전압 변동의 기울기에 근접하여 PECL 신호레벨는 공통레벨에 의해 적게 영향을 받게 되어, 종래의 버퍼회로보다 트랜지스터와 같은 소자들의 변동을 흡수하는데 더 효과가 있다
또한, 전원전압을 따르는 PECL 공통레벨 생성회로와 전류구동형 드라이버 회로를 서로 결합함으로써, 전원전압 변동에 안정되고 리지스트한 PECL 출력회로를 제공 할 수 있는 효과가 있다.

Claims (11)

  1. 광학 모듈을 구동하는 버퍼회로에 있어서,
    제 1 전원에 접속된 제 1 정전류원 (22),
    상기 제 1 정전류원 (22) 에 접속된 소오스, 제 1 입력신호 (4a) 가 공급되는 게이트를 가지는 제 1 도전형의 제 1 MOS 트랜지스터 (18),
    상기 제 1 정전류원 (22) 에 접속된 소오스, 상기 제 1 입력신호에 상보적인 제 2 입력신호 (4b) 가 공급되는 게이트를 가지는 제 1 도전형의 제 2 MOS 트랜지스터 (19),
    상기 제 1 MOS 트랜지스터 (18) 에 접속된 드레인, 상기 제 1 입력신호 (4a) 가 공급되는 게이트를 가지는 제 2 도전형의 제 3 MOS 트랜지스터 (20),
    상기 제 2 MOS 트랜지스터 (19) 의 드레인에 접속된 드레인, 상기 제 2 입력신호 (4b) 가 공급되는 게이트를 가지는 제 2 도전형의 제 4 MOS 트랜지스터 (21), 및
    상기 제 3 및 제 4 MOS 트랜지스터의 소오스들과 제 2 전원 (GND) 사이에 접속된 제 2 정전류원을 구비한 전류구동형 드라이버 회로;
    상기 전류구동형 드라이버 회로로부터 출력된 PECL 신호에 공통레벨을 공급하는 공통레벨 생성회로;
    상기 제 1 MOS 트랜지스터 (18) 및 상기 제 3 MOS 트랜지스터 (20) 의 드레인들에 접속된 제 1 출력단자 (7);
    상기 제 1 출력단자 (7) 에 하나의 단자가 접속되고, 상기 공통레벨 생성회로의 출력단자, 즉 노드 (3) 에 다른 단자가 접속되는 제 1 저항기 (5);
    상기 제 2 MOS 트랜지스터 (19) 및 상기 제 4 MOS 트랜지스터 (21) 의 드레인들에 접속된 제 2 출력단자 (8); 및
    상기 제 2 출력단자 (8) 에 하나의 단자가 접속되고, 상기 공통레벨 생성회로의 상기 노드 (3) 에 다른 단자가 접속되는 제 2 저항기 (6) 를 포함하고,
    상기 공통레벨은 전원전압의 변동 기울기와 실질적으로 동일한 변동 기울기를 가지는 것을 특징으로 하는 버퍼회로.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 공통레벨은 실질적으로 항상 상기 PECL 신호의 하이 및 로우레벨 사이 중간에 위치하는 것을 특징으로 하는 버퍼회로.
  6. 제 1 항에 있어서,
    상기 공통레벨 생성회로는,
    정전위에 응답하여 제 1 정전류 (I1) 를 생성하는 수단;
    전원 (VDD) 에 접속된 하나의 단자를 갖는 제 3 저항기 (15);
    상기 제 1 정전류 (I1) 가 공급되고, 상기 전원전압 (VDD) 을 출력하는 상기 제 3 저항기 (15) 의 다른 단자에 접속되는 제 2 전류미러 (62); 및
    상기 제 3 저항기 (15) 를 통해 흐르는 제 2 정전류 (I3) 가 제공되고, 상기 공통레벨을 출력하는 제 1 전압 폴로워형 OP AMP (17) 를 포함하는 것을 특징으로 하는 버퍼회로.
  7. 제 6 항에 있어서,
    제 1 정전류 (I1) 를 생성하는 상기 수단은,
    상기 정전위가 공급되는 제 2 전압 폴로워형 OP AMP (16);
    상기 제 2 전압 폴로워형 OP AMP (16) 에 의해서 상기 정전위에 설정된 노드 및 접지전원사이에 접속된, 제 3 정전류가 관통하는 제 4 저항기 (14); 및
    상기 제 3 정전류가 공급되며 상기 제 1 정전류를 출력하는 제 1 전류미러 (61) 를 포함하는 것을 특징으로 하는 버퍼회로.
  8. 제 7 항에 있어서,
    상기 제 1 전류미러 (61) 는 서로 동일한 각각의 크기를 가지는 트랜지스터들 (9, 10) 한 쌍을 포함하고, 상기 제 2 전류미러 (62) 는 서로 동일한 각각의 크기를 가지는 트랜지스터들 (12, 13) 한 쌍을 포함하며, 상기 제 3, 제 4 저항기들 (15, 14) 은 서로 동일한 저항을 가지는 것을 특징으로 하는 버퍼회로.
  9. 제 1 출력단자 (7);
    제 2 출력단자 (8);
    상기 제 1 출력단자 (7) 와 공통레벨 출력단자 (3) 사이에 접속되는 제 1 저항기 (5);
    상기 제 2 출력단자 (8) 와 상기 공통레벨 출력단자 (3) 사이에 접속되는 제 2 저항기 (6); 및
    제 1 입력단자 (4a) 로부터 수신된 제 1 입력신호 및 상기 제 1 입력단자 (4a) 에 상보적인 제 2 입력단자 (4b) 로부터 수신된 제 2 입력신호에 응답하여, 상기 제 1 신호 및 상기 제 2 신호가 제 1 데이터를 나타낼 때, 상기 제 1 저항기 (5) 및 상기 제 2 저항기 (6) 를 통해 상기 제 1 출력단자 (7) 로부터 상기 제 2 출력단자 (8) 로 전류를 흐르게 하고, 상기 제 1 신호 및 상기 제 2 신호가 제 2 데이터를 나타낼 때, 상기 제 1 저항기 (5) 및 상기 제 2 저항기 (6) 를 통해 상기 제 2 출력단자 (8) 로부터 상기 제 1 출력단자 (7) 로 전류를 흐르게 하는 드라이버 회로 (2) 를 포함하며,
    공통레벨의 변동이 전원전압의 변동을 따르는 상기 공통레벨이 상기 공통레벨 출력단자 (3) 에 공급되는 것을 특징으로 하는 버퍼회로.
  10. 제 9 항에 있어서,
    상기 드라이버 회로 (2) 는,
    제 1 전원에 접속된 제 1 정전류원 (22);
    상기 제 1 정전류원 (22) 에 접속된 소오스, 제 1 입력신호가 공급되는 게이트 및 상기 제 1 출력단자 (7) 에 접속된 드레인을 가지는 제 1 도전형의 제 1 MOS 트랜지스터 (18);
    상기 제 1 정전류원 (22) 에 접속된 소오스, 상기 제 1 입력신호에 상보적인 제 2 입력신호가 공급되는 게이트 및 상기 제 2 출력단자 (8) 에 접속된 드레인을 가지는 제 1 도전형의 제 2 MOS 트랜지스터 (19);
    상기 제 1 출력단자 (7) 에 접속된 드레인 및 상기 제 1 입력신호가 공급되는 게이트를 가지는 제 2 도전형의 제 3 MOS 트랜지스터 (20);
    상기 제 2 출력단자 (8) 에 접속된 드레인 및 상기 제 2 입력 신호가 공급되는 게이트를 가지는 제 2 도전형의 제 4 MOS 트랜지스터 (21); 및
    상기 제 3 및 제 4 MOS 트랜지스터들 (20, 21) 의 소오스들과 제 2 전원 사이에 접속되는 제 2 정전류원 (23) 를 포함하는 것을 특징으로 하는 버퍼회로.
  11. 제 10 항에 있어서,
    상기 공통레벨을 생성하는 공통레벨 생성회로 (1) 를 더 포함하며,
    상기 공통레벨 생성회로 (1) 는,
    정전위에 응답하여 제 1 정전류 (I1) 를 생성하는 수단;
    전원에 접속된 하나의 단자를 가지는 제 3 저항기 (15);
    상기 제 1 정전류 (I1) 가 제공되며, 상기 전원전압을 출력하는 상기 제 3 저항기의 다른 단자에 접속되는 제 2 전류미러 (62); 및
    상기 제 3 저항기 (15) 를 통해 흐르는 제 2 정전류 (I3) 가 공급되고, 상기 공통레벨을 출력하는 제 1 전압 폴로워형 OP AMP (17) 를 포함하는 것을 특징으로 하는 버퍼회로.
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