JP4238106B2 - 論理回路 - Google Patents
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Description
(1)定電流源用n型MOSトランジスタのドレイン電流、つまりカレントスイッチ電流が電源電圧VDDに依存せず、出力振幅も依存しない。
(2)従来回路に比べて論理回路の電源電圧VDDの低電圧化が可能である。
Vih1=VDD−Va
Vil1=VDD−2Va
Vih2=VDD
Vil2=VDD−2Va
=Vih1−0.8V
=VDD−Va−0.8V
=VDD−1V
VDD > Vds1+1V
VDD > 1V + 数10mV
> 1.1V
となる。
521、601…ハイレベルシフト用抵抗手段、701、702、704…抵抗手段
703…容量手段、801、802…n型MOSトランジスタ、901、902…エミッタフォロア用バイポーラトランジスタ。
Claims (7)
- 第1のトランジスタと第2のトランジスタとのトランジスタ対を含む少なくとも1つのカレントスイッチと、該カレントスイッチのそれぞれに直列接続された第1導電型の第1のMOS型トランジスタを含む第1の定電流源と、を有し、第1の電源電圧で動作する論理回路部と、
前記第1のMOS型トランジスタとゲート端子同士が共通に接続された共通ゲート配線に印加される制御電圧により動作する第1導電型の第2のMOS型トランジスタと、該第2のMOS型トランジスタと直列接続される第2の定電流源と、前記第2のMOS型トランジスタに流れるドレイン電流が前記第2の定電流源に流れる一定電流と略同じになる方向に前記制御電圧を調整する制御電圧調整手段と、を有する基準電圧発生回路と
を有し、
前記基準電圧発生回路は、
前記第2のMOS型トランジスタと前記第2の定電流源との間に直列接続される第3のトランジスタであって、前記第1又は第2のトランジスタのうち一方のトランジスタと同様の電気特性を有するとともに、前記一方のトランジスタの制御端子に印加されるハイレベルの電圧と略同じ電圧が印加される制御端子を有する第3のトランジスタと、
前記第2のMOS型トランジスタの制御端子と前記第3のトランジスタの前記第2の定電流源側の電流端子との間に設けられ、前記第2の定電流源の電流を前記第3のトランジスタを介して前記第2のMOS型トランジスタに流すことにより前記共通ゲート配線の電圧を制御する制御回路であって、第1の電流端子が抵抗を介して前記第2の定電流源の電源である第2の電源電圧に接続され、制御端子が前記第2のMOS型トランジスタのドレイン電圧をバイアスする前記第3のトランジスタの前記第2の定電流源側の電流端子に接続され、第2の電流端子が前記共通ゲート配線に接続されるとともに第1の抵抗手段を介して接地された第4のトランジスタとを含む制御回路と、を有することを特徴とする論理回路。 - さらに、前記カレントスイッチのそれぞれと第1の電源電圧との間に設けられたレベルシフト用抵抗手段を備えた請求項1に記載の論理回路。
- 前記第2の定電流源は、
前記第1導電型とは異なる第2導電型の一対の第3及び第4のMOS型トランジスタであって、前記第3及び第4のMOS型トランジスタのソース端子同士が前記第1の電源電圧とは異なる第2の電源電圧に共通接続されるとともにゲート端子同士が共通接続される第3及び第4のMOS型トランジスタを有し、前記第3のMOS型トランジスタがそのドレイン端子において前記第3のトランジスタと直列接続し、かつ、前記ゲート端子が前記第4のMOS型トランジスタのドレイン端子と接続されているカレントミラー回路と、
前記第4のMOS型トランジスタのドレイン端子側において直列接続される第3の定電流源と
を含むことを特徴とする請求項2に記載の論理回路。 - 前記第4のトランジスタはバイポーラトランジスタであることを特徴とする請求項1から3までのいずれか1項に記載の論理回路。
- 前記第4のトランジスタはMOS型トランジスタであることを特徴とする請求項4に記載の論理回路。
- 前記カレントスイッチを構成する一対のトランジスタのそれぞれと前記第1の定電流源との間にそれぞれ直列接続された第2及び第3の抵抗手段と、
前記一対のトランジスタと前記第2及び第3の抵抗手段とのそれぞれを接続する配線と、該配線間に設けられたキャパシタと
を有する請求項1又は2に記載の論理回路。 - さらに、前記配線と前記キャパシタとの間にそれぞれ設けられた第1及び第2のスイッチであって、制御信号に基づいて開閉する第1及び第2のスイッチを有することを特徴とする請求項6に記載の論理回路。
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