JP2904128B2 - 出力回路 - Google Patents
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- JP2904128B2 JP2904128B2 JP8168947A JP16894796A JP2904128B2 JP 2904128 B2 JP2904128 B2 JP 2904128B2 JP 8168947 A JP8168947 A JP 8168947A JP 16894796 A JP16894796 A JP 16894796A JP 2904128 B2 JP2904128 B2 JP 2904128B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00376—Modifications for compensating variations of temperature, supply voltage or other physical parameters in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は相補型金属−酸化物
−半導体（ＣＭＯＳ）の論理レベルからエミッタ結合ロ
ジック（ＥＣＬ）の論理レベルのレベル変換を行う出力
回路に関する。
−半導体（ＣＭＯＳ）の論理レベルからエミッタ結合ロ
ジック（ＥＣＬ）の論理レベルのレベル変換を行う出力
回路に関する。
【０００２】
【従来の技術】ＣＭＯＳからＥＣＬへのレベル変換を行
う出力回路として、特公平７−７０９８３号公報に記載
されたものがある。これは、図７に示すように、ＰＭＯ
Ｓ３１ａとＮＭＯＳ３１ｂからなるＣＭＯＳインバータ
３１と、その出力に各ゲートが接続されたＰＭＯＳ３２
およびＮＭＯＳ３３と、これら両ＭＯＳ３２，３３の各
ドレイン信号端にベースが接続され、コレクタが最高電
位ＶＣＣに接続され、エミッタが抵抗３０および出力３
８に接続されたエミッタフォロワ構成の出力バイポーラ
トランジスタ３７と、前記最高電位ＶＣＣとベース信号
端３９との間に接続された出力抵抗３６と、前記ＮＭＯ
Ｓ３３のソースに接続された電流源３４と、この電流源
３４に電位ＶＳを供給する電圧源３５から構成されてい
る。
う出力回路として、特公平７−７０９８３号公報に記載
されたものがある。これは、図７に示すように、ＰＭＯ
Ｓ３１ａとＮＭＯＳ３１ｂからなるＣＭＯＳインバータ
３１と、その出力に各ゲートが接続されたＰＭＯＳ３２
およびＮＭＯＳ３３と、これら両ＭＯＳ３２，３３の各
ドレイン信号端にベースが接続され、コレクタが最高電
位ＶＣＣに接続され、エミッタが抵抗３０および出力３
８に接続されたエミッタフォロワ構成の出力バイポーラ
トランジスタ３７と、前記最高電位ＶＣＣとベース信号
端３９との間に接続された出力抵抗３６と、前記ＮＭＯ
Ｓ３３のソースに接続された電流源３４と、この電流源
３４に電位ＶＳを供給する電圧源３５から構成されてい
る。
【０００３】なお、前記電流源３４は、図８に示すよう
に演算増幅器４０と、その出力をゲートに受けるＮＭＯ
Ｓ４１と、そのソースに接続する抵抗４２と、ＭＯＳト
ランジスタ４３ａ，４３ｂと４４ａ，４４ｂによるカレ
ントミラー４３，４４によって構成され、演算増幅器４
０の非反転入力は電圧源３５によって駆動され、反転入
力はＮＭＯＳ４１のソースに接続されている。この電流
源３４では、演算増幅器４０の高い開ループ利得により
ＮＭＯＳ４１のソース電位は電圧源３５が供給する電位
ＶＳと実質的に同じとなる。したがって、抵抗４２を流
れる電流は抵抗４２の値Ｒ４２と電圧ＶＳ−ＶＳＳの比
（ＶＳ−ＶＳＳ）／Ｒ４２で与えられる。この電流はカ
レントミラー４３で鏡影され、次いでカレントミラー４
４で鏡影されて電流源３４の引く電流となる。
に演算増幅器４０と、その出力をゲートに受けるＮＭＯ
Ｓ４１と、そのソースに接続する抵抗４２と、ＭＯＳト
ランジスタ４３ａ，４３ｂと４４ａ，４４ｂによるカレ
ントミラー４３，４４によって構成され、演算増幅器４
０の非反転入力は電圧源３５によって駆動され、反転入
力はＮＭＯＳ４１のソースに接続されている。この電流
源３４では、演算増幅器４０の高い開ループ利得により
ＮＭＯＳ４１のソース電位は電圧源３５が供給する電位
ＶＳと実質的に同じとなる。したがって、抵抗４２を流
れる電流は抵抗４２の値Ｒ４２と電圧ＶＳ−ＶＳＳの比
（ＶＳ−ＶＳＳ）／Ｒ４２で与えられる。この電流はカ
レントミラー４３で鏡影され、次いでカレントミラー４
４で鏡影されて電流源３４の引く電流となる。
【０００４】これにより、図７の出力回路では、入力に
よりＰＭＯＳ３２とＮＭＯＳ３３が選択的にオンするか
オフするかに応じて、電流源３４の前記した電流が出力
抵抗３６を流れるか流れないかが決まり、これによって
出力３８にＥＣＬのハイレベルとロウレベルが出力され
る。例えば、電流が流れると出力抵抗３６での電位降下
は１Ｖになるように設計された場合、出力バイポーラト
ランジスタ３７のベース・エミッタ電圧を考慮して、そ
の出力３８は−１．８ＶのＥＣＬロウレベルとなる。な
お、出力抵抗３６で生じる電位降下は電源３５の供給電
圧ＶＳと抵抗３６と４２の比によって決定されるが、こ
のことにより製造工程において抵抗に生じる抵抗値の絶
対ばらつき（異なる半導体チップ間に生じる抵抗値のば
らつきを指し、同一チップ上の抵抗値のばらつきは相対
ばらつきと呼ばれ、絶対ばらつきに比べて小さい）が電
位降下に影響しない、したがって出力レベルが抵抗値の
絶対ばらつきに影響されることはない。
よりＰＭＯＳ３２とＮＭＯＳ３３が選択的にオンするか
オフするかに応じて、電流源３４の前記した電流が出力
抵抗３６を流れるか流れないかが決まり、これによって
出力３８にＥＣＬのハイレベルとロウレベルが出力され
る。例えば、電流が流れると出力抵抗３６での電位降下
は１Ｖになるように設計された場合、出力バイポーラト
ランジスタ３７のベース・エミッタ電圧を考慮して、そ
の出力３８は−１．８ＶのＥＣＬロウレベルとなる。な
お、出力抵抗３６で生じる電位降下は電源３５の供給電
圧ＶＳと抵抗３６と４２の比によって決定されるが、こ
のことにより製造工程において抵抗に生じる抵抗値の絶
対ばらつき（異なる半導体チップ間に生じる抵抗値のば
らつきを指し、同一チップ上の抵抗値のばらつきは相対
ばらつきと呼ばれ、絶対ばらつきに比べて小さい）が電
位降下に影響しない、したがって出力レベルが抵抗値の
絶対ばらつきに影響されることはない。
【０００５】
【発明が解決しようとする課題】このような従来の出力
回路では、次のような問題が生じている。第１の問題点
は、出力回路中の電流源の面積が非常に大きくなること
である。その理由は、電流源が４個のＭＯＳトランジス
タによるカレントミラーと演算増幅器、抵抗というよう
に多数の素子で構成されていることによる。また、第２
の問題点は、ＭＯＳトランジスタのゲート寸法のばらつ
きによる出力レベルのばらつきが大きいことである。こ
れは、ＭＯＳトランジスタによるカレントミラーを用い
ているために生じている。また、ＭＯＳトランジスタの
ゲート幅を非常に大きくすれば、このばらつきは小さく
できるが、その場合は面積が増大する。
回路では、次のような問題が生じている。第１の問題点
は、出力回路中の電流源の面積が非常に大きくなること
である。その理由は、電流源が４個のＭＯＳトランジス
タによるカレントミラーと演算増幅器、抵抗というよう
に多数の素子で構成されていることによる。また、第２
の問題点は、ＭＯＳトランジスタのゲート寸法のばらつ
きによる出力レベルのばらつきが大きいことである。こ
れは、ＭＯＳトランジスタによるカレントミラーを用い
ているために生じている。また、ＭＯＳトランジスタの
ゲート幅を非常に大きくすれば、このばらつきは小さく
できるが、その場合は面積が増大する。
【０００６】前記した問題点について詳細に説明する。
前記電流源３４を構成するＭＯＳトランジスタのゲート
の幅と長さは、前記した公報によれば、ＰＭＯＳ４３ａ
とＮＭＯＳ４３ｂのゲート幅は共に５０μｍ、ゲート長
は５μｍ、ＮＭＯＳ４４ａはゲート幅１０μｍ、ゲート
長２μｍ、ＮＭＯＳ４４ｂはゲート幅１００μｍ、ゲー
ト長２μｍ、と想定することができる。この４つのトラ
ンジスタとさらにもう一つのトランジスタ４１と、抵抗
４２と、演算増幅器４０（例えば「アナログ集積回路設
計技術 下 Ｐ．Ｒ．グレイ／Ｒ．Ｇ．メイヤー共著
永田譲 訳 ３２７ぺージ、図１２．３８にあるような
演算増幅器では１２個のＭＯＳトランジスタと３個のバ
イアス電流源を含む）によって構成される、この多数の
素子を含む電流源の面積は大きいものになることは明ら
かである。
前記電流源３４を構成するＭＯＳトランジスタのゲート
の幅と長さは、前記した公報によれば、ＰＭＯＳ４３ａ
とＮＭＯＳ４３ｂのゲート幅は共に５０μｍ、ゲート長
は５μｍ、ＮＭＯＳ４４ａはゲート幅１０μｍ、ゲート
長２μｍ、ＮＭＯＳ４４ｂはゲート幅１００μｍ、ゲー
ト長２μｍ、と想定することができる。この４つのトラ
ンジスタとさらにもう一つのトランジスタ４１と、抵抗
４２と、演算増幅器４０（例えば「アナログ集積回路設
計技術 下 Ｐ．Ｒ．グレイ／Ｒ．Ｇ．メイヤー共著
永田譲 訳 ３２７ぺージ、図１２．３８にあるような
演算増幅器では１２個のＭＯＳトランジスタと３個のバ
イアス電流源を含む）によって構成される、この多数の
素子を含む電流源の面積は大きいものになることは明ら
かである。
【０００７】この場合に、少しでも面積を小さくするた
めに、前記各ＭＯＳトランジスタのゲート寸法を小さく
すると今度は以下に説明するゲート寸法の製造ばらつき
によるＥＣＬ出力電位のばらつきが問題となる。いま、
ゲート幅とゲート長の比を保ったままゲート長を最小の
０．５μｍにすると、ＰＭＯＳ４３ａとＮＭＯＳ４３ｂ
のゲート幅は共に５μｍ、ゲート長は０．５μｍ、ＮＭ
ＯＳ４４ａはゲート幅２．５μｍ、ゲート長０．５μ
ｍ、ＮＭＯＳ４４ｂはゲート幅２５μｍ、ゲート長０．
５μｍになる。異なるロットの製造工程におけるゲート
幅のばらつきを標準偏差で最小寸法の１０％すなわち
０．０５μｍとすると、図８のカレントミラー４４でば
らつきを生じる。中心値においてトランジスタ４４ａと
４４ｂのゲート寸法比は１０である。ゲート幅に０．０
５μｍのずれが生じると、ＮＭＯＳ４４ａは２．５５μ
ｍ、ＮＭＯＳ４４ｂは２５．０５μｍになるので、ゲー
ト寸法比は２５．０５／２．５５＝９．８２となる。こ
れは中心値から２％ずれである。
めに、前記各ＭＯＳトランジスタのゲート寸法を小さく
すると今度は以下に説明するゲート寸法の製造ばらつき
によるＥＣＬ出力電位のばらつきが問題となる。いま、
ゲート幅とゲート長の比を保ったままゲート長を最小の
０．５μｍにすると、ＰＭＯＳ４３ａとＮＭＯＳ４３ｂ
のゲート幅は共に５μｍ、ゲート長は０．５μｍ、ＮＭ
ＯＳ４４ａはゲート幅２．５μｍ、ゲート長０．５μ
ｍ、ＮＭＯＳ４４ｂはゲート幅２５μｍ、ゲート長０．
５μｍになる。異なるロットの製造工程におけるゲート
幅のばらつきを標準偏差で最小寸法の１０％すなわち
０．０５μｍとすると、図８のカレントミラー４４でば
らつきを生じる。中心値においてトランジスタ４４ａと
４４ｂのゲート寸法比は１０である。ゲート幅に０．０
５μｍのずれが生じると、ＮＭＯＳ４４ａは２．５５μ
ｍ、ＮＭＯＳ４４ｂは２５．０５μｍになるので、ゲー
ト寸法比は２５．０５／２．５５＝９．８２となる。こ
れは中心値から２％ずれである。
【０００８】これはゲート幅が中心値であるものとの電
流のずれの標準偏差になるので出力レベルがロウの時、
出力抵抗３６には１Ｖの電圧が立つので、その２％であ
る２０ｍＶが出力レベルのずれの標準偏差となる。標準
偏差の３倍が実際に起こる最大のずれと見積もると、±
６０ｍＶ、幅１２０ｍＶの出力レベルのばらつきが生じ
ることになる。ＥＣＬの出力レベルの規格の幅は２２０
ｍＶであるので、このゲート幅のずれという要因だけで
１２０ｍＶという規格幅の半分強ものばらつきの幅を持
つことは、実際の構造において歩留まりの低下等による
コスト増大といった悪い結果を生む。
流のずれの標準偏差になるので出力レベルがロウの時、
出力抵抗３６には１Ｖの電圧が立つので、その２％であ
る２０ｍＶが出力レベルのずれの標準偏差となる。標準
偏差の３倍が実際に起こる最大のずれと見積もると、±
６０ｍＶ、幅１２０ｍＶの出力レベルのばらつきが生じ
ることになる。ＥＣＬの出力レベルの規格の幅は２２０
ｍＶであるので、このゲート幅のずれという要因だけで
１２０ｍＶという規格幅の半分強ものばらつきの幅を持
つことは、実際の構造において歩留まりの低下等による
コスト増大といった悪い結果を生む。
【０００９】本発明の目的は、面積を低減するとともに
出力レベルのばらつきの小さい出力回路を提供すること
である。
出力レベルのばらつきの小さい出力回路を提供すること
である。
【００１０】
【課題を解決するための手段】本発明は、最高電位と最
低電位を発生する電圧源と、コレクタが前記最高電位に
接続されベースが信号端に接続され、エミッタからＥＣ
Ｌレベルを出力する出力バイポーラトランジスタと、前
記電圧源によって駆動される電流源と、前記最高電位と
前記出力バイポーラトランジスタの信号端との間にそれ
ぞれ接続される第１のスイッチ及び第１の負荷と、前記
出力バイポーラトランジスタの信号端と前記電流源との
間に接続される第２のスイッチと、前記最高電位と前記
電流源との間に接続される第３のスイッチとを備え、前
記第１ないし第３のスイッチはそれぞれに入力されるＣ
ＭＯＳレベルに応じて第１及び第３のスイッチが同時に
オン、オフされ、第２のスイッチはこれとは逆にオフ、
オンされる構成とされ、かつ前記電流源は第２のバイポ
ーラトランジスタと抵抗とによって構成されたことを特
徴とする。ここで、前記電流源は、バイポーラトランジ
スタのコレクタが第２のスイッチおよび第３のスイッチ
に接続され、ベースが電圧源に接続され、エミッタが最
低電位に接続される構成とされる。
低電位を発生する電圧源と、コレクタが前記最高電位に
接続されベースが信号端に接続され、エミッタからＥＣ
Ｌレベルを出力する出力バイポーラトランジスタと、前
記電圧源によって駆動される電流源と、前記最高電位と
前記出力バイポーラトランジスタの信号端との間にそれ
ぞれ接続される第１のスイッチ及び第１の負荷と、前記
出力バイポーラトランジスタの信号端と前記電流源との
間に接続される第２のスイッチと、前記最高電位と前記
電流源との間に接続される第３のスイッチとを備え、前
記第１ないし第３のスイッチはそれぞれに入力されるＣ
ＭＯＳレベルに応じて第１及び第３のスイッチが同時に
オン、オフされ、第２のスイッチはこれとは逆にオフ、
オンされる構成とされ、かつ前記電流源は第２のバイポ
ーラトランジスタと抵抗とによって構成されたことを特
徴とする。ここで、前記電流源は、バイポーラトランジ
スタのコレクタが第２のスイッチおよび第３のスイッチ
に接続され、ベースが電圧源に接続され、エミッタが最
低電位に接続される構成とされる。
【００１１】ここで、第１ないし第３のスイッチはＭＯ
Ｓトランジスタで構成されることが好ましい。また、電
流源と並列にコンデンサが接続されることが好ましい。
さらに、最高電位と第３のスイッチとの間に第２の負荷
が接続され、第１の負荷と第２の負荷のそれぞれ最高電
位と反対側の接続端の間に温度依存性を有する第３の負
荷が接続されることが好ましい。この第３の負荷はダイ
オードと抵抗を直列接続したものを互いに逆極性方向に
並列接続した構成が採用される。
Ｓトランジスタで構成されることが好ましい。また、電
流源と並列にコンデンサが接続されることが好ましい。
さらに、最高電位と第３のスイッチとの間に第２の負荷
が接続され、第１の負荷と第２の負荷のそれぞれ最高電
位と反対側の接続端の間に温度依存性を有する第３の負
荷が接続されることが好ましい。この第３の負荷はダイ
オードと抵抗を直列接続したものを互いに逆極性方向に
並列接続した構成が採用される。
【００１２】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１は本発明の出力回路の第
１の実施形態を示す回路図である。この出力回路は、エ
ミッタに抵抗１３および出力端１５が接続されたエミッ
タフォロワ構成の出力バイポーラトランジスタ１１のコ
レクタが最高電位ＶＣＣに接続され、この最高電位ＶＣ
Ｃとベースの入力端である信号端１２との間に第１スイ
ッチ７と負荷１０が並列接続される。また、前記信号端
１２には第２スイッチ８を介して電流源１４が接続され
ており、さらに前記最高電位ＶＣＣと前記電流源１４と
の間に第３スイッチ９が接続されている。前記電流源１
４は、バイポーラトランジスタ１と抵抗２で構成され、
電圧源３の供給電圧ＶＳによって動作される。さらに、
前記第１ないし第３のスイッチは、それぞれの入力端
４，５，６に入力されるＣＭＯＳレベルに応じてオン，
オフ動作される。ただし、第１および第３のスイッチ
７，９は同時にオン，オフされ、第２のスイッチ８はこ
れと同時に逆方向にオフ，オンされるように構成され
る。
図面を参照して説明する。図１は本発明の出力回路の第
１の実施形態を示す回路図である。この出力回路は、エ
ミッタに抵抗１３および出力端１５が接続されたエミッ
タフォロワ構成の出力バイポーラトランジスタ１１のコ
レクタが最高電位ＶＣＣに接続され、この最高電位ＶＣ
Ｃとベースの入力端である信号端１２との間に第１スイ
ッチ７と負荷１０が並列接続される。また、前記信号端
１２には第２スイッチ８を介して電流源１４が接続され
ており、さらに前記最高電位ＶＣＣと前記電流源１４と
の間に第３スイッチ９が接続されている。前記電流源１
４は、バイポーラトランジスタ１と抵抗２で構成され、
電圧源３の供給電圧ＶＳによって動作される。さらに、
前記第１ないし第３のスイッチは、それぞれの入力端
４，５，６に入力されるＣＭＯＳレベルに応じてオン，
オフ動作される。ただし、第１および第３のスイッチ
７，９は同時にオン，オフされ、第２のスイッチ８はこ
れと同時に逆方向にオフ，オンされるように構成され
る。
【００１３】この出力回路では、ＣＭＯＳレベルの入力
によって第２スイッチ８がオンの時、電流源１４の電流
は負荷１０を流れ、信号端１２はロウレベルになり、出
力端１５にはＥＣＬのロウレベルが出力される。第２ス
イッチ８がオフの時には、第１および第３スイッチ７，
９がオンされるため、電流源１４の電流はＶＣＣから第
３スイッチ９を通って流れ、信号端１２は第１スイッチ
７によってＶＣＣと短絡するので、ハイレベルなり、出
力端１５にはＥＣＬのハイレベルが出力される。このよ
うにして、ＣＭＯＳレベルがＥＣＬレベルに変換されて
出力される。なお、この回路では、第３スイッチ９が設
けられているため、第２スイッチ８がオフの場合でも電
流源１４の電流はバイポーラトランジスタ１のコレクタ
に供給されるので、バイポーラトランジスタ１が飽和を
起こすことはない。
によって第２スイッチ８がオンの時、電流源１４の電流
は負荷１０を流れ、信号端１２はロウレベルになり、出
力端１５にはＥＣＬのロウレベルが出力される。第２ス
イッチ８がオフの時には、第１および第３スイッチ７，
９がオンされるため、電流源１４の電流はＶＣＣから第
３スイッチ９を通って流れ、信号端１２は第１スイッチ
７によってＶＣＣと短絡するので、ハイレベルなり、出
力端１５にはＥＣＬのハイレベルが出力される。このよ
うにして、ＣＭＯＳレベルがＥＣＬレベルに変換されて
出力される。なお、この回路では、第３スイッチ９が設
けられているため、第２スイッチ８がオフの場合でも電
流源１４の電流はバイポーラトランジスタ１のコレクタ
に供給されるので、バイポーラトランジスタ１が飽和を
起こすことはない。
【００１４】このように、本発明の第１の実施形態で
は、電流源１４がバイポーラトランジスタと抵抗で構成
されるため、従来例のＭＯＳトランジスタからなるカレ
ントミラーや演算増幅器を用いた回路構成に比べて著し
く簡単な構成にでき、その面積を低減することが可能と
なる。また、製造ばらつきが特性に大きく影響するＭＯ
Ｓトランジスタを用いていないため、製造ばらつきによ
る出力変動の影響も低減することが可能となる。
は、電流源１４がバイポーラトランジスタと抵抗で構成
されるため、従来例のＭＯＳトランジスタからなるカレ
ントミラーや演算増幅器を用いた回路構成に比べて著し
く簡単な構成にでき、その面積を低減することが可能と
なる。また、製造ばらつきが特性に大きく影響するＭＯ
Ｓトランジスタを用いていないため、製造ばらつきによ
る出力変動の影響も低減することが可能となる。
【００１５】次に、本発明の第２の実施形態を図２を用
いて説明する。この第２の実施形態は、図１に示した第
１の実施形態の出力回路に対して、第３スイッチ９とＶ
ＣＣの間に第２負荷２３が加えられ、さらにこの第２負
荷２３のＶＣＣでない側の端子と前記負荷１０（以下、
第１負荷と称する）のＶＣＣでない側の端子の間に第３
負荷２４が接続されて構成されたものである。ここで、
第３負荷２４の電流電圧特性には温度依存があり、温度
によって第３負荷２４を流れる電流が変化するように構
成される。
いて説明する。この第２の実施形態は、図１に示した第
１の実施形態の出力回路に対して、第３スイッチ９とＶ
ＣＣの間に第２負荷２３が加えられ、さらにこの第２負
荷２３のＶＣＣでない側の端子と前記負荷１０（以下、
第１負荷と称する）のＶＣＣでない側の端子の間に第３
負荷２４が接続されて構成されたものである。ここで、
第３負荷２４の電流電圧特性には温度依存があり、温度
によって第３負荷２４を流れる電流が変化するように構
成される。
【００１６】この第２の実施形態においても、第１の実
施形態と同様に、電流源１４がバイポーラトランジスタ
１と抵抗２とで構成されていることにより、面積の低減
と出力変動の低減が実現できる。また、第３負荷２４を
備えることにより、その出力特性を信号端１２の電位の
温度依存を第３負荷２４がない場合と変えることができ
る。すなわち、出力端１５の出力電位の温度特性を変え
ることができ、例えば、ＥＣＬ１００Ｋと呼ばれる温度
依存のないＥＣＬレベルを出力することが可能となる。
施形態と同様に、電流源１４がバイポーラトランジスタ
１と抵抗２とで構成されていることにより、面積の低減
と出力変動の低減が実現できる。また、第３負荷２４を
備えることにより、その出力特性を信号端１２の電位の
温度依存を第３負荷２４がない場合と変えることができ
る。すなわち、出力端１５の出力電位の温度特性を変え
ることができ、例えば、ＥＣＬ１００Ｋと呼ばれる温度
依存のないＥＣＬレベルを出力することが可能となる。
【００１７】
【実施例】図３は本発明の第１の実施形態に対応した本
発明の第１の実施例である。本実施例はＰＭＯＳとＮＭ
ＯＳとで構成されるＣＭＯＳインバータ１６と、その出
力２２をゲートに接続する第１および第３のスイッチと
してのＰＭＯＳ１７，１９と、同じく第２のスイッチと
してのＮＭＯＳ１８と、前記ＰＭＯＳ１７とＮＭＯＳ１
８のドレインに接続し、他端をＶＣＣに接続する第１負
荷としての抵抗２１と、これにベースを接続する出力用
のバイポーラトランジスタ１１と、前記ＰＭＯＳ１１の
ドレインに接続する抵抗２０と、これに接続するバイポ
ーラトランジスタ１と抵抗２で構成された電流源１４か
ら構成される。
発明の第１の実施例である。本実施例はＰＭＯＳとＮＭ
ＯＳとで構成されるＣＭＯＳインバータ１６と、その出
力２２をゲートに接続する第１および第３のスイッチと
してのＰＭＯＳ１７，１９と、同じく第２のスイッチと
してのＮＭＯＳ１８と、前記ＰＭＯＳ１７とＮＭＯＳ１
８のドレインに接続し、他端をＶＣＣに接続する第１負
荷としての抵抗２１と、これにベースを接続する出力用
のバイポーラトランジスタ１１と、前記ＰＭＯＳ１１の
ドレインに接続する抵抗２０と、これに接続するバイポ
ーラトランジスタ１と抵抗２で構成された電流源１４か
ら構成される。
【００１８】いま、ＶＣＣ＝０Ｖ、ＶＳＳ＝−５Ｖ、Ｖ
Ｓ＝ＶＳＳ＋１．３Ｖ＝−３．７Ｖとし、バイポーラト
ランジスタ１はレイアウト上、エミッタ面積が１μｍ×
１０μｍ＝１０μｍ2 のバイポーラトランジスタ２つが
並列接続されて構成されているとし、抵抗２は２５０
Ω、第１負荷としての抵抗２１は５００Ωとする。入力
としての信号線２２にはＣＭＯＳインバータ１６による
ＣＭＯＳレベル（ハイレベルは０Ｖ、ロウレベルは−５
Ｖ）が現れる。ハイレベルの時は、ＣＭＯＳ１８が導通
（オン）になり、ＰＭＯＳ１７，１９は非導通（オフ）
になる。電流源１４は、バイポーラトランジスタ１の順
方向電圧ＶＢＥ１が０．８Ｖであるとして、抵抗２には
ＶＳ−ＶＳＳ−ＶＢＥ１＝０．５Ｖの電圧がかかるの
で、０．５Ｖ／２５０Ω＝２ｍＡの電流を引く。この電
流が、ＮＭＯＳ１８を通って抵抗２１を流れるので、信
号端１２の電位はロウレベル−２ｍＡ×５００Ω＝−１
Ｖとなり、バイポーラトランジスタ１１の順方向電圧が
およそ０．７６Ｖであるとして、出力１５には−１．７
６ＶのＥＣＬのロウレベルが出力される。
Ｓ＝ＶＳＳ＋１．３Ｖ＝−３．７Ｖとし、バイポーラト
ランジスタ１はレイアウト上、エミッタ面積が１μｍ×
１０μｍ＝１０μｍ2 のバイポーラトランジスタ２つが
並列接続されて構成されているとし、抵抗２は２５０
Ω、第１負荷としての抵抗２１は５００Ωとする。入力
としての信号線２２にはＣＭＯＳインバータ１６による
ＣＭＯＳレベル（ハイレベルは０Ｖ、ロウレベルは−５
Ｖ）が現れる。ハイレベルの時は、ＣＭＯＳ１８が導通
（オン）になり、ＰＭＯＳ１７，１９は非導通（オフ）
になる。電流源１４は、バイポーラトランジスタ１の順
方向電圧ＶＢＥ１が０．８Ｖであるとして、抵抗２には
ＶＳ−ＶＳＳ−ＶＢＥ１＝０．５Ｖの電圧がかかるの
で、０．５Ｖ／２５０Ω＝２ｍＡの電流を引く。この電
流が、ＮＭＯＳ１８を通って抵抗２１を流れるので、信
号端１２の電位はロウレベル−２ｍＡ×５００Ω＝−１
Ｖとなり、バイポーラトランジスタ１１の順方向電圧が
およそ０．７６Ｖであるとして、出力１５には−１．７
６ＶのＥＣＬのロウレベルが出力される。
【００１９】一方、入力としての信号線２２のＣＭＯＳ
レベルがロウレベルの時は、ＮＭＯＳ１８がオフにな
り、ＰＭＯＳ１７，１９はオンになる。この結果、電流
源１４の引く電流２ｍＡはＰＭＯＳ１９を通って流れ、
信号端１２の電位はハイレベルになるが、後に見るよう
にバイポーラトランジスタ１１は約２０ｍＡの電流を流
すので、電流利得が１００として約０．２ｍＡのベース
電流が流れ、この電流による抵抗２１の電位降下のた
め、信号端１２の電位はおよそ−１００ｍＶになる。ま
た、バイポーラトランジスタ１１の順方向電圧は先のロ
ウレベルを出力した時の４〜５倍の電流が流れることか
ら、若干大きくなり、具体的には０．８Ｖ程度になる。
その結果、出力端１５には−０．９ＶのＥＣＬハイレベ
ルが出力される。この場合、バイポーラトランジスタ１
１は約２０ｍＡの電流を流すことは明らかである。な
お、出力回路がＥＣＬロウレベルを出力する時のバイポ
ーラトランジスタ１１のベース電流による電位降下は、
２０ｍＶ程度と小さいので無視した。
レベルがロウレベルの時は、ＮＭＯＳ１８がオフにな
り、ＰＭＯＳ１７，１９はオンになる。この結果、電流
源１４の引く電流２ｍＡはＰＭＯＳ１９を通って流れ、
信号端１２の電位はハイレベルになるが、後に見るよう
にバイポーラトランジスタ１１は約２０ｍＡの電流を流
すので、電流利得が１００として約０．２ｍＡのベース
電流が流れ、この電流による抵抗２１の電位降下のた
め、信号端１２の電位はおよそ−１００ｍＶになる。ま
た、バイポーラトランジスタ１１の順方向電圧は先のロ
ウレベルを出力した時の４〜５倍の電流が流れることか
ら、若干大きくなり、具体的には０．８Ｖ程度になる。
その結果、出力端１５には−０．９ＶのＥＣＬハイレベ
ルが出力される。この場合、バイポーラトランジスタ１
１は約２０ｍＡの電流を流すことは明らかである。な
お、出力回路がＥＣＬロウレベルを出力する時のバイポ
ーラトランジスタ１１のベース電流による電位降下は、
２０ｍＶ程度と小さいので無視した。
【００２０】このように本発明の出力回路はＣＭＯＳレ
ベルをＥＣＬレベルに変換して出力する。この場合、例
えばＥＣＬ１０Ｋと呼ばれる温度が高くなると、出力電
位の高くなるＥＣＬレベルを出力することができる。な
お、抵抗２０は適当な値を選ぶことで、バイポーラトラ
ンジスタ１のコレクタの電位がＮＭＯＳ１８がオンの時
とＰＭＯＳ１９がオンの時とで、ほぼ同じになるように
できる。こうすることで、コレクタ電位が大きく変動す
ることで生じる様々なノイズ、例えばコレクタとベース
間の容量で生じるベース電位へのノイズを抑えることが
できる。
ベルをＥＣＬレベルに変換して出力する。この場合、例
えばＥＣＬ１０Ｋと呼ばれる温度が高くなると、出力電
位の高くなるＥＣＬレベルを出力することができる。な
お、抵抗２０は適当な値を選ぶことで、バイポーラトラ
ンジスタ１のコレクタの電位がＮＭＯＳ１８がオンの時
とＰＭＯＳ１９がオンの時とで、ほぼ同じになるように
できる。こうすることで、コレクタ電位が大きく変動す
ることで生じる様々なノイズ、例えばコレクタとベース
間の容量で生じるベース電位へのノイズを抑えることが
できる。
【００２１】次に、電流源１４の面積であるが、本実施
例ではエミッタ面積が１０μｍ2 のバイポーラトランジ
スタ２つと抵抗値２５０Ωの抵抗１つだけで構成されて
いるので、従来例の演算増幅器とＭＯＳトランジスタ５
つと抵抗で構成された電流源よりずっと小さく数分の１
以下になることは明らかである。また、負荷としての抵
抗２１の両端電圧への製造ばらつきの影響であるが、従
来例で述べたゲート幅のばらつきの標準偏差が０．０５
μｍと仮定したこの値がバイポーラトランジスタ１のエ
ミッタの寸法に対しても当てはまるとすると、エミッタ
面積は標準偏差で５％程の変化となることがわかる。こ
れはバイポーラトランジスタの順方向電圧の変化に換算
すると、ＶT ・１ｎ（１．０５）＝２６ｍＶ×０．０５
＝１．３ｍＶである（ここでＶT は熱電圧である）。こ
れの２倍が抵抗２１の両端電圧に現れる変動であるの
で、その値は２．６ｍＶと従来例の約２０ｍＶの８分の
１と非常に小さいことがわかる。
例ではエミッタ面積が１０μｍ2 のバイポーラトランジ
スタ２つと抵抗値２５０Ωの抵抗１つだけで構成されて
いるので、従来例の演算増幅器とＭＯＳトランジスタ５
つと抵抗で構成された電流源よりずっと小さく数分の１
以下になることは明らかである。また、負荷としての抵
抗２１の両端電圧への製造ばらつきの影響であるが、従
来例で述べたゲート幅のばらつきの標準偏差が０．０５
μｍと仮定したこの値がバイポーラトランジスタ１のエ
ミッタの寸法に対しても当てはまるとすると、エミッタ
面積は標準偏差で５％程の変化となることがわかる。こ
れはバイポーラトランジスタの順方向電圧の変化に換算
すると、ＶT ・１ｎ（１．０５）＝２６ｍＶ×０．０５
＝１．３ｍＶである（ここでＶT は熱電圧である）。こ
れの２倍が抵抗２１の両端電圧に現れる変動であるの
で、その値は２．６ｍＶと従来例の約２０ｍＶの８分の
１と非常に小さいことがわかる。
【００２２】図４は本発明の第１の実施形態に対応して
おり、本発明の第２の実施例である。この第２の実施例
は第１の実施例の構成に対し、電流源１４のバイポーラ
トランジスタ１のコレクタとＶＳＳの間にコンデンサ２
５を接続したものである。このコンデンサ２５はＭＯＳ
１８，１９のスイッチング時にバイポーラトランジスタ
１のコレクタ電位の揺れを抑える働きをし、これによっ
てベース・コレクタ間の容量結合によるベース電位への
ノイズを抑えることができる。もし、ベース電位にノイ
ズがのると、コレクタ電流が変動し出力レベルにノイズ
がのることになり、好ましくないのであるが、コンデン
サ２５を加えたことでこのノイズを抑えることができ
る。
おり、本発明の第２の実施例である。この第２の実施例
は第１の実施例の構成に対し、電流源１４のバイポーラ
トランジスタ１のコレクタとＶＳＳの間にコンデンサ２
５を接続したものである。このコンデンサ２５はＭＯＳ
１８，１９のスイッチング時にバイポーラトランジスタ
１のコレクタ電位の揺れを抑える働きをし、これによっ
てベース・コレクタ間の容量結合によるベース電位への
ノイズを抑えることができる。もし、ベース電位にノイ
ズがのると、コレクタ電流が変動し出力レベルにノイズ
がのることになり、好ましくないのであるが、コンデン
サ２５を加えたことでこのノイズを抑えることができ
る。
【００２３】図５は本発明の第２の実施形態に対応して
おり、本発明の第３の実施例である。この実施例は第２
の負荷としてＰＭＯＳ１９とＶＣＣの間に抵抗２３が加
えられ、その接点３０と信号端１２の間に、互いに逆方
向を向いたダイオード２６，２７と、これらにそれぞれ
直列に抵抗２８と２９が接続して構成された第３負荷２
４が接続されている。この第３の実施例では、その基本
的な動作は前記各実施例と同じである。いま、電圧源Ｖ
Ｓの発生電位ＶＳの温度依存がないとした場合、例え
ば、電圧源ＶＳがバンドギャップ基準電圧源の場合にお
いて、ＮＭＯＳ１８とＰＭＯＳ１９は逆相でオン、オフ
すると、信号端１２と接点３０は逆相でハイレベル、ロ
ウレベルになる。ダイオードの順方向電圧は、温度が高
くなると小さくなるが、一方、信号端１２と接点３０の
ロウレベルは近似的に抵抗２の両端電位の抵抗比倍の値
であるが、バイポーラトランジスタ１の順方向電圧は温
度が高くなると小さくなるので、温度が高くなると抵抗
２の両端電位は大きくなる。この結果、信号端１２と接
点３０のロウレベルは温度が高くなると下がることにな
る。しかしながら、第３負荷２４が存在していることに
より、第３負荷２４の両端電位差の絶対値は信号端１２
がハイレベルの時であれ、ロウベルの時であれ、大きく
なる。したがって、この第３負荷２４には温度が高くな
る程大きな電流が流れることになり、抵抗２３，２８，
２９の値とダイオード２６，２７の寸法を適当に選ぶこ
とで０℃〜１２０℃程度の範囲で出力端１５の出力電位
の温度依存が殆どないようにできる。すなわち、ＥＣＬ
１００Ｋレベルの出力ができる。
おり、本発明の第３の実施例である。この実施例は第２
の負荷としてＰＭＯＳ１９とＶＣＣの間に抵抗２３が加
えられ、その接点３０と信号端１２の間に、互いに逆方
向を向いたダイオード２６，２７と、これらにそれぞれ
直列に抵抗２８と２９が接続して構成された第３負荷２
４が接続されている。この第３の実施例では、その基本
的な動作は前記各実施例と同じである。いま、電圧源Ｖ
Ｓの発生電位ＶＳの温度依存がないとした場合、例え
ば、電圧源ＶＳがバンドギャップ基準電圧源の場合にお
いて、ＮＭＯＳ１８とＰＭＯＳ１９は逆相でオン、オフ
すると、信号端１２と接点３０は逆相でハイレベル、ロ
ウレベルになる。ダイオードの順方向電圧は、温度が高
くなると小さくなるが、一方、信号端１２と接点３０の
ロウレベルは近似的に抵抗２の両端電位の抵抗比倍の値
であるが、バイポーラトランジスタ１の順方向電圧は温
度が高くなると小さくなるので、温度が高くなると抵抗
２の両端電位は大きくなる。この結果、信号端１２と接
点３０のロウレベルは温度が高くなると下がることにな
る。しかしながら、第３負荷２４が存在していることに
より、第３負荷２４の両端電位差の絶対値は信号端１２
がハイレベルの時であれ、ロウベルの時であれ、大きく
なる。したがって、この第３負荷２４には温度が高くな
る程大きな電流が流れることになり、抵抗２３，２８，
２９の値とダイオード２６，２７の寸法を適当に選ぶこ
とで０℃〜１２０℃程度の範囲で出力端１５の出力電位
の温度依存が殆どないようにできる。すなわち、ＥＣＬ
１００Ｋレベルの出力ができる。
【００２４】図６は本発明の第２の実施形態に対応して
おり、本発明の第４の実施例である。この実施例は前記
第３の実施例のＰＭＯＳ１９がＮＭＯＳ１９ａに置き換
わり、ゲートが接点２２ではなくＣＭＯＳインバータの
入力に接続して構成されている。この構成からＮＭＯＳ
１８とＮＭＯＳ１９ａが逆相でオン、オフすることは明
らかである。一般にＰＭＯＳはＮＭＯＳより電流供給能
力が劣るので、同じ電流供給能力を得るため、ゲート幅
がＮＭＯＳの２倍のものが用いられる。本実施例ではＮ
ＭＯＳに置き換えたことで、出力回路の面積縮小が更に
促進される。
おり、本発明の第４の実施例である。この実施例は前記
第３の実施例のＰＭＯＳ１９がＮＭＯＳ１９ａに置き換
わり、ゲートが接点２２ではなくＣＭＯＳインバータの
入力に接続して構成されている。この構成からＮＭＯＳ
１８とＮＭＯＳ１９ａが逆相でオン、オフすることは明
らかである。一般にＰＭＯＳはＮＭＯＳより電流供給能
力が劣るので、同じ電流供給能力を得るため、ゲート幅
がＮＭＯＳの２倍のものが用いられる。本実施例ではＮ
ＭＯＳに置き換えたことで、出力回路の面積縮小が更に
促進される。
【００２５】
【発明の効果】以上説明したように本発明は、ＣＭＯＳ
レベルからＥＣＬレベルに変換する出力回路として、出
力バイポーラトランジスタのコレクタが接続された最高
電位と信号端との間に第１のスイッチ及び第１の負荷
を、前記信号端と電流源との間に第２のスイッチを、前
記最高電位と電流源との間に第３のスイッチをそれぞれ
接続し、かつ第１及び３のスイッチはＣＭＯＳレベルに
より同時にオン、オフし、第２のスイッチハこれとは逆
にオフ、オンし、かつ前記電流源を第２のバイポーラト
ランジスタと抵抗で構成し、ＥＣＬ出力がハイの時とロ
ウの時で前記電流源が引く電流の経路を別々とする構成
としたことで、従来のようなＭＯＳトランジスタによる
カレントミラーと演算増幅器で構成された電流源よりも
構成素子数を格段に少なくでき、小面積でしかも製造ば
らつきによるＥＣＬ出力電位のばらつきが小さい出力回
路を得ることができる。また、温度依存性の負荷を接続
することで、ＥＣＬ１０ＫレベルまたはＥＣＬ１００Ｋ
レベルの出力が可能な出力回路を提供できる。さらに、
電流源に接続される第２のスイッチと第３のスイッチの
どちらか一方が必ずオンしているので、電流源を構成す
るバイポーラトランジスタが電流パスを失って飽和を起
こすことはなく、信頼性が向上できる。
レベルからＥＣＬレベルに変換する出力回路として、出
力バイポーラトランジスタのコレクタが接続された最高
電位と信号端との間に第１のスイッチ及び第１の負荷
を、前記信号端と電流源との間に第２のスイッチを、前
記最高電位と電流源との間に第３のスイッチをそれぞれ
接続し、かつ第１及び３のスイッチはＣＭＯＳレベルに
より同時にオン、オフし、第２のスイッチハこれとは逆
にオフ、オンし、かつ前記電流源を第２のバイポーラト
ランジスタと抵抗で構成し、ＥＣＬ出力がハイの時とロ
ウの時で前記電流源が引く電流の経路を別々とする構成
としたことで、従来のようなＭＯＳトランジスタによる
カレントミラーと演算増幅器で構成された電流源よりも
構成素子数を格段に少なくでき、小面積でしかも製造ば
らつきによるＥＣＬ出力電位のばらつきが小さい出力回
路を得ることができる。また、温度依存性の負荷を接続
することで、ＥＣＬ１０ＫレベルまたはＥＣＬ１００Ｋ
レベルの出力が可能な出力回路を提供できる。さらに、
電流源に接続される第２のスイッチと第３のスイッチの
どちらか一方が必ずオンしているので、電流源を構成す
るバイポーラトランジスタが電流パスを失って飽和を起
こすことはなく、信頼性が向上できる。
【図１】本発明の第１の実施形態の回路図である。
【図２】本発明の第２の実施形態の回路図である。
【図３】本発明の第１の実施例の回路図である。
【図４】本発明の第２の実施例の回路図である。
【図５】本発明の第３の実施例の回路図である。
【図６】本発明の第４の実施例の回路図である。
【図７】従来の出力回路の一例の回路図である。
【図８】図７の回路における電流源の回路図である。
１ バイポーラトランジスタ ２ 抵抗 ３ 電圧源 ４〜６ 入力端 ７，１７ 第１スイッチ（ＰＭＯＳ） ８，１８ 第２スイッチ（ＮＭＯＳ） ９，１９ 第３スイッチ（ＰＭＯＳ） １９ａ 第３スイッチ（ＮＭＯＳ） １０ 負荷（第１負荷） １１ 出力トランジスタ １２ 信号端 １４ 電流源 １５ 出力端 ２３ 第２負荷 ２４ 第３負荷 ２５ コンデンサ
Claims (6)
- 【請求項１】 最高電位と最低電位を発生する電圧源
と、コレクタが前記最高電位に接続されベースが信号端
に接続され、エミッタからＥＣＬレベルを出力する出力
バイポーラトランジスタと、前記電圧源によって駆動さ
れる電流源と、前記最高電位と前記出力バイポーラトラ
ンジスタの前記信号端との間にそれぞれ接続される第１
のスイッチ及び第１の負荷と、前記出力バイポーラトラ
ンジスタの前記信号端と前記電流源との間に接続される
第２のスイッチと、前記最高電位と前記電流源との間に
接続される第３のスイッチとを備え、前記第１ないし第
３のスイッチはそれぞれに入力されるＣＭＯＳレベルに
応じて前記第１及び第３のスイッチが同時にオン、オフ
され、第２のスイッチはこれとは逆に同時にオフ、オン
される構成とされ、かつ前記電流源は第２のバイポーラ
トランジスタと抵抗とによって構成されたことを特徴と
する出力回路。 - 【請求項２】 前記第１及び第３のスイッチは一導電チ
ャネル型のＭＯＳトランジスタで構成され、前記第２の
スイッチは逆導電チャネル型のＭＯＳトランジスタで構
成されてなる請求項１に記載の出力回路。 - 【請求項３】 前記電流源は、前記第２のバイポーラト
ランジスタのコレクタが前記第２のスイッチおよび第３
のスイッチに接続され、ベースが前記電圧源に接続さ
れ、エミッタが前記最低電位に接続される請求項１また
は２に記載の出力回路。 - 【請求項４】 前記電流源と並列にコンデンサが接続さ
れてなる請求項３に記載の出力回路。 - 【請求項５】 前記第１の負荷と並列に第２の負荷が接
続され、これら第１の負荷と第２の負荷のそれぞれ前記
信号端に接続された側の間に温度依存性を有する第３の
負荷が接続されてなる請求項１ないし３のいずれかに記
載の出力回路。 - 【請求項６】 前記第３の負荷はダイオードと抵抗の直
列接続したものを互いに逆極性方向に並列接続した請求
項５に記載の出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8168947A JP2904128B2 (ja) | 1996-06-28 | 1996-06-28 | 出力回路 |
| US08/883,874 US5945842A (en) | 1996-06-28 | 1997-06-27 | Output circuit for conversion from CMOS circuit level to ECL circuit level |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8168947A JP2904128B2 (ja) | 1996-06-28 | 1996-06-28 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022814A JPH1022814A (ja) | 1998-01-23 |
| JP2904128B2 true JP2904128B2 (ja) | 1999-06-14 |
Family
ID=15877494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8168947A Expired - Lifetime JP2904128B2 (ja) | 1996-06-28 | 1996-06-28 | 出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5945842A (ja) |
| JP (1) | JP2904128B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101674071B (zh) * | 2008-09-11 | 2011-08-24 | 上海华虹Nec电子有限公司 | 物理层接口电路 |
| JP5674687B2 (ja) * | 2012-01-17 | 2015-02-25 | 株式会社東芝 | スイッチ回路、および電力供給装置 |
| US9929705B2 (en) * | 2016-05-24 | 2018-03-27 | Fluke Corporation | Transconductance amplifier having low distortion |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4912347A (en) * | 1987-08-25 | 1990-03-27 | American Telephone And Telegraph Company, At&T Bell Laboratories | CMOS to ECL output buffer |
| JPH0770983A (ja) * | 1993-08-30 | 1995-03-14 | Nippon Paper Ind Co Ltd | 防湿・防水紙用塗工基紙及びそれを用いた防湿・防水紙 |
| JP2699823B2 (ja) * | 1993-09-24 | 1998-01-19 | 日本電気株式会社 | 半導体集積回路 |
-
1996
- 1996-06-28 JP JP8168947A patent/JP2904128B2/ja not_active Expired - Lifetime
-
1997
- 1997-06-27 US US08/883,874 patent/US5945842A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5945842A (en) | 1999-08-31 |
| JPH1022814A (ja) | 1998-01-23 |
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