JP2522587B2 - 基準電圧源回路 - Google Patents
基準電圧源回路Info
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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- G05F3/265—Current mirrors using bipolar transistors only
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えばバイポーラモノリシック集積回路
に使用される基準バイアス電源回路に係わり、特に、イ
ンバーテッドダーリントン接続された増幅回路の電流バ
イアスを決定するために使用される基準バイアス電源回
路に関する。
に使用される基準バイアス電源回路に係わり、特に、イ
ンバーテッドダーリントン接続された増幅回路の電流バ
イアスを決定するために使用される基準バイアス電源回
路に関する。
（従来の技術） 一般に、エミッタ接地の電流増幅段を電圧増幅器とし
て使用する場合、出力ダイナミックレンジを考慮して出
力負荷抵抗の無信号時の電位を電源電圧の２分の１に設
定している。つまり、エミッタ接地のトランジスタの無
信号時の電流バイアスを受けて出力負荷抵抗での電圧降
下を電源電圧の２分の１となるように設定している。
て使用する場合、出力ダイナミックレンジを考慮して出
力負荷抵抗の無信号時の電位を電源電圧の２分の１に設
定している。つまり、エミッタ接地のトランジスタの無
信号時の電流バイアスを受けて出力負荷抵抗での電圧降
下を電源電圧の２分の１となるように設定している。
一方、電流増幅段にインバーテッドダーリントン接続
回路を使用して電圧増幅器を構成する場合、入力段のト
ランジスタは、例えば定電流でバイアスしたダイオード
接続のトランジスタにより一定の電流でバイアスするこ
とが可能である。しかし、入力段のトランジスタのコレ
クタにベースが直接接続された出力段トランジスタのコ
レクタ電流は、電流利得のばらつきにより変動する。こ
のため、出力のダイナミックレンジを考慮して、無信号
時に出力負荷抵抗での電圧降下を電源電圧の２分の１に
設定することが困難となる。そこで、従来は次のような
構成としている。
回路を使用して電圧増幅器を構成する場合、入力段のト
ランジスタは、例えば定電流でバイアスしたダイオード
接続のトランジスタにより一定の電流でバイアスするこ
とが可能である。しかし、入力段のトランジスタのコレ
クタにベースが直接接続された出力段トランジスタのコ
レクタ電流は、電流利得のばらつきにより変動する。こ
のため、出力のダイナミックレンジを考慮して、無信号
時に出力負荷抵抗での電圧降下を電源電圧の２分の１に
設定することが困難となる。そこで、従来は次のような
構成としている。
第３図は、従来のインバーテッドダーリントン接続さ
れた増幅段の電流バイアス回路を示すものである。
れた増幅段の電流バイアス回路を示すものである。
所定電圧Vccが供給される電源端子20には、基準電圧
源回路21及び増幅回路22が接続されている。
源回路21及び増幅回路22が接続されている。
基準電圧源回路21において、一端が前記電源端子20に
接続される電流源I refの他端にはダイオード接続され
たNPNトランジスタQ1のコレクタ、ベースが接続されて
いる。このトランジスタQ1のエミッタは接地され、ベー
スは抵抗Riを介して増幅回路22を構成するNPNトランジ
スタQ2のベースに接続されている。このNPNトランジス
タQ2のベースには結合容量Ciを介して信号源viが接続さ
れている。
接続される電流源I refの他端にはダイオード接続され
たNPNトランジスタQ1のコレクタ、ベースが接続されて
いる。このトランジスタQ1のエミッタは接地され、ベー
スは抵抗Riを介して増幅回路22を構成するNPNトランジ
スタQ2のベースに接続されている。このNPNトランジス
タQ2のベースには結合容量Ciを介して信号源viが接続さ
れている。
前記増幅回路22において、NPNトランジスタQ2のコレ
クタにはダイオード接続されたトランジスタQ3のベース
とコレクタが接続され、このトランジスタQ3のエミッタ
は前記電源端子20に接続されている。このトランジスタ
Q3のベースはPNPトランジスタQ4のベースに接続されて
いる。このトランジスタQ4のエミッタは前記電源端子20
に接続され、コレクタは出力端子23に接続されるととも
に、抵抗RLを介して接地されている。前記トランジスタ
Q1、Q2、およびQ3、Q4はそれぞれカレントミラー回路を
構成している。
クタにはダイオード接続されたトランジスタQ3のベース
とコレクタが接続され、このトランジスタQ3のエミッタ
は前記電源端子20に接続されている。このトランジスタ
Q3のベースはPNPトランジスタQ4のベースに接続されて
いる。このトランジスタQ4のエミッタは前記電源端子20
に接続され、コレクタは出力端子23に接続されるととも
に、抵抗RLを介して接地されている。前記トランジスタ
Q1、Q2、およびQ3、Q4はそれぞれカレントミラー回路を
構成している。
上記構成において、トランジスタQ1、Q2とトランジス
タQ3、Q4の電気的特性が揃っており、各トランジスタの
電流利得がある程度高い場合、安定したバイアス電流を
設定することができる。
タQ3、Q4の電気的特性が揃っており、各トランジスタの
電流利得がある程度高い場合、安定したバイアス電流を
設定することができる。
（発明が解決しようとする課題） 一般に、定電圧動作を目的とした電流増幅段として増
幅回路は、上記のようにNPNトランジスタQ2とPNPトラン
ジスタQ4とをダーリントン接続した所謂インバーテッド
ダーリントン構成とし、さらに、使用するトランジスタ
の電流利得のばらつきを考慮して、トランジスタQ4にト
ランジスタQ3を接続し、カレントミラー回路を設けてい
る。このようにトランジスタQ3を設けることにより、ト
ランジスタQ4のコレクタ電流をその電流利得に依存する
ことなく、トランジスタQ3、Q4のエミッタ面積比によっ
て決定できる。このため、無信号時における抵抗RLの電
圧降下を電源電圧の２分の１に設定できる。
幅回路は、上記のようにNPNトランジスタQ2とPNPトラン
ジスタQ4とをダーリントン接続した所謂インバーテッド
ダーリントン構成とし、さらに、使用するトランジスタ
の電流利得のばらつきを考慮して、トランジスタQ4にト
ランジスタQ3を接続し、カレントミラー回路を設けてい
る。このようにトランジスタQ3を設けることにより、ト
ランジスタQ4のコレクタ電流をその電流利得に依存する
ことなく、トランジスタQ3、Q4のエミッタ面積比によっ
て決定できる。このため、無信号時における抵抗RLの電
圧降下を電源電圧の２分の１に設定できる。
２つのトランジスタをダーリントン接続した場合、ト
ランジスタ単体の場合に比べて電流利得が２乗となるは
ずである。しかし、上記回路のように、トランジスタQ2
とQ4の相互間にトランジスタQ3が接続されている場合、
電流利得を高くすることができないものである。
ランジスタ単体の場合に比べて電流利得が２乗となるは
ずである。しかし、上記回路のように、トランジスタQ2
とQ4の相互間にトランジスタQ3が接続されている場合、
電流利得を高くすることができないものである。
そこで、電流利得を高くするため、第４図に示すごと
く、トランジスタQ3のエミッタと電源Vccとの間に抵抗
Ｒを挿入し、信号電流によってトランジスタQ3、Q4で構
成されるカレントミラー回路の電流利得を増加させる構
成が考えられる。しかし、この場合、入出力特性が線形
とならないため、歪成分が増加するという問題を有して
いる。
く、トランジスタQ3のエミッタと電源Vccとの間に抵抗
Ｒを挿入し、信号電流によってトランジスタQ3、Q4で構
成されるカレントミラー回路の電流利得を増加させる構
成が考えられる。しかし、この場合、入出力特性が線形
とならないため、歪成分が増加するという問題を有して
いる。
この発明は、上記従来の基準電圧源回路が有する課題
を解決するものであり、高い電流利得を有するととも
に、歪成分を減少したダーリントン接続の電流増幅段を
バイアスすることが可能な基準電圧源回路を提供しよう
とするものである。
を解決するものであり、高い電流利得を有するととも
に、歪成分を減少したダーリントン接続の電流増幅段を
バイアスすることが可能な基準電圧源回路を提供しよう
とするものである。
［発明の構成］ （課題を解決するための手段） この発明は上記課題を解決するため、共通エミッタが
定電流源によってバイアスされた差動対トランジスタ
と、 これら差動対トランジスタの各コレクタに接続され、
これらトランジスタとは逆導電性のトランジスタによっ
て構成されたカレントミラー回路と、 前記差動対トランジスタの一方のベースと接地電位間
に接続された基準電位回路と、 前記カレントミラー回路の出力を前記差動対トランジ
スタの他方のベースに負帰還し、ボルテージフォロアを
構成する回路手段とを具備し、 前記接地電位と前記他方のベース間の電圧をダーリン
トン接続されたトランジスタの基準バイアス電圧として
いる。
定電流源によってバイアスされた差動対トランジスタ
と、 これら差動対トランジスタの各コレクタに接続され、
これらトランジスタとは逆導電性のトランジスタによっ
て構成されたカレントミラー回路と、 前記差動対トランジスタの一方のベースと接地電位間
に接続された基準電位回路と、 前記カレントミラー回路の出力を前記差動対トランジ
スタの他方のベースに負帰還し、ボルテージフォロアを
構成する回路手段とを具備し、 前記接地電位と前記他方のベース間の電圧をダーリン
トン接続されたトランジスタの基準バイアス電圧として
いる。
また、前記ダーリントン接続されたトランジスタのう
ち出力段トランジスタのエミッタの面積は、前記差動対
トランジスタの整数倍とされている。
ち出力段トランジスタのエミッタの面積は、前記差動対
トランジスタの整数倍とされている。
さらに、前記基準電圧回路はダイオード接続されたト
ランジスタによって構成され、前記ダーリントン接続さ
れたトランジスタのうち入力段トランジスタのエミッタ
の面積は、前記ダイオード接続されたトランジスタの整
数倍とされている。
ランジスタによって構成され、前記ダーリントン接続さ
れたトランジスタのうち入力段トランジスタのエミッタ
の面積は、前記ダイオード接続されたトランジスタの整
数倍とされている。
（作用） すなわち、この発明は、共通エミッタが定電流源によ
ってバイアスされた差動対トランジスタのコレクタにカ
レントミラー回路を接続し、且つ、差動対トランジスタ
の一方のベースに基準電位回路を接続し、他方のベース
にカレントミラー回路の出力電流を負帰還する回路手段
を設け、この他方のベースと接地間の電圧をダーリント
ン接続されたトランジスタのうち入力段トランジスタに
バイアス電源として供給している。したがって、ダーリ
ントン接続されたトランジスタのうち出力段トランジス
タのベース電流に相当する電流で入力段トランジスタを
常に電流バイアスできるため、ダーリントン構成の増幅
段の本来の電流利得を低下することなく、出力段のバイ
アス電流を設定することができるとともに、歪成分を減
少することができる。
ってバイアスされた差動対トランジスタのコレクタにカ
レントミラー回路を接続し、且つ、差動対トランジスタ
の一方のベースに基準電位回路を接続し、他方のベース
にカレントミラー回路の出力電流を負帰還する回路手段
を設け、この他方のベースと接地間の電圧をダーリント
ン接続されたトランジスタのうち入力段トランジスタに
バイアス電源として供給している。したがって、ダーリ
ントン接続されたトランジスタのうち出力段トランジス
タのベース電流に相当する電流で入力段トランジスタを
常に電流バイアスできるため、ダーリントン構成の増幅
段の本来の電流利得を低下することなく、出力段のバイ
アス電流を設定することができるとともに、歪成分を減
少することができる。
（実施例） 以下、この発明の実施例について図面を参照して説明
する。
する。
第１図において、電源Vccが供給される電源端子10に
は、基準電圧源回路11およびこの基準電圧源回路11によ
ってバイアスされた増幅回路12が接続されている。
は、基準電圧源回路11およびこの基準電圧源回路11によ
ってバイアスされた増幅回路12が接続されている。
前記基準電圧源回路11において、一端が前記電源端子
10に接続された定電流源13の他端は、差動対14を構成す
るPNPトランジスタQ11、Q12のエミッタが接続されてい
る。トランジスタQ11のベースはダイオード接続された
トランジスタQ15を介して接地され、コレクタはカレン
トミラー回路15を構成するNPNトランジスタQ13のコレク
タ、ベース及びNPNトランジスタQ14のベースに接続され
ている。これらトランジスタQ13、Q14のエミッタは接地
され、トランジスタQ14のコレクタは前記トランジスタQ
12のコレクタ及びベースに接続されている。
10に接続された定電流源13の他端は、差動対14を構成す
るPNPトランジスタQ11、Q12のエミッタが接続されてい
る。トランジスタQ11のベースはダイオード接続された
トランジスタQ15を介して接地され、コレクタはカレン
トミラー回路15を構成するNPNトランジスタQ13のコレク
タ、ベース及びNPNトランジスタQ14のベースに接続され
ている。これらトランジスタQ13、Q14のエミッタは接地
され、トランジスタQ14のコレクタは前記トランジスタQ
12のコレクタ及びベースに接続されている。
前記トランジスタQ12のベースは抵抗Riを介して増幅
回路12を構成するNPNトランジスタQ16のベースに接続さ
れている。このベースには、さらに結合容量Ciを介して
信号源viが接続されている。このトランジスタQ16はPNP
トランジスタQ17とインバーテッドダーリントン接続さ
れている。すなわち、トランジスタQ16のエミッタは接
地され、コレクタはトランジスタQ17のベースに接続さ
れている。このトランジスタQ17のエミッタは前記電源
端子10に接続され、これは出力端子16に接続されるとと
もに、抵抗RLを介して接地されている。
回路12を構成するNPNトランジスタQ16のベースに接続さ
れている。このベースには、さらに結合容量Ciを介して
信号源viが接続されている。このトランジスタQ16はPNP
トランジスタQ17とインバーテッドダーリントン接続さ
れている。すなわち、トランジスタQ16のエミッタは接
地され、コレクタはトランジスタQ17のベースに接続さ
れている。このトランジスタQ17のエミッタは前記電源
端子10に接続され、これは出力端子16に接続されるとと
もに、抵抗RLを介して接地されている。
上記回路は、１対１カレントミラー回路15を構成する
トランジスタQ13の出力をトランジスタQ12のベースに負
帰還してボルテージホロワを構成している。したがっ
て、トランジスタQ11のコレクタには定電流源13から出
力される定電流I refの1/2の電流が流れ、このトランジ
スタQ11のベース電流によってバイアスされたトランジ
スタQ15のベース・エミッタ間電圧がトランジスタQ12の
ベースに得られる。
トランジスタQ13の出力をトランジスタQ12のベースに負
帰還してボルテージホロワを構成している。したがっ
て、トランジスタQ11のコレクタには定電流源13から出
力される定電流I refの1/2の電流が流れ、このトランジ
スタQ11のベース電流によってバイアスされたトランジ
スタQ15のベース・エミッタ間電圧がトランジスタQ12の
ベースに得られる。
一方、NPNトランジスタQ15とトランジスタQ16のエミ
ッタの面積比を１対ｎとし、PNPトランジスタの電流利
得をβｐとすると、増幅回路12の出力バイアス電流Ioは Io＝I ref/2×1/βｐ×ｎ×βｐ ＝I ref・n/2 と表される。増幅回路12のPNPトランジスタQ17と基準電
圧源回路11のPNPトランジスタQ11、Q12とは電流利得が
等しいという条件が必要となる。したがって、これらト
ランジスタQ11、Q12とトランジスタQ17とのエミッタ面
積比も１対ｎとすることが望ましい。
ッタの面積比を１対ｎとし、PNPトランジスタの電流利
得をβｐとすると、増幅回路12の出力バイアス電流Ioは Io＝I ref/2×1/βｐ×ｎ×βｐ ＝I ref・n/2 と表される。増幅回路12のPNPトランジスタQ17と基準電
圧源回路11のPNPトランジスタQ11、Q12とは電流利得が
等しいという条件が必要となる。したがって、これらト
ランジスタQ11、Q12とトランジスタQ17とのエミッタ面
積比も１対ｎとすることが望ましい。
上記実施例によれば、基準電圧源回路11において差動
対を構成するPNPトランジスタQ11、Q12のコレクタにNPN
トランジスタQ13、Q14によって構成されたカレントミラ
ー回路15を接続し、このカレントミラー回路15の出力を
トランジスタQ12のベースに負帰還することによってボ
ルテージホロワを構成し、さらに、トランジスタQ11の
ベースにダイオード接続されたトランジスタQ15を接続
し、このトランジスタQ15をトランジスタQ11のベース電
流によって電流バイアスし、このトランジスタQ15のベ
ース・エミッタ間の電圧をボルテージホロアを介して増
幅回路12のトランジスタQ16のベースに供給している。
したがって、トランジスタQ17のコレクタ電流を電流利
得に依存することなく、トランジスタQ15とQ16のエミッ
タ面積比と定電流源13の電流値とによって決定できるた
め、トランジスタQ17のコレクタ電流の変動を最小限に
抑えることができ、電源電圧に対して出力ダイナミック
レンジが最大となる無信号時の出力直流電位を安定に設
定できる。しかも、トランジスタQ16とQ17の相互間に、
従来のようにカレントミラー回路を構成するためのトラ
ンジスタを設ける必要がなく、ダーリントン接続回路と
しての正規の電流利得を得ることができる。
対を構成するPNPトランジスタQ11、Q12のコレクタにNPN
トランジスタQ13、Q14によって構成されたカレントミラ
ー回路15を接続し、このカレントミラー回路15の出力を
トランジスタQ12のベースに負帰還することによってボ
ルテージホロワを構成し、さらに、トランジスタQ11の
ベースにダイオード接続されたトランジスタQ15を接続
し、このトランジスタQ15をトランジスタQ11のベース電
流によって電流バイアスし、このトランジスタQ15のベ
ース・エミッタ間の電圧をボルテージホロアを介して増
幅回路12のトランジスタQ16のベースに供給している。
したがって、トランジスタQ17のコレクタ電流を電流利
得に依存することなく、トランジスタQ15とQ16のエミッ
タ面積比と定電流源13の電流値とによって決定できるた
め、トランジスタQ17のコレクタ電流の変動を最小限に
抑えることができ、電源電圧に対して出力ダイナミック
レンジが最大となる無信号時の出力直流電位を安定に設
定できる。しかも、トランジスタQ16とQ17の相互間に、
従来のようにカレントミラー回路を構成するためのトラ
ンジスタを設ける必要がなく、ダーリントン接続回路と
しての正規の電流利得を得ることができる。
また、上記構成によれば、ダーリントン接続されるト
ランジスタQ16とQ17の相互間に、従来のようにトランジ
スタQ16に流れる特定の電流までトランジスタQ17を応答
させないための抵抗が介在しないため、トランジスタQ1
6の変化電流に対して、トランジスタQ17はそれが有する
電流利得にて応答することとなる。したがって、トラン
ジスタQ16とQ17間の関係が線形となり、歪み成分を減少
することができる。
ランジスタQ16とQ17の相互間に、従来のようにトランジ
スタQ16に流れる特定の電流までトランジスタQ17を応答
させないための抵抗が介在しないため、トランジスタQ1
6の変化電流に対して、トランジスタQ17はそれが有する
電流利得にて応答することとなる。したがって、トラン
ジスタQ16とQ17間の関係が線形となり、歪み成分を減少
することができる。
第２図は、この発明の第２の実施例を示すものであ
り、この発明をＢ級増幅器に適用したものである。
り、この発明をＢ級増幅器に適用したものである。
すなわち、この実施例は、導電性が相違するトランジ
スタによって構成された第１、第２の基準電圧源回路1
1、11aと、導電性が相違するトランジスタによってイン
バーテッドダーリントン回路が構成された第１、第２の
増幅回路12、12aを２つ組合わせたものであり、出力端
子16には、コンデンサCoおよび負荷抵抗RLが接続されて
いる。
スタによって構成された第１、第２の基準電圧源回路1
1、11aと、導電性が相違するトランジスタによってイン
バーテッドダーリントン回路が構成された第１、第２の
増幅回路12、12aを２つ組合わせたものであり、出力端
子16には、コンデンサCoおよび負荷抵抗RLが接続されて
いる。
尚、同図において、第１図と同一部分には同一符号を
付し、第２の基準電圧源回路11a、第２の増幅回路12aに
おいて、第１の基準電圧源回路11、第１の増幅回路12に
対応する部分には、同一符号に添字ａを付して示す。
付し、第２の基準電圧源回路11a、第２の増幅回路12aに
おいて、第１の基準電圧源回路11、第１の増幅回路12に
対応する部分には、同一符号に添字ａを付して示す。
このようにＢ級増幅器を構成した場合、比較的低電圧
まで動作することが可能であり、しかも、アイドル電流
（出力段バイアス電流）のばらつきが少ない増幅器を提
供できる。
まで動作することが可能であり、しかも、アイドル電流
（出力段バイアス電流）のばらつきが少ない増幅器を提
供できる。
尚、この発明は上記実施例に限定されるものではな
く、要旨を変えない範囲において種々変形実施可能なこ
とは勿論である。
く、要旨を変えない範囲において種々変形実施可能なこ
とは勿論である。
［発明の効果］ 以上詳述したようにこの発明によれば、高い電流利得
を有するとともに、歪成分を減少したダーリントン接続
の電流増幅段をバイアスすることが可能な基準電圧源回
路を提供できる。
を有するとともに、歪成分を減少したダーリントン接続
の電流増幅段をバイアスすることが可能な基準電圧源回
路を提供できる。
第１図はこの発明の第１の実施例を示す回路図、第２図
はこの発明の第２の実施例を示す回路図、第３図、第４
図はそれぞれ従来の基準電圧源回路を示す回路図であ
る。 11、11a……基準電圧源回路、12、12a……増幅回路、14
……差動対、Q11、Q12……PNPトランジスタ、Q15……NP
Nトランジスタ、Q16……NPNトランジスタ、Q17……PNP
トランジスタ。
はこの発明の第２の実施例を示す回路図、第３図、第４
図はそれぞれ従来の基準電圧源回路を示す回路図であ
る。 11、11a……基準電圧源回路、12、12a……増幅回路、14
……差動対、Q11、Q12……PNPトランジスタ、Q15……NP
Nトランジスタ、Q16……NPNトランジスタ、Q17……PNP
トランジスタ。
Claims (4)
- 【請求項１】ダーリントン接続されたトランジスタに基
準バイアス電圧を供給する基準電圧源回路において、 共通エミッタが定電流源によってバイアスされた差動対
トランジスタと、 これら差動対トランジスタの各コレクタに接続され、こ
れらトランジスタとは逆導電性のトランジスタによって
構成されたカレントミラー回路と、 前記差動対トランジスタの一方のベースと接地電位間に
接続された基準電位回路と、 前記カレントミラー回路の出力を前記差動対トランジス
タの他方のベースに負帰還し、ボルテージフォロアを構
成する回路手段とを具備し、 前記接地電位と前記差動対トランジスタの他方のベース
間の電圧をダーリントン接続されたトランジスタの基準
バイアス電圧とすることを特徴とする基準電圧源回路。 - 【請求項２】前記ダーリントン接続されたトランジスタ
のうち出力段トランジスタのエミッタの面積は、前記差
動対トランジスタの整数倍とされていることを特徴とす
る請求項１記載の基準電圧源回路。 - 【請求項３】前記基準電位回路はダイオード接続された
トランジスタによって構成され、前記ダーリントン接続
されたトランジスタのうち入力段トランジスタのエミッ
タの面積は、前記ダイオード接続されたトランジスタの
整数倍とされていることを特徴とする請求項１記載の基
準電圧源回路。 - 【請求項４】第１導電型の第１のトランジスタおよび第
２導電型の第２のトランジスタを有し、前記第１のトラ
ンジスタのベースには第１の基準バイアス電圧が供給さ
れ、前記第２のトランジスタのコレクタは出力端に接続
された第１のダーリントン回路と、 第２導電型の第３のトランジスタおよび第１導電型の第
４のトランジスタを有し、前記第３のトランジスタのベ
ースには第２の基準バイアス電圧が供給され、前記第４
のトランジスタのコレクタは前記出力端に接続された第
２のダーリントン回路と、 前記第１、第２のダーリントン回路に前記第１、第２の
基準バイアス電圧を供給するための第１、第２の基準電
圧源回路とを具備し、 前記第１の基準電圧源回路は、 エミッタが共通接続され、差動増幅器を構成する第２導
電型の第５、第６のトランジスタと、 第１の電位と前記第５、第６のトランジスタのエミッタ
の相互間に接続された第１の定電流源と、 前記第５のトランジスタのベースに接続され、基準電位
を発生する第１の基準電位回路と、 各コレクタが前記第５、第６のトランジスタのコレクタ
に接続され、カレントミラー回路を構成する第１導電型
の第７、第８のトランジスタと、 前記第８のトランジスタの出力電流を前記第６のトラン
ジスタのベースに負帰還し、、ボルテージフォロアを構
成する回路手段とを含み、前記第６のトランジスタのベ
ースと前記第１の電位間に前記第１の基準バイアス電圧
を発生し、 前記第２の基準電圧源回路は、 エミッタが共通接続され、差動増幅器を構成する第１導
電型の第９、第10のトランジスタと、 前記第１の電位と異なる第２の電位と前記第９、第10の
トランジスタのエミッタの相互間に接続された第２の定
電流源と、 前記第９のトランジスタのベースに接続され、基準電位
を発生する第２の基準電位回路； 各コレクタが前記第９、第10のトランジスタのコレクタ
に接続され、カレントミラー回路を構成する第２導電型
の第11、第12のトランジスタと、 前記第12のトランジスタの出力電流を前記第10のトラン
ジスタのベースに負帰還し、ボルテージフォロアを構成
する回路手段とを含み、前記第10のトランジスタのベー
スと前記第２の電位間に前記第２の基準バイアス電圧を
発生することを特徴とする基準電圧源回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164563A JP2522587B2 (ja) | 1990-06-22 | 1990-06-22 | 基準電圧源回路 |
| US07/718,976 US5140181A (en) | 1990-06-22 | 1991-06-21 | Reference voltage source circuit for a Darlington circuit |
| KR1019910010388A KR920001849A (ko) | 1990-06-22 | 1991-06-22 | 기준전압원회로 |
| KR2019960013034U KR960007099Y1 (ko) | 1990-06-22 | 1996-05-23 | 기준전압원 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164563A JP2522587B2 (ja) | 1990-06-22 | 1990-06-22 | 基準電圧源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0454712A JPH0454712A (ja) | 1992-02-21 |
| JP2522587B2 true JP2522587B2 (ja) | 1996-08-07 |
Family
ID=15795544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2164563A Expired - Fee Related JP2522587B2 (ja) | 1990-06-22 | 1990-06-22 | 基準電圧源回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5140181A (ja) |
| JP (1) | JP2522587B2 (ja) |
| KR (1) | KR920001849A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5287054A (en) * | 1993-03-05 | 1994-02-15 | National Semiconductor Corporation | Attenuating voltage follower circuit |
| US5528193A (en) * | 1994-11-21 | 1996-06-18 | National Semiconductor Corporation | Circuit for generating accurate voltage levels below substrate voltage |
| KR100201837B1 (ko) * | 1996-11-28 | 1999-06-15 | 전주범 | 직류 제어 차동 베이스 전압 발생 회로 |
| JP3263334B2 (ja) * | 1997-03-25 | 2002-03-04 | 株式会社東芝 | 電流源回路 |
| JP4040455B2 (ja) * | 2002-12-27 | 2008-01-30 | シャープ株式会社 | 光リーク電流補償回路およびそれを用いる光信号用回路 |
| US6927634B1 (en) | 2003-07-18 | 2005-08-09 | Sirenza Microdevices, Inc. | Self-biased Darlington amplifier |
| JP4863818B2 (ja) * | 2006-08-29 | 2012-01-25 | セイコーインスツル株式会社 | 温度センサ回路 |
| JP4789023B1 (ja) * | 2010-09-22 | 2011-10-05 | 恒太 野田 | 冷媒ガスを使用しない低温空気生成装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1568056A (en) * | 1975-10-31 | 1980-05-21 | Dolby Laboratories Inc | Electrically variable impedance ciruits |
| JPS5995621A (ja) * | 1982-11-22 | 1984-06-01 | Toshiba Corp | 基準電圧回路 |
-
1990
- 1990-06-22 JP JP2164563A patent/JP2522587B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-21 US US07/718,976 patent/US5140181A/en not_active Expired - Lifetime
- 1991-06-22 KR KR1019910010388A patent/KR920001849A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0454712A (ja) | 1992-02-21 |
| US5140181A (en) | 1992-08-18 |
| KR920001849A (ko) | 1992-01-30 |
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