JP2930024B2 - 電圧比較回路 - Google Patents
電圧比較回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に電圧比較回路に関する。
し、特に電圧比較回路に関する。
【０００２】
【従来の技術】従来の電圧比較回路は、例えば図３に示
すようなもので、ダーリントン接続されたＰＮＰトラン
ジスタＱ０１、Ｑ０３と、同じくダーリントン接続され
たＰＮＰトランジスタＱ０２、Ｑ０４とにより差動トラ
ンジスタ対を構成している。ＰＮＰトランジスタＱ０
１、Ｑ０２のエミッタには定電流源Ｉ１が接続され、定
電流ＩＯ１が供給されている。ＰＮＰトランジスタＱ０
３およびＱ０４のコレクタは接地されており、ＰＮＰト
ランジスタＱ０３のベースは反転入力端子ＩＮ−を介し
て第１の信号源ｖ１に接続され、ＰＮＰトランジスタＱ
０４のベースは非反転入力端子ＩＮ＋を介して第２の信
号源ｖ２に接続されている。
すようなもので、ダーリントン接続されたＰＮＰトラン
ジスタＱ０１、Ｑ０３と、同じくダーリントン接続され
たＰＮＰトランジスタＱ０２、Ｑ０４とにより差動トラ
ンジスタ対を構成している。ＰＮＰトランジスタＱ０
１、Ｑ０２のエミッタには定電流源Ｉ１が接続され、定
電流ＩＯ１が供給されている。ＰＮＰトランジスタＱ０
３およびＱ０４のコレクタは接地されており、ＰＮＰト
ランジスタＱ０３のベースは反転入力端子ＩＮ−を介し
て第１の信号源ｖ１に接続され、ＰＮＰトランジスタＱ
０４のベースは非反転入力端子ＩＮ＋を介して第２の信
号源ｖ２に接続されている。
【０００３】ＰＮＰトランジスタＱ０１およびＱ０２の
コレクタは、ＮＰＮトランジスタＱ０５、Ｑ０６よりな
るカレントミラー回路を介して接地され、ＮＰＮトラン
ジスタＱ０６のコレクタは、エミッタが接地されたＮＰ
ＮトランジスタＱ１４のベースに接続されている。ＮＰ
ＮトランジスタＱ１４のコレクタと定電圧源ＶＣＣとの
間には負荷抵抗ＲＬが接続されており、出力端子ＶＯよ
り出力電圧ＶＯＵＴを取り出している。
コレクタは、ＮＰＮトランジスタＱ０５、Ｑ０６よりな
るカレントミラー回路を介して接地され、ＮＰＮトラン
ジスタＱ０６のコレクタは、エミッタが接地されたＮＰ
ＮトランジスタＱ１４のベースに接続されている。ＮＰ
ＮトランジスタＱ１４のコレクタと定電圧源ＶＣＣとの
間には負荷抵抗ＲＬが接続されており、出力端子ＶＯよ
り出力電圧ＶＯＵＴを取り出している。
【０００４】このような電圧比較回路において、第１の
信号源ｖ１から入力される信号の電圧が、第２の信号源
ｖ２から入力される信号の電圧よりも低い場合、ＰＮＰ
トランジスタＱ０１、Ｑ０３がオン状態、ＰＮＰトラン
ジスタＱ０２、Ｑ０４がオフ状態となり、ＮＰＮトラン
ジスタＱ１４のベース電流は供給されず、ＮＰＮトラン
ジスタＱ１４はオフ状態となり、出力端子ＶＯにハイレ
ベル、すなわち電源電圧ＶＣＣが出力される。逆に、第
１の信号源ｖ１より入力される信号の電圧が、第２の信
号源ｖ２より入力される信号の電圧が高い場合、ＰＮＰ
トランジスタＱ０１、Ｑ０３がオフ状態、ＰＮＰトラン
ジスタＱ０２、Ｑ０４がオン状態となり、ＰＮＰトラン
ジスタＱ０２のコレクタを通じて、ＮＰＮトランジスタ
Ｑ１４のベースに電流が供給され、ＮＰＮトランジスタ
Ｑ１４がオン状態となり、出力端子ＶＯにローレベル、
すなわちほぼグランドレベルが出力される。
信号源ｖ１から入力される信号の電圧が、第２の信号源
ｖ２から入力される信号の電圧よりも低い場合、ＰＮＰ
トランジスタＱ０１、Ｑ０３がオン状態、ＰＮＰトラン
ジスタＱ０２、Ｑ０４がオフ状態となり、ＮＰＮトラン
ジスタＱ１４のベース電流は供給されず、ＮＰＮトラン
ジスタＱ１４はオフ状態となり、出力端子ＶＯにハイレ
ベル、すなわち電源電圧ＶＣＣが出力される。逆に、第
１の信号源ｖ１より入力される信号の電圧が、第２の信
号源ｖ２より入力される信号の電圧が高い場合、ＰＮＰ
トランジスタＱ０１、Ｑ０３がオフ状態、ＰＮＰトラン
ジスタＱ０２、Ｑ０４がオン状態となり、ＰＮＰトラン
ジスタＱ０２のコレクタを通じて、ＮＰＮトランジスタ
Ｑ１４のベースに電流が供給され、ＮＰＮトランジスタ
Ｑ１４がオン状態となり、出力端子ＶＯにローレベル、
すなわちほぼグランドレベルが出力される。
【０００５】一般に、電圧比較回路が正常に動作するこ
とが可能な入力電圧の上限から下限までの値を同相入力
電圧範囲というが、図３に示す電圧比較回路の同相入力
電圧範囲の下限値（以下ＶＩＭＩＮと略記する）は、Ｐ
ＮＰトランジスタＱ０１、Ｑ０２、Ｑ０３、Ｑ０４およ
びＮＰＮトランジスタＱ０５の導通時のベース−エミッ
タ間電圧の絶対値がＶＢＥで全て等しいとし、ＰＮＰト
ランジスタＱ０１の飽和時のコレクタ−エミッタ間電圧
をＶＣＥＳとすると、 ＶＩＭＩＮ＝−ＶＢＥ＋ＶＣＥＳ ・・・（１） となる。ＶＢＥの値が例えば０．７［Ｖ］、ＶＣＥＳの
値が例えば０［Ｖ］であるとした場合、ＶＩＭＩＮは−
０．７［Ｖ］となる。
とが可能な入力電圧の上限から下限までの値を同相入力
電圧範囲というが、図３に示す電圧比較回路の同相入力
電圧範囲の下限値（以下ＶＩＭＩＮと略記する）は、Ｐ
ＮＰトランジスタＱ０１、Ｑ０２、Ｑ０３、Ｑ０４およ
びＮＰＮトランジスタＱ０５の導通時のベース−エミッ
タ間電圧の絶対値がＶＢＥで全て等しいとし、ＰＮＰト
ランジスタＱ０１の飽和時のコレクタ−エミッタ間電圧
をＶＣＥＳとすると、 ＶＩＭＩＮ＝−ＶＢＥ＋ＶＣＥＳ ・・・（１） となる。ＶＢＥの値が例えば０．７［Ｖ］、ＶＣＥＳの
値が例えば０［Ｖ］であるとした場合、ＶＩＭＩＮは−
０．７［Ｖ］となる。
【０００６】一方、同相入力電圧の上限（以下ＶＩＭＡ
Ｘと略記する）は、定電流源Ｉ１が動作するために必要
なＩ１の両端電圧の最小値をＶＩＣＭＩＮとすると、 ＶＩＭＡＸ＝ＶＣＣ−ＶＩＣＭＩＮ−２・ＶＢＥ ・・・（２） となる。したがって、入力信号ｖ１およびｖ２に（２）
式で示される電圧より高い電圧を入力しようとした場
合、定電流源Ｉ１の両端電圧がＶＩＣＭＩＮより小さく
なるため、定電流源Ｉ１が正常に動作することができ
ず、電圧比較回路も正常な動作ができなくなる。ＶＢＥ
の値が例えば０．７［Ｖ］、ＶＩＣＭＩＮの値が例えば
０．２［Ｖ］であるとした場合、ＶＩＭＡＸはＶＣＣよ
り１．６［Ｖ］低い値となる。
Ｘと略記する）は、定電流源Ｉ１が動作するために必要
なＩ１の両端電圧の最小値をＶＩＣＭＩＮとすると、 ＶＩＭＡＸ＝ＶＣＣ−ＶＩＣＭＩＮ−２・ＶＢＥ ・・・（２） となる。したがって、入力信号ｖ１およびｖ２に（２）
式で示される電圧より高い電圧を入力しようとした場
合、定電流源Ｉ１の両端電圧がＶＩＣＭＩＮより小さく
なるため、定電流源Ｉ１が正常に動作することができ
ず、電圧比較回路も正常な動作ができなくなる。ＶＢＥ
の値が例えば０．７［Ｖ］、ＶＩＣＭＩＮの値が例えば
０．２［Ｖ］であるとした場合、ＶＩＭＡＸはＶＣＣよ
り１．６［Ｖ］低い値となる。
【０００７】図４は、前記同相入力電圧範囲の上限ＶＩ
ＭＡＸを改善した、第２の従来例（特開昭６３−８２１
１９）の回路図である。図３に示した電圧比較回路と同
一構成部には同一の符号を付してある。
ＭＡＸを改善した、第２の従来例（特開昭６３−８２１
１９）の回路図である。図３に示した電圧比較回路と同
一構成部には同一の符号を付してある。
【０００８】ダーリントン接続されたＰＮＰトランジス
タＱ０１、Ｑ０３と、同じくダーリントン接続されたＰ
ＮＰトランジスタＱ０２、Ｑ０４とにより差動トランジ
スタ対を構成している。ＰＮＰトランジスタＱ０１およ
びＱ０２のエミッタには定電流源Ｉ１が接続され、定電
流ＩＯ１が供給されている。ＰＮＰトランジスタＱ０３
およびＱ０４のコレクタは接地されており、ＰＮＰトラ
ンジスタＱ０３のベースは反転入力端子ＩＮ−を介して
第１の信号源ｖ１に接続され、ＰＮＰトランジスタＱ０
４のベースは非反転入力端子ＩＮ＋を介して第２の信号
源ｖ２に接続されている。
タＱ０１、Ｑ０３と、同じくダーリントン接続されたＰ
ＮＰトランジスタＱ０２、Ｑ０４とにより差動トランジ
スタ対を構成している。ＰＮＰトランジスタＱ０１およ
びＱ０２のエミッタには定電流源Ｉ１が接続され、定電
流ＩＯ１が供給されている。ＰＮＰトランジスタＱ０３
およびＱ０４のコレクタは接地されており、ＰＮＰトラ
ンジスタＱ０３のベースは反転入力端子ＩＮ−を介して
第１の信号源ｖ１に接続され、ＰＮＰトランジスタＱ０
４のベースは非反転入力端子ＩＮ＋を介して第２の信号
源ｖ２に接続されている。
【０００９】ＰＮＰトランジスタＱ０１およびＱ０２の
コレクタは、ＮＰＮトランジスタＱ０５、Ｑ０６よりな
るカレントミラー回路を介して接地され、ベースは、マ
ルチコレクタ型ＰＮＰトランジスタＱ１６のコレクタに
それぞれ接続されている。ＰＮＰトランジスタＱ１６の
ベースは、ベース−コレクタ間を短絡したＰＮＰトラン
ジスタＱ１５のベースに接続されており、したがってＰ
ＮＰトランジスタＱ１５、Ｑ１６とによりカレントミラ
ー回路が構成され、それぞれのエミッタは定電圧源ＶＣ
Ｃに接続されている。ＰＮＰトランジスタＱ１５のコレ
クタはＮＰＮトランジスタＱ１７のコレクタに接続され
ており、ＮＰＮトランジスタＱ１７のベースは、ベース
−コレクタ間を短絡したＮＰＮトランジスタＱ１８のベ
ースに接続されている。したがって、ＮＰＮトランジス
タＱ１７、Ｑ１８とによりカレントミラー回路が構成さ
れ、それぞれのエミッタは接地されている。ＮＰＮトラ
ンジスタＱ１８のコレクタは定電流源Ｉ２を介して定電
圧源ＶＣＣに接続されており、定電流源Ｉ２により定電
流ＩＯ２が供給されている。
コレクタは、ＮＰＮトランジスタＱ０５、Ｑ０６よりな
るカレントミラー回路を介して接地され、ベースは、マ
ルチコレクタ型ＰＮＰトランジスタＱ１６のコレクタに
それぞれ接続されている。ＰＮＰトランジスタＱ１６の
ベースは、ベース−コレクタ間を短絡したＰＮＰトラン
ジスタＱ１５のベースに接続されており、したがってＰ
ＮＰトランジスタＱ１５、Ｑ１６とによりカレントミラ
ー回路が構成され、それぞれのエミッタは定電圧源ＶＣ
Ｃに接続されている。ＰＮＰトランジスタＱ１５のコレ
クタはＮＰＮトランジスタＱ１７のコレクタに接続され
ており、ＮＰＮトランジスタＱ１７のベースは、ベース
−コレクタ間を短絡したＮＰＮトランジスタＱ１８のベ
ースに接続されている。したがって、ＮＰＮトランジス
タＱ１７、Ｑ１８とによりカレントミラー回路が構成さ
れ、それぞれのエミッタは接地されている。ＮＰＮトラ
ンジスタＱ１８のコレクタは定電流源Ｉ２を介して定電
圧源ＶＣＣに接続されており、定電流源Ｉ２により定電
流ＩＯ２が供給されている。
【００１０】反転入力端子ＩＮ−は第１の差動増幅器Ｄ
４の反転入力端子にも接続されており、非反転入力端子
ＩＮ＋は第２の差動増幅器Ｄ３の反転入力端子にも接続
されている。第１および第２の差動増幅器Ｄ３、Ｄ４の
非反転入力端子には基準電圧ＶＲＥＦが供給される。第
１および第２の差動増幅器Ｄ３、Ｄ４の出力はノアゲー
トＮＯＲの入力に接続されており、ノアゲートＮＯＲの
出力は抵抗Ｒ４を介してＮＰＮトランジスタＱ１９のベ
ースに接続されている。ＮＰＮトランジスタＱ１９のエ
ミッタは接地されており、コレクタは定電流源Ｉ２およ
びＮＰＮトランジスタＱ１８のコレクタに接続されてい
る。
４の反転入力端子にも接続されており、非反転入力端子
ＩＮ＋は第２の差動増幅器Ｄ３の反転入力端子にも接続
されている。第１および第２の差動増幅器Ｄ３、Ｄ４の
非反転入力端子には基準電圧ＶＲＥＦが供給される。第
１および第２の差動増幅器Ｄ３、Ｄ４の出力はノアゲー
トＮＯＲの入力に接続されており、ノアゲートＮＯＲの
出力は抵抗Ｒ４を介してＮＰＮトランジスタＱ１９のベ
ースに接続されている。ＮＰＮトランジスタＱ１９のエ
ミッタは接地されており、コレクタは定電流源Ｉ２およ
びＮＰＮトランジスタＱ１８のコレクタに接続されてい
る。
【００１１】ノアゲートＮＯＲの出力は、さらにインバ
ータＩＮＶの入力およびＮチャンネル型ＭＯＳトランジ
スタＱ２０、Ｑ２１のゲートに接続されており、インバ
ータＩＮＶの出力はＰチャンネル型ＭＯＳトランジスタ
Ｑ２２、Ｑ２３のゲートに接続されている。
ータＩＮＶの入力およびＮチャンネル型ＭＯＳトランジ
スタＱ２０、Ｑ２１のゲートに接続されており、インバ
ータＩＮＶの出力はＰチャンネル型ＭＯＳトランジスタ
Ｑ２２、Ｑ２３のゲートに接続されている。
【００１２】Ｎチャネル型ＭＯＳトランジスタＱ２０、
Ｐチャネル型ＭＯＳトランジスタＱ２２は互いに並列接
続されてトランスミッションゲートを構成しており、一
端がＮＰＮトランジスタＱ０３のベースに、他端がＮＰ
ＮトランジスタＱ０１のベースに接続されている。一
方、Ｎチャネル型ＭＯＳトランジスタＱ２１、Ｐチャネ
ル型ＭＯＳトランジスタＱ２３も互いに並列接続されて
トランスミッションゲートを構成しており、一端がＰＮ
ＰトランジスタＱ０４のベースに、他端がＮＰＮトラン
ジスタＱ０２のベースに接続されている。
Ｐチャネル型ＭＯＳトランジスタＱ２２は互いに並列接
続されてトランスミッションゲートを構成しており、一
端がＮＰＮトランジスタＱ０３のベースに、他端がＮＰ
ＮトランジスタＱ０１のベースに接続されている。一
方、Ｎチャネル型ＭＯＳトランジスタＱ２１、Ｐチャネ
ル型ＭＯＳトランジスタＱ２３も互いに並列接続されて
トランスミッションゲートを構成しており、一端がＰＮ
ＰトランジスタＱ０４のベースに、他端がＮＰＮトラン
ジスタＱ０２のベースに接続されている。
【００１３】ＰＮＰトランジスタＱ０１およびＱ０２の
コレクタは、ＮＰＮトランジスタＱ０５、Ｑ０６よりな
るカレントミラー回路を介して接地され、ＮＰＮトラン
ジスタＱ０６のコレクタは、エミッタが接地されたＮＰ
ＮトランジスタＱ１４のベースに接続されている。ＮＰ
ＮトランジスタＱ１４のコレクタと電源ＶＣＣとの間に
は負荷抵抗ＲＬが接続されており、出力端子ＶＯより出
力電圧ＶＯＵＴを取り出している。
コレクタは、ＮＰＮトランジスタＱ０５、Ｑ０６よりな
るカレントミラー回路を介して接地され、ＮＰＮトラン
ジスタＱ０６のコレクタは、エミッタが接地されたＮＰ
ＮトランジスタＱ１４のベースに接続されている。ＮＰ
ＮトランジスタＱ１４のコレクタと電源ＶＣＣとの間に
は負荷抵抗ＲＬが接続されており、出力端子ＶＯより出
力電圧ＶＯＵＴを取り出している。
【００１４】第１および第２の差動増幅器Ｄ３、Ｄ４
は、例えば図３に示した電圧比較回路で構成されてお
り、非反転入力に接続される基準電圧ＶＲＥＦは、前記
（１）式および（２）式で設定される同相入力電圧範囲
の下限ＶＩＭＩＮおよび上限ＶＩＭＡＸの範囲内に設定
されている。そのため、第１および第２の差動増幅器Ｄ
３、Ｄ４の同相入力電圧範囲の上限は電源電圧ＶＣＣと
なる。
は、例えば図３に示した電圧比較回路で構成されてお
り、非反転入力に接続される基準電圧ＶＲＥＦは、前記
（１）式および（２）式で設定される同相入力電圧範囲
の下限ＶＩＭＩＮおよび上限ＶＩＭＡＸの範囲内に設定
されている。そのため、第１および第２の差動増幅器Ｄ
３、Ｄ４の同相入力電圧範囲の上限は電源電圧ＶＣＣと
なる。
【００１５】入力信号ｖ１およびｖ２が基準電圧ＶＲＥ
Ｆより高い場合、差動増幅器Ｄ３およびＤ４の出力はと
もにローレベルとなる。その結果、ノアゲートＮＯＲの
出力がハイレベルとなるので、ＭＯＳトランジスタＱ２
０、Ｑ２１、Ｑ２２およびＱ２３がすべてオン状態とな
る。また、ＮＰＮトランジスタＱ１４がオン状態となる
ため、ＮＰＮトランジスタＱ１７、Ｑ１８よりなるカレ
ントミラー回路およびＰＮＰトランジスタＱ１５、Ｑ１
６よりなるカレントミラー回路はオフ状態となる。その
ため、この電圧比較回路は図５に示すようなシングル差
動トランジスタ対を有する電圧比較回路として動作し、
同相入力電圧範囲の上限は ＶＩＭＡＸ＝ＶＣＣ−ＶＩＣＭＩＮ−ＶＢＥ ・・・（３） となる。図３に示す電圧比較回路よりもＶＢＥだけ同相
入力電圧範囲の上限が広くなるが、電源電圧ＶＣＣより
も低い値となる。
Ｆより高い場合、差動増幅器Ｄ３およびＤ４の出力はと
もにローレベルとなる。その結果、ノアゲートＮＯＲの
出力がハイレベルとなるので、ＭＯＳトランジスタＱ２
０、Ｑ２１、Ｑ２２およびＱ２３がすべてオン状態とな
る。また、ＮＰＮトランジスタＱ１４がオン状態となる
ため、ＮＰＮトランジスタＱ１７、Ｑ１８よりなるカレ
ントミラー回路およびＰＮＰトランジスタＱ１５、Ｑ１
６よりなるカレントミラー回路はオフ状態となる。その
ため、この電圧比較回路は図５に示すようなシングル差
動トランジスタ対を有する電圧比較回路として動作し、
同相入力電圧範囲の上限は ＶＩＭＡＸ＝ＶＣＣ−ＶＩＣＭＩＮ−ＶＢＥ ・・・（３） となる。図３に示す電圧比較回路よりもＶＢＥだけ同相
入力電圧範囲の上限が広くなるが、電源電圧ＶＣＣより
も低い値となる。
【００１６】
【発明が解決しようとする課題】上記したように、従来
の電圧比較回路では、同相入力電圧範囲の下限を広げよ
うとした場合、同相入力電圧範囲の上限が電源電圧より
も低い値となり、同相入力電圧範囲の上限を広げようと
した場合、同相入力電圧範囲の下限がグランドレベルよ
りも高い値となるため、電圧比較回路を正常に動作させ
るには、例えば、入力信号のレベル変換回路を追加した
り、電源電圧を高く設定したりする必要があった。
の電圧比較回路では、同相入力電圧範囲の下限を広げよ
うとした場合、同相入力電圧範囲の上限が電源電圧より
も低い値となり、同相入力電圧範囲の上限を広げようと
した場合、同相入力電圧範囲の下限がグランドレベルよ
りも高い値となるため、電圧比較回路を正常に動作させ
るには、例えば、入力信号のレベル変換回路を追加した
り、電源電圧を高く設定したりする必要があった。
【００１７】本発明の目的は、同相入力電圧範囲の上限
および下限が、それぞれ同時に電源電圧以上およびグラ
ンドレベル以下で、同相入力電圧範囲が充分に広い電圧
比較回路を提供することである。
および下限が、それぞれ同時に電源電圧以上およびグラ
ンドレベル以下で、同相入力電圧範囲が充分に広い電圧
比較回路を提供することである。
【００１８】
【課題を解決するための手段】本発明の電圧比較回路
は、同相入力電圧範囲の下限がグランドレベル以下であ
る第１の差動増幅器と、同相入力電圧範囲の上限が電源
電圧以上である第２の差動増幅器と、前記第１および第
２の差動増幅器の出力の論理に応じて信号を出力する出
力手段を有し、第１の差動増幅器が、ダーリントン接続
された第１、第３のＰＮＰトランジスタと、ダーリント
ン接続された第２、第４のＰＮＰトランジスタと、第
５、第６のＮＰＮトランジスタからなる第１のカレント
ミラー回路を含み、第１、第２のＰＮＰトランジスタの
エミッタには、定電圧源に接続された第１の定電流源が
接続され、第１、第２のＰＮＰトランジスタのコレクタ
は第１のカレントミラー回路を介して接地され、第３、
第４のＰＮＰトランジスタのベースはそれぞれ反転入力
端子、非反転入力端子を介して第１、第２の信号源に接
続され、第３、第４のＰＮＰトランジスタのコレクタは
共に接地され、前記第２の差動増幅器は、ダーリントン
接続された第７、第９のＮＰＮトランジスタと、ダーリ
ントン接続された第８、第１０のＮＰＮトランジスタ
と、第１１、第１２のＰＮＰトランジスタよりなる第２
のカレントミラー回路を含み、第７、第８のＮＰＮトラ
ンジスタのエミッタには、接地された第２の定電流源が
接続され、第７、第８のＮＰＮトランジスタのコレクタ
は第２のカレントミラー回路を介して前記定電圧源に接
続され、第９、第１０のＮＰＮトランジスタのベースは
それぞれ第３、第４のＰＮＰトランジスタのベースに接
続され、第９、第１０のＮＰＮトランジスタのコレクタ
は共に前記定電圧源に接続され、前記出力手段は、出力
端子と、エミッタが前記出力端子と前記定電圧源に、ベ
ースが第１１のＰＮＰトランジスタのコレクタに接続さ
れた第１３のＰＮＰトランジスタと、コレクタが前記出
力端子に、ベースが第１３のＰＮＰトランジスタのコレ
クタと第２のＰＮＰトランジスタのコレクタに、エミッ
タが接地された第１４のＮＰＮトランジスタを含む。
は、同相入力電圧範囲の下限がグランドレベル以下であ
る第１の差動増幅器と、同相入力電圧範囲の上限が電源
電圧以上である第２の差動増幅器と、前記第１および第
２の差動増幅器の出力の論理に応じて信号を出力する出
力手段を有し、第１の差動増幅器が、ダーリントン接続
された第１、第３のＰＮＰトランジスタと、ダーリント
ン接続された第２、第４のＰＮＰトランジスタと、第
５、第６のＮＰＮトランジスタからなる第１のカレント
ミラー回路を含み、第１、第２のＰＮＰトランジスタの
エミッタには、定電圧源に接続された第１の定電流源が
接続され、第１、第２のＰＮＰトランジスタのコレクタ
は第１のカレントミラー回路を介して接地され、第３、
第４のＰＮＰトランジスタのベースはそれぞれ反転入力
端子、非反転入力端子を介して第１、第２の信号源に接
続され、第３、第４のＰＮＰトランジスタのコレクタは
共に接地され、前記第２の差動増幅器は、ダーリントン
接続された第７、第９のＮＰＮトランジスタと、ダーリ
ントン接続された第８、第１０のＮＰＮトランジスタ
と、第１１、第１２のＰＮＰトランジスタよりなる第２
のカレントミラー回路を含み、第７、第８のＮＰＮトラ
ンジスタのエミッタには、接地された第２の定電流源が
接続され、第７、第８のＮＰＮトランジスタのコレクタ
は第２のカレントミラー回路を介して前記定電圧源に接
続され、第９、第１０のＮＰＮトランジスタのベースは
それぞれ第３、第４のＰＮＰトランジスタのベースに接
続され、第９、第１０のＮＰＮトランジスタのコレクタ
は共に前記定電圧源に接続され、前記出力手段は、出力
端子と、エミッタが前記出力端子と前記定電圧源に、ベ
ースが第１１のＰＮＰトランジスタのコレクタに接続さ
れた第１３のＰＮＰトランジスタと、コレクタが前記出
力端子に、ベースが第１３のＰＮＰトランジスタのコレ
クタと第２のＰＮＰトランジスタのコレクタに、エミッ
タが接地された第１４のＮＰＮトランジスタを含む。
【００１９】第１の差動増幅器の同相入力電圧範囲の上
限を越える信号が入力された場合、第２の差動増幅器に
より出力手段を動作させることが可能であり、第２の差
動増幅器の同相入力電圧範囲の下限を越える信号が入力
された場合、第１の差動増幅器により、出力手段を動作
させることが可能となるので、電圧比較回路が正常に動
作することが可能な同相入力電圧範囲の上限および下限
をともに充分広くすることができる。
限を越える信号が入力された場合、第２の差動増幅器に
より出力手段を動作させることが可能であり、第２の差
動増幅器の同相入力電圧範囲の下限を越える信号が入力
された場合、第１の差動増幅器により、出力手段を動作
させることが可能となるので、電圧比較回路が正常に動
作することが可能な同相入力電圧範囲の上限および下限
をともに充分広くすることができる。
【００２０】
【００２１】本発明の他の実施態様によれば、前記定電
圧源と前記非反転入力端子の間に第１の抵抗が接続さ
れ、前記第２の信号源の代りに第２の抵抗が接続され、
前記非反転入力端子と前記出力端子の間に第３の抵抗が
接続されている。
圧源と前記非反転入力端子の間に第１の抵抗が接続さ
れ、前記第２の信号源の代りに第２の抵抗が接続され、
前記非反転入力端子と前記出力端子の間に第３の抵抗が
接続されている。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００２３】図１は本発明の第１の実施形態の電圧比較
回路の回路図である。ダーリントン接続されたＰＮＰト
ランジスタＱ０１、Ｑ０３と、同じくダーリントン接続
されたＰＮＰトランジスタＱ０２、Ｑ０４とにより第１
の差動トランジスタ対が構成されており、さらにダーリ
ントン接続されたＮＰＮトランジスタＱ０７、Ｑ０９
と、同じくダーリントン接続されたＮＰＮトランジスタ
Ｑ０８、Ｑ１０とにより第２の差動トランジスタ対が構
成されている。ＰＮＰトランジスタＱ０３とＮＰＮトラ
ンジスタＱ０９のベースは相互に接続され、反転入力端
子ＩＮ−を介して第１の信号源ｖ１に接続されている。
ＰＮＰトランジスタＱ０４とＮＰＮトランジスタＱ１０
のベースは相互に接続され、非反転入力端子ＩＮ＋を介
して第２の信号源ｖ２に接続されている。ＰＮＰトラン
ジスタＱ０１とＱ０２のエミッタには第１の定電流源Ｉ
１が、ＮＰＮトランジスタＱ０７、Ｑ０８のエミッタに
は第２の定電流源Ｉ２が接続され、それぞれ定電流ＩＯ
１、ＩＯ２が供給されている。ＰＮＰトランジスタＱ０
３とＱ０４のコレクタは接地されており、ＮＰＮトラン
ジスタＱ０９とＱ１０のコレクタは定電圧源ＶＣＣに接
続されている。
回路の回路図である。ダーリントン接続されたＰＮＰト
ランジスタＱ０１、Ｑ０３と、同じくダーリントン接続
されたＰＮＰトランジスタＱ０２、Ｑ０４とにより第１
の差動トランジスタ対が構成されており、さらにダーリ
ントン接続されたＮＰＮトランジスタＱ０７、Ｑ０９
と、同じくダーリントン接続されたＮＰＮトランジスタ
Ｑ０８、Ｑ１０とにより第２の差動トランジスタ対が構
成されている。ＰＮＰトランジスタＱ０３とＮＰＮトラ
ンジスタＱ０９のベースは相互に接続され、反転入力端
子ＩＮ−を介して第１の信号源ｖ１に接続されている。
ＰＮＰトランジスタＱ０４とＮＰＮトランジスタＱ１０
のベースは相互に接続され、非反転入力端子ＩＮ＋を介
して第２の信号源ｖ２に接続されている。ＰＮＰトラン
ジスタＱ０１とＱ０２のエミッタには第１の定電流源Ｉ
１が、ＮＰＮトランジスタＱ０７、Ｑ０８のエミッタに
は第２の定電流源Ｉ２が接続され、それぞれ定電流ＩＯ
１、ＩＯ２が供給されている。ＰＮＰトランジスタＱ０
３とＱ０４のコレクタは接地されており、ＮＰＮトラン
ジスタＱ０９とＱ１０のコレクタは定電圧源ＶＣＣに接
続されている。
【００２４】ＰＮＰトランジスタＱ０１とＱ０２のコレ
クタは、ＮＰＮトランジスタＱ０５、Ｑ０６よりなる第
１のカレントミラー回路を介して接地され、ＮＰＮトラ
ンジスタＱ０７とＱ０８のコレクタはＰＮＰトランジス
タＱ１１、Ｑ１２よりなる第２のカレントミラー回路を
介して定電圧源ＶＣＣに接続されている。
クタは、ＮＰＮトランジスタＱ０５、Ｑ０６よりなる第
１のカレントミラー回路を介して接地され、ＮＰＮトラ
ンジスタＱ０７とＱ０８のコレクタはＰＮＰトランジス
タＱ１１、Ｑ１２よりなる第２のカレントミラー回路を
介して定電圧源ＶＣＣに接続されている。
【００２５】ＰＮＰトランジスタＱ１１のコレクタは、
エミッタが定電圧源ＶＣＣに接続されたＰＮＰトランジ
スタＱ１３のベースに接続されており、ＰＮＰトランジ
スタＱ１３のコレクタとＮＰＮトランジスタＱ０６のコ
レクタはともに、エミッタが接地されたＮＰＮトランジ
スタＱ１４のベースに接続されている。ＮＰＮトランジ
スタＱ１４のコレクタと定電圧源ＶＣＣとの間には負荷
抵抗ＲＬが接続されており、出力端子ＶＯより出力電圧
ＶＯＵＴを取り出している。
エミッタが定電圧源ＶＣＣに接続されたＰＮＰトランジ
スタＱ１３のベースに接続されており、ＰＮＰトランジ
スタＱ１３のコレクタとＮＰＮトランジスタＱ０６のコ
レクタはともに、エミッタが接地されたＮＰＮトランジ
スタＱ１４のベースに接続されている。ＮＰＮトランジ
スタＱ１４のコレクタと定電圧源ＶＣＣとの間には負荷
抵抗ＲＬが接続されており、出力端子ＶＯより出力電圧
ＶＯＵＴを取り出している。
【００２６】本実施形態は上記したようにＰＮＰトラン
ジスタＱ０１、Ｑ０２、Ｑ０３、Ｑ０４、Ｑ０５および
ＮＰＮトランジスタＱ０６よりなる第１の差動増幅器Ｄ
１と、ＮＰＮトランジスタＱ０７、Ｑ０８、Ｑ０９、Ｑ
１０、Ｑ１１、Ｑ１２およびＰＮＰトランジスタＱ１３
よりなる第２の差動増幅器Ｄ２とを有している。
ジスタＱ０１、Ｑ０２、Ｑ０３、Ｑ０４、Ｑ０５および
ＮＰＮトランジスタＱ０６よりなる第１の差動増幅器Ｄ
１と、ＮＰＮトランジスタＱ０７、Ｑ０８、Ｑ０９、Ｑ
１０、Ｑ１１、Ｑ１２およびＰＮＰトランジスタＱ１３
よりなる第２の差動増幅器Ｄ２とを有している。
【００２７】次に、本実施形態の電圧比較回路の動作に
ついて説明する。説明を簡略化するためＰＮＰトランジ
スタＱ０１、Ｑ０２、Ｑ０３、Ｑ０４、ＮＰＮトランジ
スタＱ０５、Ｑ０７、Ｑ０８、Ｑ０９、Ｑ１０およびＰ
ＮＰトランジスタＱ１１の導通時のベース−エミッタ間
電圧の絶対値をすべてＶＢＥ、ＰＮＰトランジスタＱ０
１およびＮＰＮトランジスタＱ０８の飽和時のコレクタ
−エミッタ間電圧をすべてＶＣＥＳ、定電流源Ｉ１およ
びＩ２が動作するために必要な定電流源Ｉ１およびＩ２
の両端電圧の最小値をともにＶＩＣＭＩＮとすると、第
１の差動増幅器Ｄ１の同相入力電圧範囲の下限および上
限はそれぞれ［−ＶＢＥ＋ＶＣＥＳ］、［ＶＣＣ−ＶＩ
ＣＭＩＮ−２ＶＢＥ］となる。一方、第２の差動増幅器
Ｄ２の同相入力電圧範囲の下限および上限はそれぞれ
［ＶＩＣＭＩＮ＋２ＶＢＥ］、［ＶＣＣ＋ＶＢＥ−ＶＣ
ＥＳ］となる。
ついて説明する。説明を簡略化するためＰＮＰトランジ
スタＱ０１、Ｑ０２、Ｑ０３、Ｑ０４、ＮＰＮトランジ
スタＱ０５、Ｑ０７、Ｑ０８、Ｑ０９、Ｑ１０およびＰ
ＮＰトランジスタＱ１１の導通時のベース−エミッタ間
電圧の絶対値をすべてＶＢＥ、ＰＮＰトランジスタＱ０
１およびＮＰＮトランジスタＱ０８の飽和時のコレクタ
−エミッタ間電圧をすべてＶＣＥＳ、定電流源Ｉ１およ
びＩ２が動作するために必要な定電流源Ｉ１およびＩ２
の両端電圧の最小値をともにＶＩＣＭＩＮとすると、第
１の差動増幅器Ｄ１の同相入力電圧範囲の下限および上
限はそれぞれ［−ＶＢＥ＋ＶＣＥＳ］、［ＶＣＣ−ＶＩ
ＣＭＩＮ−２ＶＢＥ］となる。一方、第２の差動増幅器
Ｄ２の同相入力電圧範囲の下限および上限はそれぞれ
［ＶＩＣＭＩＮ＋２ＶＢＥ］、［ＶＣＣ＋ＶＢＥ−ＶＣ
ＥＳ］となる。
【００２８】第１の信号源ｖ１および第２の信号源ｖ２
から入力される信号の電圧がともに、第１の差動増幅器
Ｄ１の同相入力電圧範囲の上限より大きい、すなわち
［ＶＣＣ−ＶＩＣＭＩＮ−２ＶＢＥ］より大きい場合、
第１の差動増幅器Ｄ１は正常に動作しないが、第２の差
動増幅器Ｄ２は正常に動作している。したがって、第１
の信号源ｖ１から入力される信号の電圧が、第２の信号
源ｖ２から入力される信号の電圧よりも高い場合、ＰＮ
ＰトランジスタＱ０１、Ｑ０２、Ｑ０３およびＱ０４は
オフ状態となっているが、ＮＰＮトランジスタＱ０７、
Ｑ０９はオン状態、ＮＰＮトランジスタＱ０８、Ｑ１０
はオフ状態となり、ＰＮＰトランジスタＱ１３がオン状
態、ＮＰＮトランジスタＱ１４のベースに電流が供給さ
れ、ＮＰＮトランジスタＱ１４がオン状態となり、出力
端子ＶＯにローレベル、すなわちほぼグランドレベルが
出力される。一方、第１の信号源ｖ１から入力される信
号の電圧が、第２の信号源ｖ２から入力される信号の電
圧よりも低い場合、ＰＮＰトランジスタＱ０１、Ｑ０
２、Ｑ０３およびＱ０４はオフ状態となっており、ＮＰ
ＮトランジスタＱ０７、Ｑ０９はオフ状態、ＮＰＮトラ
ンジスタＱ０８、Ｑ１０はオン状態となり、ＰＮＰトラ
ンジスタＱ１３がオフ状態、ＮＰＮトランジスタＱ１４
のベースに電流が供給されず、ＮＰＮトランジスタＱ１
４はオフ状態となり、出力端子ＶＯにハイレベル、すな
わち電源電圧ＶＣＣが出力される。
から入力される信号の電圧がともに、第１の差動増幅器
Ｄ１の同相入力電圧範囲の上限より大きい、すなわち
［ＶＣＣ−ＶＩＣＭＩＮ−２ＶＢＥ］より大きい場合、
第１の差動増幅器Ｄ１は正常に動作しないが、第２の差
動増幅器Ｄ２は正常に動作している。したがって、第１
の信号源ｖ１から入力される信号の電圧が、第２の信号
源ｖ２から入力される信号の電圧よりも高い場合、ＰＮ
ＰトランジスタＱ０１、Ｑ０２、Ｑ０３およびＱ０４は
オフ状態となっているが、ＮＰＮトランジスタＱ０７、
Ｑ０９はオン状態、ＮＰＮトランジスタＱ０８、Ｑ１０
はオフ状態となり、ＰＮＰトランジスタＱ１３がオン状
態、ＮＰＮトランジスタＱ１４のベースに電流が供給さ
れ、ＮＰＮトランジスタＱ１４がオン状態となり、出力
端子ＶＯにローレベル、すなわちほぼグランドレベルが
出力される。一方、第１の信号源ｖ１から入力される信
号の電圧が、第２の信号源ｖ２から入力される信号の電
圧よりも低い場合、ＰＮＰトランジスタＱ０１、Ｑ０
２、Ｑ０３およびＱ０４はオフ状態となっており、ＮＰ
ＮトランジスタＱ０７、Ｑ０９はオフ状態、ＮＰＮトラ
ンジスタＱ０８、Ｑ１０はオン状態となり、ＰＮＰトラ
ンジスタＱ１３がオフ状態、ＮＰＮトランジスタＱ１４
のベースに電流が供給されず、ＮＰＮトランジスタＱ１
４はオフ状態となり、出力端子ＶＯにハイレベル、すな
わち電源電圧ＶＣＣが出力される。
【００２９】第１の信号源ｖ１および第２の信号源ｖ２
から入力される信号の電圧がともに、第２の差動増幅器
Ｄ２の同相入力電圧範囲の下限より小さい、すなわち
［ＶＩＣＭＩＮ＋２ＶＢＥ］より大きい場合、第２の差
動増幅器Ｄ２は正常に動作しないが、第１の差動増幅器
Ｄ１は正常に動作している。したがって、第１の信号源
ｖ１から入力される信号の電圧が、第２の信号源ｖ２か
ら入力される信号の電圧よりも高い場合、ＮＰＮトラン
ジスタＱ０７、Ｑ０８、Ｑ０９、Ｑ１０およびＰＮＰト
ランジスタＱ１３はオフ状態となっているが、ＰＮＰト
ランジスタＱ０１、Ｑ０３はオフ状態、ＰＮＰトランジ
スタＱ０２、Ｑ０４はオン状態となり、ＮＰＮトランジ
スタＱ１４のベースに電流が供給され、ＮＰＮトランジ
スタＱ１４はオン状態となり、出力端子ＶＯにローレベ
ルが出力される。一方、第１の信号源ｖ１から入力され
る信号の電圧が、第２の信号源ｖ２から入力される信号
の電圧よりも低い場合、ＮＰＮトランジスタＱ０７、Ｑ
０８、Ｑ０９、Ｑ１０およびＰＮＰトランジスタＱ１３
はオフ状態となっており、ＰＮＰトランジスタＱ０１、
Ｑ０３はオン状態、ＰＮＰトランジスタＱ０２、Ｑ０４
はオフ状態となり、ＮＰＮトランジスタＱ１４のベース
に電流は供給されず、ＮＰＮトランジスタＱ１４はオフ
状態となり、出力端子ＶＯにハイレベルが出力される。
から入力される信号の電圧がともに、第２の差動増幅器
Ｄ２の同相入力電圧範囲の下限より小さい、すなわち
［ＶＩＣＭＩＮ＋２ＶＢＥ］より大きい場合、第２の差
動増幅器Ｄ２は正常に動作しないが、第１の差動増幅器
Ｄ１は正常に動作している。したがって、第１の信号源
ｖ１から入力される信号の電圧が、第２の信号源ｖ２か
ら入力される信号の電圧よりも高い場合、ＮＰＮトラン
ジスタＱ０７、Ｑ０８、Ｑ０９、Ｑ１０およびＰＮＰト
ランジスタＱ１３はオフ状態となっているが、ＰＮＰト
ランジスタＱ０１、Ｑ０３はオフ状態、ＰＮＰトランジ
スタＱ０２、Ｑ０４はオン状態となり、ＮＰＮトランジ
スタＱ１４のベースに電流が供給され、ＮＰＮトランジ
スタＱ１４はオン状態となり、出力端子ＶＯにローレベ
ルが出力される。一方、第１の信号源ｖ１から入力され
る信号の電圧が、第２の信号源ｖ２から入力される信号
の電圧よりも低い場合、ＮＰＮトランジスタＱ０７、Ｑ
０８、Ｑ０９、Ｑ１０およびＰＮＰトランジスタＱ１３
はオフ状態となっており、ＰＮＰトランジスタＱ０１、
Ｑ０３はオン状態、ＰＮＰトランジスタＱ０２、Ｑ０４
はオフ状態となり、ＮＰＮトランジスタＱ１４のベース
に電流は供給されず、ＮＰＮトランジスタＱ１４はオフ
状態となり、出力端子ＶＯにハイレベルが出力される。
【００３０】その他の場合、つまり第１の信号源ｖ１お
よび第２の信号源ｖ２から入力される信号の電圧のどち
らか、あるいは両方が、第１の差動増幅器Ｄ１の同相入
力電圧範囲の上限より小さく、かつ、第２の差動増幅器
Ｄ２の同相入力電圧範囲の下限より大きい場合、両差動
増幅器Ｄ１およびＤ２はともに正常に動作している。し
たがって、第１の信号源ｖ１から入力される信号の電圧
が、第２の信号源ｖ２から入力される信号の電圧よりも
高い場合、ＰＮＰトランジスタＱ０１、Ｑ０３はオフ状
態、ＰＮＰトランジスタＱ０２、Ｑ０４はオン状態、か
つ、ＮＰＮトランジスタＱ０７、Ｑ０９はオン状態、Ｎ
ＰＮトランジスタＱ０８、Ｑ１０はオフ状態となり、Ｐ
ＮＰトランジスタＱ１３がオン状態、ＰＮＰトランジス
タＱ０２およびＱ１３のコレクタよりＮＰＮトランジス
タＱ１４のベースに電流が供給され、ＮＰＮトランジス
タＱ１４がオン状態となり、出力端子ＶＯにローレベル
が出力される。一方、第１の信号源ｖ１から入力される
信号の電圧が、第２の信号源ｖ２から入力される信号の
電圧よりも低い場合、ＰＮＰトランジスタＱ０１、Ｑ０
３がオン状態、ＰＮＰトランジスタＱ０２、Ｑ０４がオ
フ状態、かつＮＰＮトランジスタＱ０７、Ｑ０９がオフ
状態、ＮＰＮトランジスタＱ０８、Ｑ１０がオン状態と
なり、ＰＮＰトランジスタＱ１３がオフ状態、ＮＰＮト
ランジスタＱ１４のベースに電流が供給されず、ＮＰＮ
トランジスタＱ１４がオフ状態となり、出力端子ＶＯに
ハイレベルが出力される。
よび第２の信号源ｖ２から入力される信号の電圧のどち
らか、あるいは両方が、第１の差動増幅器Ｄ１の同相入
力電圧範囲の上限より小さく、かつ、第２の差動増幅器
Ｄ２の同相入力電圧範囲の下限より大きい場合、両差動
増幅器Ｄ１およびＤ２はともに正常に動作している。し
たがって、第１の信号源ｖ１から入力される信号の電圧
が、第２の信号源ｖ２から入力される信号の電圧よりも
高い場合、ＰＮＰトランジスタＱ０１、Ｑ０３はオフ状
態、ＰＮＰトランジスタＱ０２、Ｑ０４はオン状態、か
つ、ＮＰＮトランジスタＱ０７、Ｑ０９はオン状態、Ｎ
ＰＮトランジスタＱ０８、Ｑ１０はオフ状態となり、Ｐ
ＮＰトランジスタＱ１３がオン状態、ＰＮＰトランジス
タＱ０２およびＱ１３のコレクタよりＮＰＮトランジス
タＱ１４のベースに電流が供給され、ＮＰＮトランジス
タＱ１４がオン状態となり、出力端子ＶＯにローレベル
が出力される。一方、第１の信号源ｖ１から入力される
信号の電圧が、第２の信号源ｖ２から入力される信号の
電圧よりも低い場合、ＰＮＰトランジスタＱ０１、Ｑ０
３がオン状態、ＰＮＰトランジスタＱ０２、Ｑ０４がオ
フ状態、かつＮＰＮトランジスタＱ０７、Ｑ０９がオフ
状態、ＮＰＮトランジスタＱ０８、Ｑ１０がオン状態と
なり、ＰＮＰトランジスタＱ１３がオフ状態、ＮＰＮト
ランジスタＱ１４のベースに電流が供給されず、ＮＰＮ
トランジスタＱ１４がオフ状態となり、出力端子ＶＯに
ハイレベルが出力される。
【００３１】上記したように、本実施形態の電圧比較回
路によると、同相入力電圧範囲をグランドレベルから電
源電圧まで拡大することが可能となる。
路によると、同相入力電圧範囲をグランドレベルから電
源電圧まで拡大することが可能となる。
【００３２】図２は本発明の第２の実施形態の電圧比較
回路の回路図である。本実施形態の電圧比較回路は、図
１の電圧比較回路の非反転入力端子ＩＮ＋に接続されて
いた第２の入力信号源ｖ２を削除し、対定電圧源ＶＣＣ
との間に抵抗Ｒ１、対グランドとの間に抵抗Ｒ２、対出
力端子ＶＯとの間にＲ３を接続したものである。
回路の回路図である。本実施形態の電圧比較回路は、図
１の電圧比較回路の非反転入力端子ＩＮ＋に接続されて
いた第２の入力信号源ｖ２を削除し、対定電圧源ＶＣＣ
との間に抵抗Ｒ１、対グランドとの間に抵抗Ｒ２、対出
力端子ＶＯとの間にＲ３を接続したものである。
【００３３】出力端子ＶＯにハイレベルが出力されてい
る場合、非反転入力端子のＩＮ＋電圧をＶＩＮＨ＋とす
ると、
る場合、非反転入力端子のＩＮ＋電圧をＶＩＮＨ＋とす
ると、
【００３４】
【数１】 となる。
【００３５】一方、出力端子ＶＯＵＴにローレベルが出
力されている場合、非反転入力端子ＩＮ＋の電圧をＶＩ
ＮＬ＋とすると、
力されている場合、非反転入力端子ＩＮ＋の電圧をＶＩ
ＮＬ＋とすると、
【００３６】
【数２】 となる。
【００３７】したがって、本実施形態の電圧比較回路
は、入力がローレベルからハイレベルとなる時、（４）
式で示されるしきい値電圧で出力端子ＶＯにハイレベル
からローレベルを出力し、入力がハイレベルからローレ
ベルとなる時、（５）式で示されるしきい値電圧で出力
端子ＶＯにローレベルからハイレベルを出力する、ヒス
テリシス付きの電圧比較回路として動作する。また、こ
の電圧比較回路の同相入力電圧範囲の下限および上限は
それぞれグランドレベル、電源電圧ＶＣＣなので、
（４）および（５）式で設定されるしきい値電圧は必ず
本電圧比較回路の同相入力電圧範囲内となる。例えば、
Ｒ１＝１ｋΩ、Ｒ２＝９ｋΩ、Ｒ３＝５００ｋΩ、ＲＬ
＝５０ｋΩ、ＶＣＣ＝３Ｖとした場合、ＶＩＮＨ＋は約
２．７Ｖ、ＶＩＮＬ＋は約０．３Ｖとなり、電源電圧に
対し充分に広い範囲でしきい値電圧を設定することが可
能となる。
は、入力がローレベルからハイレベルとなる時、（４）
式で示されるしきい値電圧で出力端子ＶＯにハイレベル
からローレベルを出力し、入力がハイレベルからローレ
ベルとなる時、（５）式で示されるしきい値電圧で出力
端子ＶＯにローレベルからハイレベルを出力する、ヒス
テリシス付きの電圧比較回路として動作する。また、こ
の電圧比較回路の同相入力電圧範囲の下限および上限は
それぞれグランドレベル、電源電圧ＶＣＣなので、
（４）および（５）式で設定されるしきい値電圧は必ず
本電圧比較回路の同相入力電圧範囲内となる。例えば、
Ｒ１＝１ｋΩ、Ｒ２＝９ｋΩ、Ｒ３＝５００ｋΩ、ＲＬ
＝５０ｋΩ、ＶＣＣ＝３Ｖとした場合、ＶＩＮＨ＋は約
２．７Ｖ、ＶＩＮＬ＋は約０．３Ｖとなり、電源電圧に
対し充分に広い範囲でしきい値電圧を設定することが可
能となる。
【００３８】
【発明の効果】以上説明したように本発明によれば、同
相入力電圧範囲の下限がグランドレベル以下である第１
の差動増幅器と、同相入力電圧範囲の上限が電源電圧以
上である第２の差動増幅器を備えるとともに、第１およ
び第２の差動増幅器の出力の論理に応じて信号を出力す
る出力手段を有することで、第１の差動増幅器の同相入
力電圧範囲の上限を越える信号が入力された場合、第２
の差動増幅器により出力手段を動作させることが可能で
あり、第２の差動増幅器の同相入力電圧範囲の下限を越
える信号が入力された場合、第１の差動増幅器により、
出力手段を動作させることが可能となるので、電圧比較
回路が正常に動作することが可能な同相入力電圧範囲の
上限および下限を、ともに充分広くすることができる。
相入力電圧範囲の下限がグランドレベル以下である第１
の差動増幅器と、同相入力電圧範囲の上限が電源電圧以
上である第２の差動増幅器を備えるとともに、第１およ
び第２の差動増幅器の出力の論理に応じて信号を出力す
る出力手段を有することで、第１の差動増幅器の同相入
力電圧範囲の上限を越える信号が入力された場合、第２
の差動増幅器により出力手段を動作させることが可能で
あり、第２の差動増幅器の同相入力電圧範囲の下限を越
える信号が入力された場合、第１の差動増幅器により、
出力手段を動作させることが可能となるので、電圧比較
回路が正常に動作することが可能な同相入力電圧範囲の
上限および下限を、ともに充分広くすることができる。
【図１】本発明の第１の実施形態の電圧比較回路の回路
図である。
図である。
【図２】本発明の第２の実施形態の電圧比較回路の回路
図である。
図である。
【図３】電圧比較回路の第１の従来例の回路図である。
【図４】電圧比較回路の第２の従来例の回路図である。
【図５】図４の電圧比較回路がシングルの差動対を備え
た電圧比較回路として動作する際の等価回路図である。
た電圧比較回路として動作する際の等価回路図である。
Ｑ０１、Ｑ０２、Ｑ０３、Ｑ０４、Ｑ１１、Ｑ１２、Ｑ
１３、Ｑ２７ ＰＮＰトランジスタ Ｑ０５、Ｑ０６、Ｑ０７、Ｑ０８、Ｑ０９、Ｑ１０、Ｑ
１４、Ｑ２９、Ｑ３０、Ｑ３１ ＮＰＮトランジスタ Ｑ２８ マルチコレクタ型ＰＮＰトランジスタ Ｑ３７、Ｑ３８ Ｎチャンネル型ＭＯＳトランジスタ Ｑ３９、Ｑ４０ Ｐチャンネル型ＭＯＳトランジスタ Ｒ１、Ｒ２、Ｒ３、Ｒ４、ＲＬ 抵抗 Ｉ１、Ｉ２ 定電流源 ＶＣＣ 定電圧源 ｖ１、ｖ２ 信号源 ＮＯＲ ノアゲート ＩＮＶ インバータ Ｄ１、Ｄ２ 差動増幅器 ＩＮ− 反転入力端子 ＩＮ＋ 非反転入力端子 ＯＵＴ 出力端子
１３、Ｑ２７ ＰＮＰトランジスタ Ｑ０５、Ｑ０６、Ｑ０７、Ｑ０８、Ｑ０９、Ｑ１０、Ｑ
１４、Ｑ２９、Ｑ３０、Ｑ３１ ＮＰＮトランジスタ Ｑ２８ マルチコレクタ型ＰＮＰトランジスタ Ｑ３７、Ｑ３８ Ｎチャンネル型ＭＯＳトランジスタ Ｑ３９、Ｑ４０ Ｐチャンネル型ＭＯＳトランジスタ Ｒ１、Ｒ２、Ｒ３、Ｒ４、ＲＬ 抵抗 Ｉ１、Ｉ２ 定電流源 ＶＣＣ 定電圧源 ｖ１、ｖ２ 信号源 ＮＯＲ ノアゲート ＩＮＶ インバータ Ｄ１、Ｄ２ 差動増幅器 ＩＮ− 反転入力端子 ＩＮ＋ 非反転入力端子 ＯＵＴ 出力端子
Claims (2)
- 【請求項１】 同相入力電圧範囲の下限がグランドレベ
ル以下である第１の差動増幅器と、同相入力電圧範囲の
上限が電源電圧以上である第２の差動増幅器と、前記第
１および第２の差動増幅器の出力の論理に応じて信号を
出力する出力手段を有し、 前記第１の差動増幅器が、ダーリントン接続された第
１、第３のＰＮＰトランジスタと、ダーリントン接続さ
れた第２、第４のＰＮＰトランジスタと、第５、第６の
ＮＰＮトランジスタからなる第１のカレントミラー回路
を含み、第１、第２のＰＮＰトランジスタのエミッタに
は、定電圧源に接続された第１の定電流源が接続され、
第１、第２のＰＮＰトランジスタのコレクタは第１のカ
レントミラー回路を介して接地され、第３、第４のＰＮ
Ｐトランジスタのベースはそれぞれ反転入力端子、非反
転入力端子を介して第１、第２の信号源に接続され、第
３、第４のＰＮＰトランジスタのコレクタは共に接地さ
れ、 前記第２の差動増幅器は、ダーリントン接続された第
７、第９のＮＰＮトランジスタと、ダーリントン接続さ
れた第８、第１０のＮＰＮトランジスタと、第１１、第
１２のＰＮＰトランジスタよりなる第２のカレントミラ
ー回路を含み、第７、第８のＮＰＮトランジスタのエミ
ッタには、接地された第２の定電流源が接続され、第
７、第８のＮＰＮトランジスタのコレクタは第２のカレ
ントミラー回路を介して前記定電圧源に接続され、第
９、第１０のＮＰＮトランジスタのベースはそれぞれ第
３、第４のＰＮＰトランジスタのベースに接続され、第
９、第１０のＮＰＮトランジスタのコレクタは共に前記
定電圧源に接続され、 前記出力手段は、出力端子と、エミッタが前記出力端子
と前記定電圧源に、ベースが第１１のＰＮＰトランジス
タのコレクタに接続された第１３のＰＮＰトランジスタ
と、コレクタが前記出力端子に、ベースが第１３のＰＮ
Ｐトランジスタのコレクタと第２のＰＮＰトランジスタ
のコレクタに、エミッタが接地された第１４のＮＰＮト
ランジスタを含む電圧比較回路。 - 【請求項２】 前記定電圧源と前記非反転入力端子の間
に第１の抵抗が接続され、前記第２の信号源の代りに第
２の抵抗が接続され、前記非反転入力端子と前記出力端
子の間に第３の抵抗が接続されている、請求項１記載の
電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21638296A JP2930024B2 (ja) | 1996-08-16 | 1996-08-16 | 電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21638296A JP2930024B2 (ja) | 1996-08-16 | 1996-08-16 | 電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1062455A JPH1062455A (ja) | 1998-03-06 |
| JP2930024B2 true JP2930024B2 (ja) | 1999-08-03 |
Family
ID=16687699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21638296A Expired - Fee Related JP2930024B2 (ja) | 1996-08-16 | 1996-08-16 | 電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2930024B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008276611A (ja) * | 2007-05-01 | 2008-11-13 | Nec Electronics Corp | 過電流保護回路 |
| JP5588850B2 (ja) * | 2010-12-10 | 2014-09-10 | 旭化成エレクトロニクス株式会社 | 多入力差動増幅器 |
-
1996
- 1996-08-16 JP JP21638296A patent/JP2930024B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1062455A (ja) | 1998-03-06 |
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