JP2001237676A

JP2001237676A - ヒステリシスコンパレータ

Info

Publication number: JP2001237676A
Application number: JP2000043292A
Authority: JP
Inventors: Teruyoshi Koyama; 輝芳小山
Original assignee: Denso Ten Ltd
Current assignee: Denso Ten Ltd
Priority date: 2000-02-21
Filing date: 2000-02-21
Publication date: 2001-08-31

Abstract

(57)【要約】【課題】小規模回路で小さなヒステリシス幅を確実に
得られるようにする。【解決手段】入力電圧Ｖｉｎがしきい値ＶＴＨより高
くなると、差動増幅回路２２の出力が反転して、ヒステ
リシス回路２６のスイッチＳＷ１がＯＮになる。トラン
ジスタＰ２に流れる電流は、トランジスタＰ１に流れる
電流よりＩ２だけ少なくなり、ＶＢＥ１＞ＶＢＥ２とな
る。このベース・エミッタ間電圧差分だけしきい値が下
がり、小さいヒステリシス幅のヒステリシス特性が得ら
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各種電気回路で、
電圧の比較を行い、かつチャタリングなどを防ぐために
ヒステリシスが付加されるヒステリシスコンパレータに
関する。

【０００２】

【従来の技術】従来から、図２０に示すような減電圧リ
セット回路には、ヒステリシス幅が小さいヒステリシス
コンパレータ１が使用されている。図２０に示す減電圧
リセット回路は、マイクロコンピュータなどの供給する
電源電圧の低下時に、マイクロコンピュータにリセット
信号を与えるために用いられる。リセット信号を発生さ
せるばかりではなく、重要なデータの保存やフェールセ
ーフのためにも同様な減電圧検出回路が設けられる。こ
のような減電圧検出回路では、電源電圧ＶＣＣの値を、
抵抗Ｒ１およびＲ２で分圧して基準電圧ＶＲＥＦと比較
する。すなわち、電源電圧ＶＣＣを抵抗Ｒ１および抵抗
Ｒ２の抵抗値の比に従って分圧した値が基準電圧ＶＲＥ
Ｆよりも低下すると、出力Ｏｕｔはローレベルになり、
リセット信号が発生される。

【０００３】マイクロコンピュータなどの電源には大容
量のコンデンサなどが接続されており、電源電圧ＶＣＣ
の低下は、比較的低速で行われる。このため、電源電圧
ＶＣＣを抵抗で分圧した電圧が基準電圧ＶＲＥＦに近い
値でしばらく留まり、その間に基準電圧ＶＲＥＦに対し
て大きくなったり小さくなったりすることを繰返すチャ
タリングが発生しやすい。このチャタリングを防ぐため
に、ヒステリシスコンパレータ１が用いられ、たとえば
ＶＣＣが通常の５Ｖから４Ｖに低下した時点で出力Ｏｕ
ｔがハイレベルからローレベルに低下してリセット信号
を発生すると、電源電圧ＶＣＣが４．２Ｖまで上昇しな
いと出力が再びハイレベルにはならないようにしてい
る。

【０００４】一般に、ヒステリシスコンパレータ１を半
導体集積回路（ＩＣ）で形成する場合に、ＩＣ内部の基
準電圧は、いわゆるバンドギャップ電圧を用いて形成す
るので、ＶＲＥＦ＝１．２５Ｖ程度となる。したがっ
て、ＶＣＣ＝４Ｖで減電圧検知を行おうとすれば、抵抗
Ｒ１と抵抗Ｒ２との抵抗値の比は２．７５：１．２５と
なる。この抵抗値の比率で２００ｍＶのヒステリシスを
得るためには、ヒステリシスコンパレータ１単体のヒス
テリシス幅を６２．５ｍＶとする必要がある。

【０００５】図２１は、従来から一般に用いられている
ＩＣ化されたヒステリシスコンパレータ１の等価的な回
路構成を示す。入力端子Ｉｎからの入力電圧Ｖｉｎは、
差動増幅回路２を構成する一対のＰＮＰトランジスタＰ
１，Ｐ２のうちの一方のＰＮＰトランジスタＰ１のベー
スに入力される。ＰＮＰトランジスタＰ１，Ｐ２のエミ
ッタは共通接続され、定電流源３から一定の定電流値Ｉ
１が供給される。ＰＮＰトランジスタＰ１，Ｐ２のコレ
クタは、カレントミラー回路４を構成する一対のＮＰＮ
トランジスタＮ１，Ｎ２のコレクタにそれぞれ接続され
る。ＮＰＮトランジスタＮ１，Ｎ２のベースは共通接続
され、さらにＮＰＮトランジスタＮ２のコレクタに接続
されている。ＮＰＮトランジスタＮ１，Ｎ２のエミッタ
は、接地ＧＮＤに接続される。

【０００６】カレントミラー回路４で、ＮＰＮトランジ
スタＮ１，Ｎ２は同一の特性を有しているので、ベース
が共通接続されている結果、ＮＰＮトランジスタＮ１，
Ｎ２のコレクタとエミッタとの間には同一の電流値が流
れる。この場合、共通接続されたベースがＮＰＮトラン
ジスタＮ２のコレクタ側に接続されているので、ＮＰＮ
トランジスタＮ２側が入力端となり、ＮＰＮトランジス
タＮ１側が出力端となる。

【０００７】差動増幅回路２で、ＰＮＰトランジスタＰ
１のベースへの入力電圧がＰＮＰトランジスタＰ２のベ
ースの電圧よりも接地ＧＮＤ側に低ければ、ＰＮＰトラ
ンジスタＰ１のエミッタ・コレクタ間に流れる電流の方
がＰＮＰトランジスタＰ２のエミッタ・コレクタ間に流
れる電流よりも多くなる。カレントミラー回路４では、
入力端のＮＰＮトランジスタＮ２に差動増幅回路２のＰ
ＮＰトランジスタＰ２のエミッタ・コレクタ間電流が流
れ、出力端のＮＰＮトランジスタＮ１にも同一の電流が
流れる。しかしながら、差動増幅回路２のＰＮＰトラン
ジスタＰ１のエミッタ・コレクタ間電流は、カレントミ
ラー回路４の出力端のＮＰＮトランジスタＮ１のコレク
タ・エミッタ間に流れる電流よりも多くなるので、余分
な電流はＮＰＮトランジスタＮ３のベース・エミッタ間
に流れ、ＮＰＮトランジスタＮ３は、導通状態となる。
ＮＰＮトランジスタＮ３のコレクタには、電源電圧ＶＣ
Ｃが、定電流源５を介して与えられる。ＮＰＮトランジ
スタＮ３が導通してＯＮ状態になると、コレクタ電圧は
ＮＰＮトランジスタＮ３の飽和電圧程度まで低下する。
このため、ＮＰＮトランジスタＮ３のコレクタに抵抗Ｒ
１を介してベースが接続されるＮＰＮトランジスタＮ４
は、遮断してＯＦＦ状態となる。ＮＰＮトランジスタＮ
３，Ｎ４および抵抗Ｒ１は、ヒステリシス回路６を構成
する。ＮＰＮトランジスタＮ４のコレクタとエミッタと
は、抵抗分割回路７を構成する３つの抵抗Ｒ３，Ｒ４，
Ｒ５のうちの１つの抵抗Ｒ５と並列であり、ＮＰＮトラ
ンジスタＮ４のコレクタ・エミッタ間が遮断されると、
抵抗分割回路７は、電源電圧ＶＣＣを、抵抗Ｒ３の抵抗
値と、抵抗Ｒ４およびＲ５の抵抗値の合計の抵抗値との
比で分圧し、差動増幅回路２のＰＮＰトランジスタＰ２
のベースにしきい値ＶＴＨを与える。

【０００８】差動増幅回路２の入力側のＰＮＰトランジ
スタＰ１のベースに与えられる入力電圧Ｖｉｎが基準電
圧側のＰＮＰトランジスタＰ２のベースの電圧と等しい
か、電源電圧ＶＣＣ側に高いときには、ＮＰＮトランジ
スタ３のベース・エミッタ間には電流が流れず、ＮＰＮ
トランジスタＮ３は遮断状態となる。このとき、ＮＰＮ
トランジスタＮ３のコレクタ電圧は電源電圧ＶＣＣに近
くなり、抵抗Ｒ１を介してＮＰＮトランジスタＮ４のベ
ース・エミッタ間には電流が流れ、ＮＰＮトランジスタ
Ｎ４は導通状態となる。抵抗分割回路７では、電源電圧
ＶＣＣを抵抗Ｒ３と抵抗Ｒ４とで分圧する状態となり、
ＰＮＰトランジスタＰ２のベースに基準電圧ＶＲＥＦと
して与えるしきい値は低下してＶＴＬとなる。このよう
に、抵抗Ｒ５をＮＰＮトランジスタＮ４を導通させて短
絡すると、差動増幅回路２のしきい値は低下し、ＮＰＮ
トランジスタＮ４を遮断させると、差動増幅回路２のし
きい値は上昇して、ヒステリシス特性が得られる。な
お、ＮＰＮトランジスタＮ３のコレクタからは、抵抗Ｒ
２を介してＮＰＮトランジスタＮ５のベースに出力が与
えられ、さらにＮＰＮトランジスタＮ５はコレクタでＮ
ＰＮトランジスタＮ６のベースを駆動し、ＮＰＮトラン
ジスタＮ６のコレクタから出力Ｏｕｔが得られる。ＮＰ
ＮトランジスタＮ５，Ｎ６は、出力回路８を構成する。

【０００９】図２２は、図２１のヒステリシスコンパレ
ータの出力回路８のＮＰＮトランジスタＮ６のコレクタ
側と電源電圧ＶＣＣとの間に負荷抵抗を接続するときに
ついて、入力Ｉｎの電圧と出力Ｏｕｔの電圧との関係を
示す。入力Ｉｎに与える入力電圧Ｖｉｎを接地ＧＮＤ側
から電源電圧ＶＣＣ側に上昇させると、抵抗分割回路７
の抵抗Ｒ５と並列にコレクタ・エミッタ間が接続されて
いるＮＰＮトランジスタＮ４は、初めは遮断状態であ
り、差動増幅回路２のＰＮＰトランジスタＰ２のベース
には、抵抗Ｒ３と、抵抗Ｒ４および抵抗Ｒ５とで電源電
圧ＶＣＣを分割したしきい値ＶＴＨが与えられ、入力電
圧Ｖｉｎがしきい値ＶＴＨよりも接地ＧＮＤ側にあると
きには、出力Ｏｕｔはローレベルである。入力電圧Ｖｉ
ｎがしきい値ＶＴＨを超えると、出力Ｏｕｔはハイレベ
ルに変化し、かつＮＰＮトランジスタＮ４が導通して、
抵抗分割回路７からは差動増幅回路２のＰＮＰトランジ
スタＰ２のベースに、しきい値ＶＴＬが与えられる。Ｖ
ＴＬ＜ＶＴＨであるので、入力電圧Ｖｉｎが元のしきい
値ＶＴＨより低くなっても、新たなしきい値ＶＴＬより
高い範囲では、出力Ｏｕｔはハイレベルを続ける。入力
電圧Ｖｉｎが新たなしきい値ＶＴＬよりも接地ＧＮＤ側
に低くなると、出力Ｏｕｔは再びハイレベルに変化し、
差動増幅回路２のＰＮＰトランジスタＰ２のベースに与
えられるしきい値もＶＴＨに変化する。しきい値ＶＴＨ
とＶＴＬとの差がヒステリシスとなる。

【００１０】図２３は、精度を高めることができるヒス
テリシスコンパレータ１０の回路構成を示す。このよう
な高精度のヒステリシスコンパレータ１０では、２つの
コンパレータ１１，１２とＲＳフリップフロップから成
るラッチ回路１３とを必要とする。ヒステリシス幅は、
抵抗Ｒ１，Ｒ２，Ｒ３で形成する抵抗分割回路１４の、
抵抗Ｒ２の両端間に生じる電圧で設定することができ
る。

【００１１】ヒステリシス幅を小さくすることができる
回路構成についての先行技術には、特開平６−１７７７
１８号公報に開示されているものがある。この先行技術
では、一対のＰＮＰトランジスタによる差動増幅回路の
コレクタ側に、入力側と出力側との間の電流利得が１以
上のカレントミラー回路を、２つ接続する。一方のカレ
ントミラー回路の入力側と他方のカレントミラー回路の
出力側とが差動増幅回路の一方のＰＮＰトランジスタの
コレクタ側に接続され、他方のＰＮＰトランジスタのコ
レクタ側には一方のカレントミラー回路の出力側と他方
のカレントミラー回路の入力側とが接続される。この先
行技術のヒステリシス幅は、カレントミラー回路の電流
利得に基づいて決定され、約±１０ｍＶ程度の微小なヒ
ステリシスを得ることが可能であると記載されている。

【００１２】

【発明が解決しようとする課題】図２０に示すような減
電圧リセット回路などに使用するヒステリシスコンパレ
ータ１として、図２１に示すような回路構成を用いる
と、抵抗分割回路７の抵抗Ｒ５の抵抗値を小さくし、抵
抗Ｒ５による電圧降下を小さくしなければならない。し
かしながら、抵抗Ｒ５にはＮＰＮトランジスタＮ４のコ
レクタ・エミッタ間が並列に接続され、ＮＰＮトランジ
スタＮ４が導通するＯＮ状態であるときにも、コレクタ
・エミッタ間にはトランジスタの飽和電圧Ｖｓａｔの電
圧が残り、完全に短絡することはできない。飽和電圧Ｖ
ｓａｔは、最大で０．３Ｖ程度ある。このため、図２２
に示す２つのしきい値ＶＴＨおよびＶＴＬは、次の第１
式および第２式で表すことができる。

【００１３】

【数１】

【００１４】図２３に示すようなヒステリシスコンパレ
ータ１０では、コンパレータ１１，１２が２個必要とな
るうえ、ラッチ回路１３も必要となるので、回路規模が
大きくなり、ＩＣとして集積化するうえでも不利であ
る。また、図２１および図２３に示すヒステリシスコン
パレータ１，１０では、しきい値として電源電圧ＶＣＣ
を利用するので、抵抗分割回路７，１４を用いて減衰さ
せてやる必要があり、直接しきい値として用いることが
できない。直接しきい値として用いると、ヒステリシス
を付けることができなくなってしまうからである。

【００１５】特開平６−１７７７１８号公報の先行技術
では、カレントミラー回路の入力側と出力側との電流利
得Ｎの値と、差動増幅回路の平衡状態での各ＰＮＰトラ
ンジスタの電流Ｉｏとに従ってヒステリシス幅が決定さ
れる旨が記載されている。すなわち、特開平６−１７７
７１８号公報の［００２６］段落には、「電流利得Ｎが
１．５の場合には、当該ヒステリシス回路１０のヒステ
リシス量が±０．２Ｉｏとなるため約±１０［ｍＶ］程
度の微小なヒステリシスが得られ」と記載され、さらに
Ｎ＝２の場合には約±１８［ｍＶ］程度の微小なヒステ
リシスが得られる旨が記載されている。しかしながら、
電流のヒステリシス量がどのような過程で電圧のヒステ
リシスに対応するかについは説明されていない。また、
差動増幅回路の出力側に２つのカレントミラー回路を接
続するだけで、ヒステリシスコンパレータとして動作す
るか否かについても疑問がある。図１で、２つのトラン
ジスタＱ３，Ｑ６は、双安定マルチバイブレータを形成
しているようにも見える。ただし、トランジスタＱ４，
Ｑ５が接続されているので、たとえば、２つのカレント
ミラー回路が両方とも非飽和状態で動作して、差動増幅
回路の２つのトランジスタのコレクタ電流は同一とな
り、安定な平衡状態となるのではないかという疑問があ
る。

【００１６】本発明の目的は、数十ｍＶ程度の小さなヒ
ステリシス幅を、比較的小さな回路規模でも確実に得る
ことができるヒステリシスコンパレータを提供すること
である。

【００１７】

【課題を解決するための手段】本発明は、一対のトラン
ジスタを含み、一方のトランジスタに入力電圧Ｖｉｎが
与えられ、他方のトランジスタに基準電圧ＶＲＥＦが与
えられる差動増幅回路を備え、入力電圧Ｖｉｎと基準電
圧ＶＲＥＦとの比較結果の論理出力を導出し、該論理出
力に対応するように基準電圧ＶＲＥＦの切換えを行うヒ
ステリシスコンパレータにおいて、該基準電圧ＶＲＥＦ
の切換えのために、該差動増幅回路の一対のトランジス
タに流す電流に差を付ける電流差付加回路を含むことを
特徴とするヒステリシスコンパレータである。

【００１８】本発明に従えば、ヒステリシスコンパレー
タは、一対のトランジスタを含む差動増幅回路で、一方
のトランジスタに入力電圧Ｖｉｎが与えられ、他方のト
ランジスタに基準電圧ＶＲＥＦが与えられ、入力電圧Ｖ
ｉｎと基準電圧ＶＲＥＦとの比較結果の論理出力が導出
されるとともに、論理出力に対応するように基準電圧Ｖ
ＲＥＦの切換えが行われる。基準電圧ＶＲＥＦの切換え
は、差動増幅回路の一対のトランジスタに流す電流に差
を付ける電流差付加回路によって行われる。差動増幅回
路の一対のトランジスタに流す電流に差を付けると、ト
ランジスタの入出力特性に基づき、実質的にバイアス電
圧が変化して、入力電圧Ｖｉｎと比較する基準電圧ＶＲ
ＥＦの変化として取扱うことができ、数十ｍＶ程度の微
小なヒステリシスを確実に得ることができる。電流差付
加回路は、差動増幅回路の一対のトランジスタに流す電
流に差を付ければよいので、１つのコンパレータ回路内
で実現することができ、２つのコンパレータを使用する
ような回路規模の増大を招くことなく、確実なヒステリ
シスを得ることができる。

【００１９】また本発明は、前記差動増幅回路の一対の
トランジスタに、和が一定の第１の定電流Ｉ１となるよ
うに電流を供給する第１の定電流源と、前記電流差付加
回路に備えられ、該一対のトランジスタの一方の出力側
に接続され、第２の定電流Ｉ２で該出力側に流す電流を
変化させる第２の定電流源とを含むことを特徴とする。

【００２０】本発明に従えば、第１の定電流源で、差動
増幅回路の一対のトランジスタに、和が一定の第１の定
電流Ｉ１となるように電流を供給するので、差動増幅回
路の２つのトランジスタの出力電流の和も第１の定電流
Ｉ１で一定にすることができる。一対のトランジスタの
一方の出力側に第２の定電流源を接続し、第２の定電流
Ｉ２で電流を変化させるので、一対のトランジスタ間で
出力電流が確実に異なり、トランジスタの入出力特性に
基づいて基準電圧ＶＲＥＦを変化させることができる。
基準電圧ＶＲＥＦの変化は、第２の定電流値Ｉ２に対応
してトランジスタの入出力特性に基づいて決定されるの
で、ヒステリシス幅を精度よく設定することができる。

【００２１】また本発明は、前記第１の定電流源および
前記第２の定電流源として、共通な入力端と、前記第１
の定電流Ｉ１を導出する第１の出力端と、前記第２の定
電流Ｉ２を導出する第２の出力端とを有する電源用カレ
ントミラー回路をさらに含むことを特徴とする。

【００２２】本発明に従えば、第１の定電流Ｉ１と第２
の定電流Ｉ２とを入力端を共通にした電源用カレントミ
ラー回路から供給するので、差動増幅回路のバイアス電
流となる第１の定電流Ｉ１の精度がヒステリシス幅に対
してほとんど影響しないようにすることができる。

【００２３】また本発明は、前記差動増幅回路の一対の
トランジスタのうちで前記基準電圧ＶＲＥＦが与えられ
るトランジスタの出力側に出力端が接続され、入力端に
前記第２の定電流源からの電流が流れる負荷用カレント
ミラー回路をさらに含むことを特徴とする。

【００２４】本発明に従えば、差動増幅回路の一対のト
ランジスタのうち基準電圧ＶＲＥＦが入力される側のト
ランジスタの出力側に負荷用カレントミラー回路の出力
端を接続し、負荷用カレントミラー回路の入力端には第
１の定電流Ｉ１を流し、負荷用カレントミラー回路の電
流値を第２の定電流Ｉ２で変化させることによって、ヒ
ステリシスを得ることができる。差動増幅回路の一対の
トランジスタのうち入力電圧Ｖｉｎが与えられるトラン
ジスタの出力側にはカレントミラー回路を接続しないの
で、入力電圧Ｖｉｎのとり得る範囲を広げることができ
る。

【００２５】また本発明は、前記差動増幅回路の一対の
トランジスタの出力側に入力端と出力端とがそれぞれ接
続され、該入力端と該出力端とには同一の電流が流れる
負荷用カレントミラー回路をさらに含むことを特徴とす
る。

【００２６】本発明に従えば、差動増幅回路の一対のト
ランジスタの出力側には、負荷用カレントミラー回路の
入力端と出力端とがそれぞれ接続されるので、電流差付
加回路による第２の定電流Ｉ２の変化を確実に差動増幅
回路の一対のトランジスタに流れる電流の変化に反映さ
せ、基準電圧ＶＲＥＦの変化に対応させることができ
る。

【００２７】また本発明で前記負荷用カレントミラー回
路は、一対のトランジスタから成り、各トランジスタは
入力電極、出力電極および基準電極を有し、両方のトラ
ンジスタの入力電極が共通接続され、各トランジスタの
出力電極が前記差動増幅回路の一対のトランジスタの出
力側にそれぞれ接続され、入力端となるトランジスタの
出力電極が共通接続された入力電極に接続され、該負荷
用カレントミラー回路の一対のトランジスタの基準電極
にそれぞれ接続され、同一の抵抗値を有する一対の抵抗
をさらに含み、前記電流差付加回路は、前記第２の定電
流源を、該負荷用カレントミラー回路の一対のトランジ
スタのうちの１つの基準電極と該抵抗との接続点に接続
することを特徴とする。

【００２８】本発明に従えば、負荷用カレントミラー回
路の基準電極側に同一の抵抗値を有する一対の抵抗をさ
らに接続し、負荷用カレントミラー回路の一対のトラン
ジスタの１つの基準電極と抵抗との接続点に第２の定電
流源を接続するので、抵抗値に基づいてヒステリシス幅
を抵抗値で調整することができる。

【００２９】また本発明で前記差動増幅回路の一対のト
ランジスタは、前記入力側に前置増幅用のトランジスタ
をそれぞれ備えていることを特徴とする。

【００３０】本発明に従えば、差動増幅回路は入力側に
前置増幅用のトランジスタを備えるので、電流利得を高
く取ることができる。

【００３１】また本発明で前記差動増幅回路の一対のト
ランジスタには、前記第１の定電流源から同一の抵抗値
を有する一対の抵抗を介して電流を流すことを特徴とす
る。

【００３２】本発明に従えば、差動増幅回路の一対のト
ランジスタには、第１の定電流源から同一の抵抗値を有
する抵抗を介して電流を流すので、抵抗値を変化させる
ことによってヒステリシス幅の微調整を行うことができ
る。

【００３３】また本発明で前記第２の定電流源は、前記
基準電圧ＶＲＥＦの切換え時の温度変動が小さくなるよ
うに、予め温度特性が与えられることを特徴とする。

【００３４】本発明に従えば、ヒステリシスを発生させ
る第２の定電流源に、基準電圧ＶＲＥＦの切換え時の温
度変動が小さくなるように予め温度特性を与えるので、
ヒステリシス幅の温度変動を小さくすることができる。

【００３５】また本発明で前記電流差付加回路は、前記
差動増幅回路の一対のトランジスタに流す電流に差を付
けるか否かを、外部から設定可能であることを特徴とす
る。

【００３６】本発明に従えば、電流差付加回路は、差動
増幅回路の一対のトランジスタに流す電流に差を付ける
か否かを外部から設定可能であるので、ヒステリシスの
有無を外部から変更することができる。

【００３７】また本発明は、前記差動増幅回路の出力側
に前段側の入力が接続され、該前段側の出力によって、
外部に出力を導出する後段側が駆動されるダーリントン
回路をさらに含み、前記電流差付加回路は、該ダーリン
トン回路の前段側の出力によって、前記差動増幅回路の
一対のトランジスタに流す電流に差を付けるための切換
えを行うことを特徴とする。

【００３８】本発明に従えば、差動増幅回路の出力をダ
ーリントン回路を介して外部に出力すると同時に、ダー
リントン回路の前段側の出力でヒステリシスを付けるた
めの電流に差を付ける切換えを行うので、回路構成を簡
略化することができる。

【００３９】また本発明は、前記ダーリントン回路の前
段側の出力で後段側を駆動するための負荷として、出力
端が接続される駆動用カレントミラー回路と、該駆動用
カレントミラー回路の入力端に入力端が接続されで該ダ
ーリントン回路の前段側とともに前記第２の定電流源か
ら電流が供給され、出力端が前記差動増幅回路の一対の
トランジスタのうちの１つの出力側に接続される電流差
発生用カレントミラーとをさらに含むことを特徴とす
る。

【００４０】本発明に従えば、差動増幅回路の出力を外
部に導出するダーリントン回路の出力電流能力を高める
ことができる。

【００４１】また本発明で前記電流差発生用カレントミ
ラー回路は、前記基準電圧ＶＲＥＦの切換え時の温度変
動が小さくなるように、予め温度特性が与えられること
を特徴とする。

【００４２】本発明に従えば、電流差発生用カレントミ
ラー回路の温度特性が、基準電圧ＶＲＥＦの切換え時の
温度と変動が小さくなるように与えられるので、ヒステ
リシス幅の温度変動を小さくすることができる。

【００４３】

【発明の実施の形態】図１は、本発明の実施の第１形態
としてのヒステリシスコンパレータ２０の概念的な電気
的構成を示す。ヒステリシスコンパレータ２０は、しき
い値電圧源２１が出力するしきい値ＶＴＨを基準電圧と
して入力する差動増幅回路２２を有する。差動増幅回路
２２は、一対のＰＮＰトランジスタＰ１，Ｐ２の基準電
極であるエミッタを第１の定電流源であり第１の定電流
Ｉ１を供給する定電流回路２３に共通接続して形成され
る。差動増幅回路２２の出力側には、負荷用のカレント
ミラー回路２４が接続される。差動増幅回路２２には一
対のＰＮＰトランジスタＰ１，Ｐ２が含まれ、カレント
ミラー回路２４には一対のＮＰＮトランジスタＮ１，Ｎ
２が含まれる。なお、以下の説明では、ＰＮＰトランジ
スタおよびＮＰＮトランジスタを単に「トランジスタ」
と称し、ＰＮＰとＮＰＮとの区別は、参照符に「Ｐ」に
番号を続けるか、「Ｎ」に番号を続けるかによって区別
することとする。

【００４４】差動増幅回路２２のトランジスタＰ２の入
力電極であるベースには、しきい値電圧源２１からのし
きい値ＶＴＨが与えられる。トランジスタＰ１のベース
には、入力電圧Ｖｉｎが与えられる。トランジスタＰ
１，Ｐ２の出力電極であるコレクタは、カレントミラー
回路２４のトランジスタＮ１，Ｎ２のコレクタにそれぞ
れ接続される。トランジスタＮ１，Ｎ２のベースは共通
接続され、さらにトランジスタＮ１のコレクタに接続さ
れる。トランジスタＮ１，Ｎ２のエミッタは、接地ＧＮ
Ｄに共通接続される。カレントミラー回路２４では、ト
ランジスタＮ１が入力端となり、トランジスタＮ２が出
力端となる。トランジスタＮ１，Ｎ２を同一のエミッタ
電極面積となるように形成することによって、トランジ
スタＮ１のコレクタ・エミッタ間に流れる電流と同一の
電流がトランジスタＮ２のコレクタ・エミッタ間に流れ
るようにすることができ、これが「カレントミラー」と
呼ばれる理由である。

【００４５】本実施形態のヒステリシスコンパレータ２
０では、差動増幅回路２２の基準電圧として与えるしき
い値電圧源２１の出力電圧は変えずに、差動増幅回路２
２の出力側の電流値を変化させる。電流値の変化は、第
２の定電流源である定電流回路２５が第２の定電流Ｉ２
を変化させるか否かで行う。ヒステリシスを生じさせる
ための電流差付加回路であるヒステリシス回路２６に
は、スイッチ回路２７が設けられる。スイッチ回路２７
は、差動増幅回路２２からの出力に基づいて、第２の定
電流Ｉ２の変化を差動増幅回路２２の出力電流に生じさ
せるか否かを切換える。

【００４６】図２は、図１のヒステリシスコンパレータ
２０を半導体集積回路として実現する際の等価的な回路
構成を示す。図１では省略しているけれども、差動増幅
回路２２の出力は、出力回路２８を介して外部にＯｕｔ
として導出される。差動増幅回路２２のトランジスタＰ
２のコレクタとカレントミラー回路２４のトランジスタ
Ｎ２のコレクタとの接続点がトランジスタＮ６のベース
に接続され、トランジスタＮ６のコレクタから抵抗Ｒ４
を介してトランジスタＮ７のベースに、さらにトランジ
スタＮ７のコレクタからトランジスタＮ８のベースに信
号が伝えられ、最終的にトランジスタＮ８のコレクタか
ら外部に導出される。トランジスタＮ６のコレクタから
は、抵抗Ｒ５を介してトランジスタＮ５のベースにも接
続される。図１のスイッチ回路２７のスイッチＳＷ１に
対応するトランジスタＮ５のコレクタは、カレントミラ
ー回路２９の入力側となるトランジスタＮ４のコレクタ
に接続される。カレントミラー回路２９のトランジスタ
Ｎ４には、定電流回路２５から第２の定電流Ｉ２が与え
られる。トランジスタＮ４のコレクタとエミッタには、
トランジスタＮ５のコレクタとエミッタとがそれぞれ接
続される。トランジスタＮ６のコレクタ側の出力でトラ
ンジスタＮ５が導通状態となると、トランジスタＮ３お
よびＮ４の共通接続されたベースの電圧は、トランジス
タＮ３，Ｎ４のベース・エミッタ間順方向電圧である約
０．６Ｖよりも低いトランジスタＮ５のコレクタ・エミ
ッタ間の飽和電圧程度となるので、カレントミラー回路
２９はカットオフ状態となり、図１ではヒステリシス回
路２６のスイッチＳＷ１が開いた状態に対応する。すな
わち、差動増幅回路２２は、一対のトランジスタＰ１，
Ｐ２の出力電流がＩ３で等しい状態を基準として動作す
ることとなる。電源電圧ＶＣＣを抵抗Ｒ１と抵抗Ｒ２と
で分圧してトランジスタＰ２のベースに与え、このトラ
ンジスタＰ２のベース電圧よりもトランジスタＰ１のベ
ースに与えられる入力電圧Ｖｉｎの方が接地ＧＮＤ側に
低くなれば、トランジスタＰ１のコレクタ側から導出さ
れる電流は増大し、トランジスタＰ２のコレクタ側から
導出する電流は小さくなる。このためトランジスタＮ６
のベースに充分な電流が供給されなくなり、トランジス
タＮ６はＯＦＦ状態となって、トランジスタＮ５のベー
スには抵抗Ｒ５を介してベース電流が流れ込み、コレク
タ・エミッタ間で導通している状態を継続する。したが
って、カレントミラー回路２９はカットオフの状態を続
け、図１のヒステリシス回路２６に設けられるスイッチ
ＳＷ１は、ＯＦＦ状態である。

【００４７】入力電圧ＶｉｎがトランジスタＰ２のベー
スに与えられるしきい値電圧源２１からのしきい値ＶＴ
Ｈよりも電源電圧ＶＣＣ側に高くなると、トランジスタ
Ｐ１を流れる電流は減少し、トランジスタＰ２を流れる
電流が増大する。入力電圧Ｖｉｎが、しきい値電圧ＶＴ
Ｈよりも接地ＧＮＤ側に低くなると、トランジスタＰ１
を流れる電流が増大し、トランジスタＰ２を流れる電流
が減少する。一対のトランジスタＰ１，Ｐ２間でエミッ
タ・コレクタ間に流れる電流は変化しても、両方のエミ
ッタ・コレクタ間に流れる電流の和は第１の定電流Ｉ１
で変わらない。

【００４８】差動増幅回路２２の出力側には、カレント
ミラー回路２４が接続され、入力端のトランジスタＮ１
のコレクタ・エミッタ間を流れる電流と同一の電流が出
力端のトランジスタＮ２のコレクタ・エミッタ間を流れ
る。したがって、入力電圧Ｖｉｎがしきい値電圧ＶＴＨ
よりも接地ＧＮＤ側のローレベルで、ヒステリシス回路
２６のスイッチＳＷ１がＯＦＦの状態で入力電圧Ｖｉｎ
が上昇してしきい値ＶＴＨ以上になると、出力が反転し
てヒステリシス回路２６のＳＷ１がＯＮ状態となる。ス
イッチＳＷ１がＯＮ状態となると、差動増幅回路２２の
トランジスタＰ１のコレクタ側から定電流回路２３に定
電流値Ｉ２が流出するので、トランジスタＰ１のエミッ
タ・コレクタ間を流れる電流値をＩ３とすると、カレン
トミラー回路２４の入力側のトランジスタＮ１のコレク
タ・エミッタ間にはＩ３−Ｉ２の電流が流れることにな
る。この電流値は、トランジスタＮ２のコレクタ・エミ
ッタ間にも流れるので、差動増幅回路２２のトランジス
タＰ２のエミッタ・コレクタ間にはＩ３−Ｉ２の電流が
流れることになる。差動増幅回路２２を構成するトラン
ジスタＰ１よりもトランジスタＰ２に流れる電流がＩ２
だけ小さくなった状態で差動増幅回路２２が釣り合うよ
うになると、トランジスタＰ１のベース・エミッタ間電
圧をＶＢＥ１、トランジスタＰ２のベース・エミッタ間
電圧をＶＢＥ２として、トランジスタＰ２に流れるエミ
ッタ・コレクタ電流の方が少ないので、ＶＢＥ１＞ＶＢ
Ｅ２となる。このベース・エミッタ間電圧差分だけ差動
増幅回路２２としてのしきい値が下がることになるの
で、入力電圧Ｖｉｎがハイレベル状態のヒステリシスコ
ンパレータ２０のしきい値ＶＴＬは、次の第３式で表さ
れる。

【００４９】

【数２】

【００５０】ここでＶＴは熱電圧であり、ボルツマン定
数ｋ＝１．３８０６６×１０^-23とし、電子電荷ｑ＝
１．６０２１８×１０^-19Ｃとし、絶対温度をＴで表わ
すと次の第４式のように表される。

【００５１】

【数３】

【００５２】第４式で表される熱電圧ＶＴは、２５℃で
は２６ｍＶとなる。ヒステリシス幅をＶＨＳとすると、
第３式から次の第５式が得られる。

【００５３】

【数４】

【００５４】第５式から、第１の定電流Ｉ１と第２の定
電流Ｉ２との電流比で、ヒステリシス幅ＶＨＳが決定さ
れることが判る。たとえば、Ｉ１＝３×Ｉ２となるよう
な電流値に設定すると、２５℃ではヒステリシス幅は次
の第６式のように、１８ｍＶのような小さな値を得るこ
とができる。このように、差動増幅回路２２の出力反転
後に流れる電流に差を付けることによって生じるベース
・エミッタ間電圧差をヒステリシスとして利用すること
ができる。

【００５５】

【数５】

【００５６】図３は、本発明の実施の第２形態としての
ヒステリシスコンパレータ３０の概念的な構成を示す。
本実施形態のヒステリシスコンパレータ３０は、図１に
示すヒステリシスコンパレータ２０と相補的な構成を有
し、しきい値電圧源３１は、電源電圧ＶＣＣを基準に負
の電圧をしきい値ＶＴＨとして与えると考えることもで
きる。差動増幅回路３２は、ＮＰＮ型の一対のトランジ
スタＮ１，Ｎ２によって形成され、両方のエミッタ電極
が共通接続されて、第１の定電流源３３を介して接地Ｇ
ＮＤ側に接続される。差動増幅回路３２の出力側には、
電源電圧ＶＣＣとの間に一対のＰＮＰトランジスタＰ
１，Ｐ２によって構成されるカレントミラー回路３４が
接続される。差動増幅回路３２に電流差を付けるための
第２の定電流回路３５は、電源電圧ＶＣＣ側からトラン
ジスタＮ２のコレクタ側に第２の定電流Ｉ２をヒステリ
シス回路３６のスイッチＳＷ１のＯＮ／ＯＦＦに応じて
流したり流さなかったりすることができる。本実施形態
のヒステリシスコンパレータ３０は、図１に示すヒステ
リシスコンパレータ２０と、電気的な極性が反対になる
ことを除いて、基本的に同一の動作を行う。

【００５７】図４は、本発明の実施の第３形態および第
４形態としてのヒステリシスコンパレータ４０，５０の
概念的な構成をそれぞれ示す。図４（ａ）に示すヒステ
リシスコンパレータ４０と、図４（ｂ）に示すヒステリ
シスコンパレータ５０とは、図１に示すヒステリシスコ
ンパレータ２０と図３に示すヒステリシスコンパレータ
３０との関係と同様に、極性が逆となる相補的な関係で
動作は基本的に同一である。しきい値電圧源４１，５１
は、差動増幅回路４２，５２に対ししきい値ＶＴＨをそ
れぞれ与える。差動増幅回路４２，５２は、一対のトラ
ンジスタＰ１，Ｐ２；Ｎ１，Ｎ２の入力側に、さらにト
ランジスタＰ３，Ｐ４；Ｎ３，Ｎ４によるエミッタホロ
ア回路が前置されている。差動増幅回路４２，５２の入
力側にエミッタホロア回路を前置するので、トランジス
タＰ３，Ｐ４；Ｎ３，Ｎ４の電流増幅により、入力電流
を減少させ、入力インピーダンスを高くすることができ
る。差動増幅回路４２，５２の負荷となるカレントミラ
ー回路４４，５４、定電流回路４５，５５およびヒステ
リシス回路４６，５６の構成は、図１および図３に示す
ヒステリシスコンパレータ２０，３０のカレントミラー
回路２４，３４、定電流回路２５，３５およびヒステリ
シス回路２６，３６とそれぞれ基本的に同等である。な
お、差動増幅回路４２，５２の前段側のエミッタフォロ
ア回路を構成するトランジスタＰ３，Ｐ４；Ｎ３，Ｎ４
のエミッタ側には、定電流回路４７，４８；５７，５８
がそれぞれ接続される。

【００５８】図５は、本発明の実施の第５形態および第
６形態のヒステリシスコンパレータ６０，７０の概念的
な構成をそれぞれ示す。これらのヒステリシスコンパレ
ータ６０，７０は、図４（ａ）に示すヒステリシスコン
パレータ４０と図４（ｂ）に示すヒステリシスコンパレ
ータ５０との関係と同様に、それぞれ相補的な構成とす
ることもできる。以下説明する各実施形態のヒステリシ
スコンパレータも、同様に相補的な関係とすることもで
きるけれども、一方の構成のみをそれぞれ示す。

【００５９】図５（ａ）に示すヒステリシスコンパレー
タ６０は、しきい値電圧源６１、差動増幅回路６２、定
電流回路６３、カレントミラー回路６４、定電流回路６
５およびヒステリシス回路６６のうち、カレントミラー
回路６４を除いて、それぞれ図１のしきい値電圧源２
１、差動増幅回路２２、定電流回路２３、定電流回路２
５およびヒステリシス回路２６とそれぞれ基本的に同等
である。ただし、カレントミラー回路６４は、トランジ
スタＮ２が入力端となり、トランジスタＮ１が出力端と
なるように、共通接続されたベースは、トランジスタＮ
２側のコレクタに接続される。トランジスタＮ１のコレ
クタは、ベースにしきい値電圧ＶＴＨが与えられる差動
増幅回路６２のトランジスタＰ２のコレクタに接続され
る。差動増幅回路６２で、ベースに入力電圧Ｖｉｎが与
えられるトランジスタＰ１のコレクタは、接地ＧＮＤ側
に直接接続される。カレントミラー回路６４を構成する
トランジスタＮ１，２は、エミッタ面積が異なり、入力
端のトランジスタＮ２のエミッタ面積は、出力端のトラ
ンジスタＮ１のエミッタ面積の２倍となるように形成さ
れている。入力端のトランジスタＮ２のコレクタ・エミ
ッタ間には、第１の定電流値Ｉ１を差動増幅回路６２に
供給する第１の定電流回路６３と同様に、第１の定電流
値Ｉ１を流す定電流回路６７から電流が供給される。

【００６０】本実施形態のヒステリシスコンパレータ６
０では、入力電圧Ｖｉｎが入力されるトランジスタＰ１
のコレクタ側にカレントミラー回路６４が接続されてい
ないので、入力電圧Ｖｉｎの電圧を接地ＧＮＤまで低下
させることができる。前述の各実施形態では、差動増幅
回路の出力側にカレントミラー回路が接続されており、
カレントミラー回路および差動増幅回路を構成するトラ
ンジスタのコレクタ・エミッタ間電圧は飽和電圧よりは
小さくならず、その一方で差動増幅回路のトランジスタ
ではベース・エミッタ間順方向電圧ＶＢＥ１を確保しな
ければならないので、差動増幅回路に与える入力電圧Ｖ
ｉｎで差動増幅回路が正常に動作する範囲には制限があ
る。

【００６１】図５（ｂ）に示すヒステリシスコンパレー
タ７０では、しきい値電圧源７１を、マルチコレクタ構
造のトランジスタＰ１，Ｐ２で形成する差動増幅回路７
２のトランジスタＰ２のエミッタに与え、差動増幅回路
を構成するトランジスタＰ１のエミッタには入力電圧Ｖ
ｉｎを与える。第１の定電流Ｉ１を流す第１の定電流源
である定電流回路７３は、マルチコレクタ構造のトラン
ジスタＰ１，Ｐ２のうちで共通接続されるベースおよび
共通接続される１組のコレクタと接地ＧＮＤとの間に接
続される。マルチコレクタ構造のトランジスタＰ１，Ｐ
２のもう１つのコレクタは、カレントミラー回路７４を
構成するトランジスタＮ１，Ｎ２のコレクタにそれぞれ
接続される。カレントミラー回路７４、定電流回路７５
およびヒステリシス回路７６は、図１のヒステリシスコ
ンパレータ２０のカレントミラー回路２４、定電流回路
２５およびヒステリシス回路２６とそれぞれ同等であ
る。

【００６２】図６は、本発明の実施の第７形態としての
ヒステリシスコンパレータ８０の等価的な回路構成を示
す。本実施形態のヒステリシスコンパレータ８０は、し
きい値電圧源８１および差動増幅回路８２として、図２
に示すしきい値電圧源２１および差動増幅回路２２とそ
れぞれ同等の構成を有する。第１の定電流源となる定電
流回路８３は、電源電圧ＶＣＣと差動増幅回路８２の一
対のトランジスタＰ３，Ｐ４の共通接続されるエミッタ
との間に接続されるトランジスタＰ２によって形成され
る。差動増幅回路８２のトランジスタＰ３，Ｐ４のコレ
クタには、図２に示すカレントミラー回路２４と同等な
カレントミラー回路８４が接続される。第２の定電流源
となる定電流回路８５は、トランジスタＰ５を含むよう
に形成される。ヒステリシス回路８６は、スイッチ回路
８７を含む。差動増幅回路８２の出力は、出力回路８８
を介して外部に導出される。ヒステリシス回路８６に
は、カレントミラー回路８９も含む。カレントミラー回
路８９の入力端のトランジスタＮ４のコレクタ・エミッ
タ間には、スイッチ回路８７のトランジスタＮ５のコレ
クタ・エミッタ間が並列に接続される。このようなスイ
ッチ回路８７、出力回路８８およびカレントミラー回路
８９の構成は、図２に示すスイッチ回路２７、出力回路
２８およびカレントミラー回路２９の構成と基本的に同
等である。

【００６３】ただし、本実施形態のヒステリシス回路８
６に設けらるカレントミラー回路８９では、トランジス
タＮ３，Ｎ４のエミッタ面積の比がＣ：Ｂとなってい
る。また、第１の定電流源となるトランジスタＰ２と第
２の定電流源となるトランジスタＰ６とは、トランジス
タＰ１を入力端とする１つのカレントミラー回路９０の
それぞれ出力端となっている。入力側となるトランジス
タＰ１のコレクタ側は、第１の定電流値Ｉ１の電流が流
れる定電流回路９１が接続される。第１の定電流源とな
るトランジスタＰ２のエミッタの面積は、入力端のトラ
ンジスタＰ１のエミッタ面積に等しく形成され、トラン
ジスタＰ２のコレクタからは、第１の定電流値Ｉ１が差
動増幅回路８２に供給される。第２の定電流源となるト
ランジスタＰ５のエミッタの面積は、入力端となるトラ
ンジスタＰ１のエミッタのＡ倍となるように形成され、
トランジスタＮ５がＯＦＦ状態のとき、カレントミラー
回路８９の入力端となるトランジスタＮ４のコレクタ・
エミッタ間には、トランジスタＰ５から、第１の定電流
値Ｉ１のＡ倍の電流が流れる。カレントミラー回路８９
で、出力端となるトランジスタＮ３のコレクタ・エミッ
タ間に第２の定電流値Ｉ２を流すためには、次の第７式
の関係を満たすように、Ａ，Ｂ，Ｃの値を設定すればよ
い。

【００６４】

【数６】

【００６５】図７は、本発明の実施の第８形態としての
ヒステリシスコンパレータ１００の概念的な構成を示
す。本実施形態のヒステリシスコンパレータ１００は、
しきい値電圧源１０１は、低い方のしきい値電圧ＶＴＬ
を差動増幅回路１０２のトランジスタＰ２のベースに与
える。差動増幅回路１０２、定電流回路１０３およびカ
レントミラー回路１０４については、図１に示す差動増
幅回路２２、定電流回路２３およびカレントミラー回路
２４とそれぞれ同等である。第２の定電流源である定電
流回路１０５は、ヒステリシス回路１０６の動作でスイ
ッチＳＷ１がＯＮとなるとき、差動増幅回路１０２のト
ランジスタＰ２のコレクタとカレントミラー回路１０４
のトランジスタＮ２のコレクタとの接続点に流れ込む電
流値を、Ｉ２だけ増加させるように接続される。ヒステ
リシス回路１０６のスイッチＳＷ１は、出力からインバ
ータ１０６ａを介して駆動される。

【００６６】図８は、図７に示すヒステリシスコンパレ
ータ１００の等価的な回路構成を示す。本実施形態のヒ
ステリシス回路１０６は、図６に示す回路構成に、図７
に示すインバータ１０６ａとなるトランジスタＮ７が付
加され、トランジスタＮ７の出力でスイッチＳＷ１とし
て動作するトランジスタＮ５を駆動するとともに、出力
回路１０８の前段側のトランジスタＮ８も駆動する。ト
ランジスタＮ７によるトランジスタＮ８，Ｎ５の駆動
は、抵抗Ｒ３，Ｒ４を介してそれぞれ行われる。第１の
定電流源である定電流回路１０３と第２の定電流源であ
る定電流回路１０５とは、図６に示す実施形態と同様
に、共通のカレントミラー回路１１０からそれぞれ電流
を供給する出力端として形成される。共通のカレントミ
ラー回路１１０の入力端には、第１の定電流値Ｉ１を流
す定電流回路１１１が入力側に接続される。このような
出力回路１０８、カレントミラー回路１１０の主要部お
よび定電流回路１１１は、図６に示す出力回路８８、カ
レントミラーミラー回路８４の主要部および定電流回路
９１とそれぞれ同等である。

【００６７】本実施形態のヒステリシスコンパレータ１
００では、第２の定電流源である定電流回路１０５によ
って差動増幅回路１０２の出力側で第２の定電流値Ｉ２
を変化させる方法を、図１の実施形態のように、入力電
圧Ｖｉｎが与えられる側のトランジスタＰ１とカレント
ミラー回路２４の入力側のトランジスタＮ１のコレクタ
との接続点側からではなく、しきい値ＶＴＬが与えられ
る差動増幅回路１０２のトランジスタＰ２のコレクタと
カレントミラー回路１０４の出力側のトランジスタＮ２
のコレクタ側との接続点から取出す方式に変更してい
る。これによって、差動増幅回路１０２のトランジスタ
Ｐ２のベースに接続されるしきい値電圧源１０１から
は、低い方のしきい値電圧ＶＴＬを与えることとなる。

【００６８】図１に示すヒステリシスコンパレータ２０
では、入力電圧Ｖｉｎがハイレベルで、ヒステリシス回
路２６のスイッチＳＷ１がＯＮ状態であるときに、差動
増幅回路２２としてのしきい値がしきい値電圧源２１の
出力であるＶＴＨからＶＴＬに下がってヒステリシスを
付けることができる。しかしながら、しきい値がＶＴＬ
の状態は、通常のコンパレータのオフセット電圧に加
え、定電流回路２３からの電流値Ｉ１と定電流回路２５
からの電流Ｉ２との電流比精度によるばらつきが重畳さ
れるために、しきい値ＶＴＬはしきい値ＶＴＨに比べて
精度が悪くなる。特に、しきい値ＶＴＬは、第５式に示
すように、熱電圧ＶＴの項があるため、絶対温度Ｔに比
例して変化する。

【００６９】通常、コンパレータにヒステリシスを付け
てヒステリシスコンパレータとして使用するのは、出力
のチャタリング防止のためである場合が多い。したがっ
て、どちらかのしきい値で精度がよければ問題ないこと
が多い。図１に示す実施の第１形態のヒステリシスコン
パレータ２０では、高い方のしきい値ＶＴＨの精度の方
が低い方のしきい値ＶＴＬの精度よりも良好である。低
い方のしきい値ＶＴＬの精度の方をよくするためには、
図７に示す実施形態のヒステリシスコンパレータ１００
を用いればよい。本実施形態で、第２の定電流値Ｉ２を
しきい値ＶＴＬが与えられるトランジスタＰ２のコレク
タ側から取出すようにしているのは、入力電圧Ｖｉｎが
ローレベルのときにしきい値をＶＴＬより高くする必要
があるので、ＶＢＥ１＜ＶＢＥ２とするために、電流値
Ｉ２の接続先を変更している。高い方のしきい値の値Ｖ
ＴＨは、次の第８式で与えられる。

【００７０】

【数７】

【００７１】第８式から前述の第５式と同等の式が得ら
れ、ヒステリシス幅ＶＨＳが図１に示すヒステリシスコ
ンパレータ２０と同様になることが判る。このようにし
て、差動増幅回路１０２の出力側の構成を変更すること
なく、精度が必要な方のしきい値を変更することができ
る。

【００７２】図９は、本発明の実施の第９形態としての
ヒステリシスコンパレータ１２０の概念的な構成を示
す。本実施形態のしきい値電圧源１２１は、図７に示す
ヒステリシスコンパレータ１００のしきい値電圧源１０
１と同様に、差動増幅回路１２２のトランジスタＰ２の
ベースに低い方のしきい値電圧ＶＴＬを与える。

【００７３】差動増幅回路１２２、定電流回路１２３お
よびカレントミラー回路１２４は、図１に示すヒステリ
シスコンパレータ２０の差動増幅回路２２、定電流回路
２３およびカレントミラー回路２４とそれぞれ同等であ
る。本実施形態では、第２の定電流源である定電流回路
１２５からトランジスタＰ１のコレクタとトランジスタ
Ｎ１のコレクタとの接続点に第２の定電流Ｉ２を流し込
むように、第２の定電流源である定電流回路１２５の接
続方法を変更している。すなわち、ヒステリシス回路１
２６は、定電流回路１２５からダイオード１２６ａを介
して第２の定電流Ｉ２を供給する。定電流回路１２５と
ダイオード１２６ａとの接続点は、スイッチＳＷ１を介
して接地ＧＮＤに接続する状態に切換えることができ
る。

【００７４】図１０は、図９に示すヒステリシスコンパ
レータ１２０の等価的な回路構成を示す。トランジスタ
Ｎ３が、図９に示すダイオード１２６ａに相当し、コレ
クタとベースとの間が接続されてダイオードとして動作
する。図９のスイッチＳＷ１に対応するスイッチ回路１
２７はトランジスタＮ４によって構成される。トランジ
スタＮ４のベースに抵抗Ｒ４を介して差動増幅回路１２
２の出力を与え、また抵抗Ｒ３を介して出力回路１２８
に差動増幅回路１２２の出力を与える構成は、図８に示
すヒステリシスコンパレータ１００と同様である。ま
た、カレントミラー回路１３０で、第１の定電流値Ｉ１
を流す定電流回路１３１を入力側のトランジスタＰ１に
流し、出力側のトランジスタＰ２，Ｐ５から第１の定電
流Ｉ１および第２の定電流Ｉ２を供給する考え方は、図
６や図８に示すカレントミラー回路９０，１１０と同様
である。本実施形態のヒステリシスコンパレータ１２０
でも、第２の定電流値Ｉ２で差動増幅回路１２２のしき
い値電圧ＶＴＬが与えられるトランジスタＰ２のエミッ
タ・コレクタ間に流れる電流を減らしてヒステリシスを
付加する構成である。ヒステリシス幅ＶＨＳとしては、
図６に示す値が得られる。

【００７５】図１１は、本発明の実施の第１０形態とし
てのヒステリシスコンパレータ１４０の概念的な構成を
示し、図１２は等価的な回路構成を示す。本実施形態の
ヒステリシスコンパレータ１４０は、図９および図１０
に示すヒステリシスコンパレータ１２０で、定電流回路
１２５から供給される第２の定電流Ｉ２の接続先を変更
し、ヒステリシス幅の微調整ができるようにしている。
しきい値電圧源１４１、差動増幅回路１４２、定電流回
路１４３、カレントミラー回路１４４および定電流回路
１４５は、図９および図１０に示すヒステリシスコンパ
レータ１２０のしきい値電圧源１２１、差動増幅回路１
２２、定電流回路１２３、カレントミラー回路１２４お
よび定電流回路１２５とそれぞれ同等である。ヒステリ
シス回路１４６は、図１０に示すダイオード１２６ａと
同等なダイオード１４６ａの接続先を、カレントミラー
回路１４４のトランジスタＮ１，Ｎ２のエミッタ側に変
更している。カレントミラー回路１４４の一対のトラン
ジスタＮ１，Ｎ２のエミッタは、図９および図１０に示
すように接地ＧＮＤに共通接続するのではなく、同一の
抵抗値Ｒ１を有する抵抗を挿入してから接地ＧＮＤに接
続する。第２の定電流値Ｉ２は、トランジスタＮ１のエ
ミッタと抵抗Ｒ１との接続点に供給される。

【００７６】図９および図１０に示すヒステリシスコン
パレータ１２０では、ヒステリシスを付けるための第２
の定電流源である定電流回路１２５で、ヒステリシス幅
の調整のために第２の電流値Ｉ２の調整が必要になる。
電流値の調整のためには、トランジスタのエミッタ面積
やエミッタに抵抗を挿入してカレントミラー比を変える
方法もあるけれども、第２の定電流Ｉ２は第１の定電流
Ｉ１を供給するカレントミラー回路１３０で、第２の定
電流値Ｉ２を供給する出力側のトランジスタＰ５のエミ
ッタ面積を、第１の定電流値Ｉ１を供給するトランジス
タＰ２のエミッタ面積のＡ倍にして調整している。本実
施の形態では、スイッチ回路１４７、出力回路１４８は
図１０に示すスイッチ回路１２７および出力回路１２８
と同等にしているけれども、カレントミラー回路１５０
では第２の定電流値Ｉ２を出力するトランジスタＰ５の
エミッタ面積を、第１の定電流値Ｉ１を出力するトラン
ジスタＰ２のエミッタ面積と等しくして、第２の定電流
値としては実質的に第１の定電流値Ｉ１と等しい電流を
出力するようにしている。これによって、第２の定電流
源である定電流回路１４５の調整を不要にしている。第
２の定電流値Ｉ２を抵抗Ｒ１の一方に流すことによっ
て、カレントミラー回路１４５では、抵抗に発生する電
圧降下の差によってカレントミラー比が変わり、その結
果、差動増幅回路１４２に流れる電流に差が生じるた
め、ヒステリシスが発生するようになる。本実施形態で
は抵抗Ｒ１の電圧降下を利用するので、電流値を調整す
るよりも調整を容易に行うことができ、容易にヒステリ
シス幅を調整することができる。本実施形態のようなヒ
ステリシス幅の調整の考え方は、図３〜図８に示す各実
施形態にも同様に適用することができる。

【００７７】図１３は、本発明の実施の第１１形態とし
てのヒステリシスコンパレータ１６０の概念的な構成を
示す。本実施形態のヒステリシスコンパレータ１６０
は、図４（ａ）に示すようなヒステリシスコンパレータ
４０に対し、第２の定電流値Ｉ２を変化させる方法を変
更している構成を有する。しきい値電圧源１６１、差動
増幅回路１６２、定電流回路１６３、カレントミラー回
路１６４および定電流回路１６５は、図４（ａ）に示す
ヒステリシスコンパレータ４０のしきい値電圧源４１、
差動増幅回路４２、定電流回路４３、カレントミラー回
路４４および定電流回路４５とそれぞれ同等である。本
実施形態のヒステリシス回路１６６では、差動増幅回路
１６２でしきい値電圧源１６１からのしきい値ＶＴＨが
与えられる側のエミッタフォロアのトランジスタＰ２の
エミッタから第２の定電流Ｉ２をスイッチＳＷ１をＯＮ
にすることによって取出す構成としている。差動増幅回
路１６２のエミッタフォロアとなるトランジスタＰ３，
Ｐ４のエミッタには、定電流源１６７，１６８がそれぞ
れ接続されており、この定電流回路１６７，１６８は、
図４（ａ）に示す定電流回路４７，４８と同等である。

【００７８】ヒステリシス回路１６６のスイッチＳＷ１
をＯＮにすると、定電流回路１６８から供給される定電
流値ＩＢのうちのＩ２の値はトランジスタＰ２のエミッ
タには流れ込まなくなり、トランジスタＰ４のエミッタ
・コレクター間にはＩＢ−Ｉ２の電流が流れるようにな
る。これによってエミッタフォロアとなるトランジスタ
Ｐ４のベース・エミッタ間電圧ＶＢＥ４が、トランジス
タＰ３のベース・エミッタ間電圧ＶＢＥ３よりも小さく
なる。トランジスタＰ４のベースは、しきい値電圧源１
６１によってしきい値ＶＴＨが与えられているので、差
動増幅回路１６２としてのしきい値が変化することにな
る。ヒステリシス幅ＶＨＳは、次の第９式のように与え
られる。

【００７９】

【数８】

【００８０】第９式から、Ｉ２をＩＢの半分とし、２５
℃である場合には、最終的に第６式と同様にＶＨＳとし
て１８ｍＶが得られる。

【００８１】図１４は、本発明の実施の第１２形態とし
てのヒステリシスコンパレータ１７０の概念的な構成を
示す。本実施形態のヒステリシスコンパレータ１７０
は、図１に示すヒステリシスコンパレータ２０の構成を
基本とし、ヒステリシス幅の微調整を可能にしている。
すなわち、しきい値電圧源１７１、差動増幅回路１７
２、定電流回路１７３、カレントミラー回路１７４、定
電流回路１７５、ヒステリシス回路１７６は、図１に示
すヒステリシスコンパレータ２０のしきい値電圧源２
１、差動増幅回路２２、定電流回路２３、カレントミラ
ー回路２４、定電流回路２５およびヒステリシス回路２
６とそれぞれ同等である。本実施形態のヒステリシスコ
ンパレータ１７０では、差動増幅回路１７２を構成する
一対のトランジスタＰ１，Ｐ２のエミッタを共通接続し
て定電流回路１７３に接続するのではなく、各エミッタ
と定電流回路１７３との間に同一の抵抗値を有する抵抗
Ｒ１をそれぞれ挿入している。本実施形態でヒステリシ
ス幅ＶＨＳは、次の第１０式で与えられる。

【００８２】

【数９】

【００８３】本実施形態のヒステリシス幅ＶＨＳは、第
５式に示す図１のヒステリシスコンパレータ２０に比
べ、Ｒ１×Ｉ２の積の分だけ大きくなっている。抵抗値
Ｒ１の調整は電流値Ｉ２の調整よりも容易であるので、
微妙なヒステリシス幅ＶＨＳを合わせ込む必要がある場
合に、エミッタ抵抗Ｒ１を挿入することで簡単に行うこ
とができる。通常差動増幅回路にエミッタ抵抗を挿入す
ると相互コンダクタンス（ｇｍ）が低下するため、コン
パレータにはあまり抵抗を用いることはないけれども、
微少な値であれば総合コンダクタンスの低下を小さくし
て、しかも微妙なヒステリシス幅の調整を行うことがで
きる。本実施形態の考え方は、図３〜図１３に示す各実
施形態でも同様に適用することができる。

【００８４】図１５は、本発明の実施の第１３形態とし
てのヒステリシスコンパレータ１８０の等価的な回路構
成を示す。本実施形態のヒステリシスコンパレータ１８
０は、図６に示すヒステリシスコンパレータ８０に対し
て、ヒステリシス幅の温度変動を小さくするように改良
を加えた構成を有する。本実施形態のヒステリシスコン
パレータ１８０のしきい値電圧源１８１、差動増幅回路
１８２、定電流回路１８３、カレントミラー回路１８
４、定電流回路１８５、ヒステリシス回路１８６、スイ
ッチ回路１８７、出力回路１８８およびカレントミラー
回路１９０は、図６に示すヒステリシスコンパレータ８
０のしきい値電圧源８１、差動増幅回路８２、定電流回
路８３、カレントミラー回路８４、定電流回路８５、ヒ
ステリシス回路８６、スイッチ回路８７、出力回路８８
およびカレントミラー回路８９，９０とそれぞれ同等で
ある。ただし本実施形態のカレントミラー回路１８９で
は、トランジスタＮ３，Ｎ４のエミッタと接地ＧＮＤと
の間に、抵抗値Ｒ３，Ｒ４を有する抵抗をそれぞれ挿入
している。本実施形態でも、第５式に示すようなヒステ
リシス幅ＶＨＳが得られ、熱電圧ＶＴの項があるために
ヒステリシス幅ＶＨＳには温度変動が現れる。そこで、
第２の定電流Ｉ２を差動増幅回路１８２から引出すカレ
ントミラー回路１８９に温度特性を持たせ、熱電圧ＶＴ
の影響を極力小さくし、ヒステリシス幅の温度変動を抑
えるために、抵抗Ｒ３，Ｒ４を挿入している。

【００８５】ヒステリシス幅をＶＨＳにするための電流
値Ｉ１，Ｉ２には、次の第１１式に示すような関係があ
る。

【００８６】

【数１０】

【００８７】第１１式の両辺を温度で微分すると、次の
第１２式が得られる。

【００８８】

【数１１】

【００８９】第１２式から、負の温度変動を持った定電
流源から第２の定電流値Ｉ２を供給するようにすれば、
ヒステリシス幅ＶＨＳの温度変動が抑えられることが判
る。たとえば、図１５でカレントミラー回路１８９を構
成するトランジスタＮ４，Ｎ３のエミッタ面積の比を
Ｂ：Ｃとし、エミッタに挿入する抵抗値をＲ４，Ｒ３と
すれば、Ｂ＞Ｃであれば、エミッタ面積比でトランジス
タＮ４のコレクタ・エミッタ間に流れる電流よりもトラ
ンジスタＮ３のコレクタ・エミッタ間に流れる電流Ｉ２
を小さくすることができる。さらに、Ｒ４×Ｂ＞Ｒ３×
Ｃとすれば、負の温度変動を持つようになる。このよう
にしてヒステリシス幅ＶＨＳとその温度変動とを小さく
することができるように、エミッタ面積比と抵抗値とを
調整することができる。本実施形態の考え方は図３〜図
５や図７〜図１４に示す各実施形態にも同様に適用する
ことができる。

【００９０】図１６は、本発明の実施の第１４形態とし
てのヒステリシスコンパレータ２００の等価的な回路構
成を示す。本実施形態のヒステリシスコンパレータ２０
０は、図２に示すヒステリシスコンパレータ２０に加え
て、外部からヒステリシスの有無を変更するための構成
を加えている。すなわち、ヒステリシスコンパレータ２
００で、しきい値電圧源２０１、差動増幅回路２０２、
定電流回路２０３、カレントミラー回路２０４、定電流
回路２０５、ヒステリシス回路２０６、スイッチ回路２
０７、出力回路２０８およびカレントミラー回路２０９
は、図２に示すしきい値電圧源２１、差動増幅回路２
２、定電流回路２３、カレントミラー回路２４、定電流
回路２５、ヒステリシス回路２６、スイッチ回路２７、
出力回路２８およびカレントミラー回路２９とそれぞれ
同等である。本実施形態のヒステリシスコンパレータ２
００では、スイッチ回路２０７でカレントミラー回路２
０９のＯＮ／ＯＦＦを切換えるトランジスタＮ５のコレ
クタ・エミッタ間に、トランジスタＮ９のコレクタ・エ
ミッタ間が並列に接続される。トランジスタＮ９のベー
スには、外部からヒステリシスの有無を変更するための
信号Ｓｗが抵抗Ｒ７，Ｒ８で分圧して与えられる。信号
Ｓｗ端子をハイレベルにすると、トランジスタＮ９がＯ
Ｎ状態となり、差動増幅回路２０２の出力電流に差を付
けるための定電流回路２５をＯＦＦ状態にして、ヒステ
リシスコンパレータとしての動作を停止させることがで
きる。ヒステリシスコンパレータ２００としての動作が
停止すると、ヒステリシスが無い状態のコンパレータと
して動作する。本実施形態での考え方は、図３〜図１５
に示す各実施形態にも同様に適用することができる。

【００９１】図１７は、本発明の実施の第１５形態とし
てのヒステリシスコンパレータ２２０の等価的な回路構
成を示す。本実施形態のヒステリシスコンパレータ２２
０は、図１０に示すヒステリシスコンパレータ１２０の
出力回路１２８を簡略化した構成を有している。図１０
に示すヒステリシスコンパレータ１２０では、差動増幅
回路１２２からの出力をトランジスタＮ５で受けた後、
さらにトランジスタＮ６で増幅して抵抗Ｒ３，Ｒ４を介
し、出力回路１２８とスイッチ回路１２７とに分岐させ
ている。本実施形態のヒステリシスコンパレータ２２０
では、しきい値電圧源２２１、差動増幅回路２２２、定
電流回路２２３およびカレントミラー回路２２４は、図
１０に示すヒステリシスコンパレータ１２０のしきい値
電圧源１２１、差動増幅回路１２２、定電流回路１２３
およびカレントミラー回路１２４とそれぞれ同等であ
る。

【００９２】本実施形態の定電流回路２２５では、差動
増幅回路２２２のトランジスタＰ４のコレクタとカレン
トミラー回路２２４のトランジスタＮ２のコレクタとの
接続点からトランジスタＮ３のベースに接続される部分
に一定の定電流Ｎ２を流し込むように構成される。トラ
ンジスタＮ３は、ヒステリシス回路２２６としても機能
し、また出力回路２２８を差動増幅回路２２２の出力で
駆動する動作も行う。すなわち、出力回路２２８をダー
リントン構成にし、前段側のトランジスタＮをソースフ
ォロアの回路として、トランジスタＮ５のベースを駆動
する電流を小さくし、トランジスタＮ３でコンパレータ
出力とヒステリシス用の電流切換えとを行う構成を簡略
化している。ダーリントン回路の前段のトランジスタＮ
５のエミッタには、リークカット抵抗Ｒ３を挿入し、後
段側のトランジスタＮ６のベースを駆動している。

【００９３】なお、カレントミラー回路２２４のトラン
ジスタＮ２のコレクタとトランジスタＮ４のエミッタと
の間には、ダイオード２３６が挿入される。このダイオ
ード２３６は、ダーリントン構成の出力回路２２８がＯ
Ｎになっているときに、差動対に電流が流れないように
し、確実にダーリントン回路がＯＮになるようにするた
めのものである。

【００９４】図１８は、本発明の実施の第１６形態とし
てのヒステリシスコンパレータ２４０の等価的な電気的
構成を示す。本実施形態のヒステリシスコンパレータ２
４０は、図１７に示すヒステリシスコンパレータ２２０
の出力回路２２８の構成を変更し、図１７に示すリーク
カット抵抗Ｒ３を不要にしている。本実施形態のヒステ
リシスコンパレータ２４０では、しきい値電圧源２４
１、差動増幅回路２４２、定電流回路２４３およびカレ
ントミラー回路２４４の構成は、図１７に示すヒステリ
シスコンパレータ２２０のしきい値電圧源２２１、差動
増幅回路２２２、定電流回路２２３およびカレントミラ
ー回路２２４とそれぞれ同等である。本実施形態の定電
流源２４５は、ヒステリシス回路２４６によってトラン
ジスタＮ３のベースとトランジスタＮ２のコレクタに流
し込む定電流値を切換える点は、図１７に示す実施形態
の定電流回路２２５と同様である。しかしながら、スイ
ッチ回路２４７では、図１７に示すダイオード接続され
るトランジスタＮ４ではなく、トランジスタＰ７，Ｐ８
から成るカレントミラー回路２４９が接続される。また
出力回路２４８でも、図１７に示す出力回路２２８のよ
うなリークカット抵抗Ｒ３の代りに、カレントミラー回
路２５２の出力端のトランジスタＮ５のコレクタ・エミ
ッタ側が接続される。カレントミラー回路２５２の入力
端のトランジスタＮ４のコレクタ・エミッタ側には、カ
レントミラー回路２４９の入力端のトランジスタＰ８の
エミッタ・コレクタ側と同一の電流が流れる。図１７の
実施形態のヒステリシスコンパレータ２２０では、出力
回路２２８をダーリントン構成にしているので、電源と
なるカレントミラー回路２３０のトランジスタＰ６から
供給される電流で集団のトランジスタＮ６のベースにト
ランジスタＮ６を充分に導通させることができる程度の
電流を流すことができるように、リークカット抵抗Ｒ３
の抵抗値を大きくしておく必要がある。また出力回路２
２８がダーリントン構成であるので、回路としての最低
動作電圧が高くなってしまう問題が出てくる。

【００９５】本実施形態では、リークカット抵抗を用い
ず、出力回路２４８のトランジスタＮ６，Ｎ７がＯＦＦ
状態のときには、カレントミラー回路２４９のトランジ
スタＰ８とカレントミラー回路２５２のトランジスタＮ
４およびＮ５がＯＮ状態となるので、トランジスタＮ５
のコレクタ・エミッタ間がリークカットの働きをするよ
うになる。また、出力回路２４９のトランジスタＮ６お
よびＮ７がＯＮ状態のときには、カレントミラー回路２
５２のトランジスタＮ５がＯＦＦ状態となるので、リー
クカット抵抗を挿入した場合に比べ、不要な電流が流れ
なくなり、出力回路２４９の後段側のトランジスタＮ７
の電流駆動能力を高めることができる。なお、本実施形
態のヒステリシスコンパレータ２４０の最低動作電圧
は、図１７に示すヒステリシスコンパレータ２２０と同
一となる。

【００９６】図１９は、本発明の実施の第１７形態とし
てのヒステリシスコンパレータ２６０の等価的な回路構
成を示す。本実施形態のヒステリシスコンパレータ２６
０は、図１８に示すヒステリシスコンパレータ２４０の
構成を変更して、図１５に示す実施形態と同様に第２の
定電流源に温度特性を持たせ、ヒステリシス幅自体の温
度特性を小さくしている。すなわち、本実施形態のヒス
テリシスコンパレータ２６０は、しきい値電圧源２６
１、差動増幅回路２６２、定電流回路２６３、カレント
ミラー回路２６４、定電流回路２６５、ヒステリシス回
路２６６、スイッチ回路２６７、出力回路２６８、カレ
ントミラー回路２６９，２７０，２７２に関して、基本
的には図１８に示すしきい値電圧源２４１、差動増幅回
路２４２、定電流回路２４３、カレントミラー回路２４
４、定電流回路２４５、ヒステリシス回路２４６、スイ
ッチ回路２４７、出力回路２４８、カレントミラー回路
２４９，２５０，２５２とそれぞれ同等である。本実施
形態のカレントミラー回路２６９のトランジスタＰ７，
Ｐ８のエミッタ側には、抵抗Ｒ３，Ｒ４をそれぞれ挿入
する。またカレントミラー回路２６９を構成するトラン
ジスタＰ７，Ｐ８のエミッタ面積は、Ａ：Ｂにして、図
１５の実施形態と同様に温度特性を持たせる。これによ
って、図１５の実施形態のヒステリシスコンパレータと
同様の効果が得られる。

【００９７】以上説明した各実施形態では、差動増幅回
路やカレントミラー回路にバイポーラトランジスタを使
用しているけれども、接合形やＭＯＳ形の電界効果トラ
ンジスタ（ＦＥＴ）を使用することもできる。ただしバ
イポーラトランジスタでは、ベース・エミッタ間電圧Ｖ
ＢＥの温度特性やコレクタ・エミッタ電流との関係が容
易に求められるので、精度の高いヒステリシス幅の調整
を行うことができる。

【００９８】

【発明の効果】以上のように本発明によれば、小規模な
回路構成で小さなヒステリシス幅を有するヒステリシス
コンパレータを実現することができる。ヒステリシス
は、差動増幅回路を構成する一対のトランジスタの出力
側の電流を変化させることによって、トランジスタの入
出力特性に基づいて付加されるので、大半の差動入力回
路形式に対してもヒステリシスを付けることが可能であ
る。

【００９９】また本発明によれば、差動増幅回路には、
第１の定電流Ｉ１を供給し、ヒステリシスを第２の定電
流Ｉ２に基づいて得ることができるので、小さな電圧の
ヒステリシス幅を、精度よくかつ確実に得ることができ
る。

【０１００】また本発明によれば、差動増幅回路のバイ
アス電流となる第１の定電流源と、ヒステリシス幅を決
定する第２の定電流源とを、共通化して、ヒステリシス
幅の精度向上と電流源の簡素化を可能にすることができ
る。

【０１０１】また本発明によれば、負荷用カレントミラ
ー回路の出力側は差動増幅回路の一対のトランジスタの
うち基準電圧ＶＲＥＦが与えられるトランジスタの出力
側に接続され、入力電圧Ｖｉｎが与えられるトランジス
タの出力側には接続されないので、入力電圧Ｖｉｎの動
作可能な範囲がカレントミラー回路の存在によって制限
されず、入力電圧Ｖｉｎの範囲を広げることができる。

【０１０２】また本発明によれば、差動増幅回路の一対
のトランジスタの出力側には、負荷用カレントミラー回
路の入力側と出力側とがそれぞれ接続されるので、第２
の定電流Ｉ２による一対のトランジスタの出力側の電流
の変化を、トランジスタの入出力特性に基づく基準電圧
ＶＲＥＦの変化に確実に対応させることができる。

【０１０３】また本発明によれば、負荷用カレントミラ
ー回路の基準電極側に挿入する抵抗値を調整することに
よって、ヒステリシス幅の調整を容易に行うことができ
る。

【０１０４】また本発明によれば、差動増幅回路の利得
を高くしたり、入力インピーダンスを高めたりすること
ができる。

【０１０５】また本発明によれば、差動増幅回路に第１
の定電流源から抵抗を介して電流を供給し、抵抗値の調
整によってヒステリシス幅を微調整することができる。

【０１０６】また本発明によれば、簡単な回路構成でヒ
ステリシス幅の温度変動を小さく抑えることができる。

【０１０７】また本発明によれば、外部からの信号でヒ
ステリシスの有無の設定を行うことができる。

【０１０８】また本発明によれば、差動増幅回路の出力
とヒステリシス幅の変更とに要する回路規模を簡略化す
ることができる。

【０１０９】また本発明によれば、出力の電流能力を強
化したり、ダーリントン回路に大きなリークカット抵抗
を不要にすることができる。

【０１１０】また本発明によれば、ヒステリシスの温度
変動を小さく抑えることができる。

【図面の簡単な説明】

【図１】本発明の実施の第１形態としてのヒステリシス
コンパレータ２０の概念的な構成を示すブロック図であ
る。

【図２】図１のヒステリシスコンパレータ２０の等価的
な電気回路図である。

【図３】本発明の実施の第２形態としてのヒステリシス
コンパレータ３０の概念的な構成を示すブロック図であ
る。

【図４】本発明の実施の第３形態および第４形態のヒス
テリシスコンパレータ４０，５０の概念的な構成を示す
ブロック図である。

【図５】本発明の実施の第５形態および第６形態のヒス
テリシスコンパレータ６０，７０の概念的な構成を示す
ブロック図である。

【図６】本発明の実施の第７形態としてのヒステリシス
コンパレータ８０の概念的な構成を示すブロック図であ
る。

【図７】本発明の実施の第８形態としてのヒステリシス
コンパレータ１００の概念的な構成を示すブロック図で
ある。

【図８】図７に示すヒステリシスコンパレータ１００の
等価回路図である。

【図９】本発明の実施の第９形態としてのヒステリシス
コンパレータ１２０の概念的な構成を示すブロック図で
ある。

【図１０】図９に示すヒステリシスコンパレータ１２０
の等価回路図である。

【図１１】本発明の実施の第１０形態としてのヒステリ
シスコンパレータ１４０の概念的な構成を示すブロック
図である。

【図１２】図１１に示すヒステリシスコンパレータ１４
０の等価回路図である。

【図１３】本発明の実施の第１１形態としてのヒステリ
シスコンパレータ１６０の概念的な構成を示すブロック
図である。

【図１４】本発明の実施の第１２形態としてのヒステリ
シスコンパレータ１７０の概念的な構成を示すブロック
図である。

【図１５】本発明の実施の第１３形態としてのヒステリ
シスコンパレータ１８０の等価回路図である。

【図１６】本発明の実施の第１４形態としてのヒステリ
シスコンパレータ２００の等価回路図である。

【図１７】本発明の実施の第１５形態としてのヒステリ
シスコンパレータ２２０の等価回路図である。

【図１８】本発明の実施の第１６形態としてのヒステリ
シスコンパレータ２４０の等価回路図である。

【図１９】本発明の実施の第１７形態としてのヒステリ
シスコンパレータ２６０の等価回路図である。

【図２０】従来からの減電圧リセット回路の例を示すブ
ロック図である。

【図２１】図２０の減電圧リセット回路などに使用する
従来からのヒステリシスコンパレータ１の等価回路図で
ある。

【図２２】図２１のヒステリシスコンパレータ１の入出
力特性を示すグラフである。

【図２３】従来からのヒステリシスコンパレータとして
の他の例を示すブロック図である。

【符号の説明】

２０，３０，４０，５０，６０，７０，８０，１００，
１２０，１４０，１６０，１７０，１８０，２００，２
２０，２４０，２６０ヒステリシスコンパレータ２２，３２，４２，５２，６２，７２，８２，１０２，
１２２，１４２，１６２，１７２，１８２，２０２，２
２２，２４２，２６２差動増幅回路２３，２５，３３，３５，４３，４５，４７，４８，５
３，５５，６３，６５，７３，７５，８３，８５，１０
３，１０５，１２３，１２５，１４３，１４５，１６
３，１６５，１６８，１７０，１７３，１７５，１８
３，１８５，２０３，２０５，２２３，２２５，２４
３，２４５，２６３，２６５定電流回路２４，２９，３４，４４，５４，６４，７４，８４，８
９，９０，１０４，１１０，１２４，１３０，１４４，
１５０，１６４，１８４，１８９，１９０，２０４，２
０９，２２４，２４４，２４９，２５２，２６４，２６
９，２７０，２７２カレントミラー回路２６，３６，４６，５６，６６，７６，８６，１０６，
１２６，１４６，１６６，１７６，１８６，２０６，２
２６，２４６，２６６ヒステリシス回路

Claims

【特許請求の範囲】

【請求項１】一対のトランジスタを含み、一方のトラ
ンジスタに入力電圧Ｖｉｎが与えられ、他方のトランジ
スタに基準電圧ＶＲＥＦが与えられる差動増幅回路を備
え、入力電圧Ｖｉｎと基準電圧ＶＲＥＦとの比較結果の
論理出力を導出し、該論理出力に対応するように基準電
圧ＶＲＥＦの切換えを行うヒステリシスコンパレータに
おいて、該基準電圧ＶＲＥＦの切換えのために、該差動増幅回路
の一対のトランジスタに流す電流に差を付ける電流差付
加回路を含むことを特徴とするヒステリシスコンパレー
タ。
【請求項２】前記差動増幅回路の一対のトランジスタ
に、和が一定の第１の定電流Ｉ１となるように電流を供
給する第１の定電流源と、前記電流差付加回路に備えられ、該一対のトランジスタ
の一方の出力側に接続され、第２の定電流Ｉ２で該出力
側に流す電流を変化させる第２の定電流源とを含むこと
を特徴とする請求項１記載のヒステリシスコンパレー
タ。
【請求項３】前記第１の定電流源および前記第２の定
電流源として、共通な入力端と、前記第１の定電流Ｉ１
を導出する第１の出力端と、前記第２の定電流Ｉ２を導
出する第２の出力端とを有する電源用カレントミラー回
路をさらに含むことを特徴とする請求項２記載のヒステ
リシスコンパレータ。
【請求項４】前記差動増幅回路の一対のトランジスタ
のうちで前記基準電圧ＶＲＥＦが与えられるトランジス
タの出力側に出力端が接続され、入力端に前記第２の定
電流源からの電流が流れる負荷用カレントミラー回路を
さらに含むことを特徴とする請求項２または３記載のヒ
ステリシスコンパレータ。
【請求項５】前記差動増幅回路の一対のトランジスタ
の出力側に入力端と出力端とがそれぞれ接続され、該入
力端と該出力端とには同一の電流が流れる負荷用カレン
トミラー回路をさらに含むことを特徴とする請求項１〜
３のいずれかに記載のヒステリシスコンパレータ。
【請求項６】前記負荷用カレントミラー回路は、一対
のトランジスタから成り、各トランジスタは入力電極、
出力電極および基準電極を有し、両方のトランジスタの
入力電極が共通接続され、各トランジスタの出力電極が
前記差動増幅回路の一対のトランジスタの出力側にそれ
ぞれ接続され、入力端となるトランジスタの出力電極が
共通接続された入力電極に接続され、該負荷用カレントミラー回路の一対のトランジスタの基
準電極にそれぞれ接続され、同一の抵抗値を有する一対
の抵抗をさらに含み、前記電流差付加回路は、前記第２の定電流源を、該負荷
用カレントミラー回路の一対のトランジスタのうちの１
つの基準電極と該抵抗との接続点に接続することを特徴
とする請求項５記載のヒステリシスコンパレータ。
【請求項７】前記差動増幅回路の一対のトランジスタ
は、前記入力側に前置増幅用のトランジスタをそれぞれ
備えていることを特徴とする請求項１〜６のいずれかに
記載のヒステリシスコンパレータ。
【請求項８】前記差動増幅回路の一対のトランジスタ
には、前記第１の定電流源から同一の抵抗値を有する一
対の抵抗を介して電流を流すことを特徴とする請求項２
〜７のいずれかに記載のヒステリシスコンパレータ。
【請求項９】前記第２の定電流源は、前記基準電圧Ｖ
ＲＥＦの切換え時の温度変動が小さくなるように、予め
温度特性が与えられることを特徴とする請求項２〜８の
いずれかに記載のヒステリシスコンパレータ。
【請求項１０】前記電流差付加回路は、前記差動増幅
回路の一対のトランジスタに流す電流に差を付けるか否
かを、外部から設定可能であることを特徴とする請求項
１〜９のいずれかに記載のヒステリシスコンパレータ。
【請求項１１】前記差動増幅回路の出力側に前段側の
入力が接続され、該前段側の出力によって、外部に出力
を導出する後段側が駆動されるダーリントン回路をさら
に含み、前記電流差付加回路は、該ダーリントン回路の前段側の
出力によって、前記差動増幅回路の一対のトランジスタ
に流す電流に差を付けるための切換えを行うことを特徴
とする請求項１〜１０のいずれかに記載のヒステリシス
コンパレータ。
【請求項１２】前記ダーリントン回路の前段側の出力
で後段側を駆動するための負荷として、出力端が接続さ
れる駆動用カレントミラー回路と、該駆動用カレントミラー回路の入力端に入力端が接続さ
れで該ダーリントン回路の前段側とともに前記第２の定
電流源から電流が供給され、出力端が前記差動増幅回路
の一対のトランジスタのうちの１つの出力側に接続され
る電流差発生用カレントミラーとをさらに含むことを特
徴とする請求項１１記載のヒステリシスコンパレータ。
【請求項１３】前記電流差発生用カレントミラー回路
は、前記基準電圧ＶＲＥＦの切換え時の温度変動が小さ
くなるように、予め温度特性が与えられることを特徴と
する請求項１２記載のヒステリシスコンパレータ。