JPS59108411A - 電流源回路 - Google Patents
電流源回路Info
- Publication number
- JPS59108411A JPS59108411A JP57219962A JP21996282A JPS59108411A JP S59108411 A JPS59108411 A JP S59108411A JP 57219962 A JP57219962 A JP 57219962A JP 21996282 A JP21996282 A JP 21996282A JP S59108411 A JPS59108411 A JP S59108411A
- Authority
- JP
- Japan
- Prior art keywords
- current
- npn
- base
- transistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000003321 amplification Effects 0.000 abstract description 9
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 9
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 239000006185 dispersion Substances 0.000 abstract 1
- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 241000777300 Congiopodidae Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電流源回路に係り、特に集積回路技法に適する
電流源回路に関するものである。
電流源回路に関するものである。
従来の電流源回路の一例を第１図に示し説明すると、図
において、（１） 、 （２）はそれぞれベースおよび
エミッタを共通接続したＮＰＮ）ランジスタで、これら
は前記の電流ミラー回路を構成し、そのＮＰＮ）ランジ
スタ（２）の形状はＮＰＮ）ランジスタ（１）のｎ倍で
ある。また、（３） 、 （４）はそれぞれベースおよ
びエミッタを共通接続したＮＰＮ）ランジスタで、これ
らは後段の電流ミラー回路を構成し、そのＮＰＮ）ラン
ジスタ（４）の形状はＮＰＮ）ランジスタ（３）のｍ倍
である。そして、（１１）は基準入力電流端子、（１２
）は入力電流端子、（１３）は出力電流端子（電流源出
力端子）である。
において、（１） 、 （２）はそれぞれベースおよび
エミッタを共通接続したＮＰＮ）ランジスタで、これら
は前記の電流ミラー回路を構成し、そのＮＰＮ）ランジ
スタ（２）の形状はＮＰＮ）ランジスタ（１）のｎ倍で
ある。また、（３） 、 （４）はそれぞれベースおよ
びエミッタを共通接続したＮＰＮ）ランジスタで、これ
らは後段の電流ミラー回路を構成し、そのＮＰＮ）ラン
ジスタ（４）の形状はＮＰＮ）ランジスタ（３）のｍ倍
である。そして、（１１）は基準入力電流端子、（１２
）は入力電流端子、（１３）は出力電流端子（電流源出
力端子）である。
このように構成された回路において、基準入力電流端子
（１１）に流す電流をｒｏとし、ＮＰＮトランジスタ（
１）のコレクタに流れる電流を１１とし、以下、ＮＰＮ
）ランジスタ（２） 、 （３） 、 （４）のそれぞ
れのコレフタに流れる電流をＩ２ ＋ Ｉｓ 、 Ｉ４
とし、出力電流端子（電流源出力端子）に流れる電流を
Ｉ４とする。
（１１）に流す電流をｒｏとし、ＮＰＮトランジスタ（
１）のコレクタに流れる電流を１１とし、以下、ＮＰＮ
）ランジスタ（２） 、 （３） 、 （４）のそれぞ
れのコレフタに流れる電流をＩ２ ＋ Ｉｓ 、 Ｉ４
とし、出力電流端子（電流源出力端子）に流れる電流を
Ｉ４とする。
そして、いま、Ａ点に流れる電流を■１．２とすると、
その電流工１．２は で表わされる。ここでり、いはＮＰＮ）ランジスタの直
流電流増幅率でちる。
その電流工１．２は で表わされる。ここでり、いはＮＰＮ）ランジスタの直
流電流増幅率でちる。
ｔ＆、ＮＰＮ）ランジスタ（３）のコ１／クタに流れる
電流工３は で表わされ、最終出力端子である電流源出力端子（１３
）に流れる出力電流■４は で表わされる。また、ＮＰＮ）ランジスタ（１）のコレ
クタに流れる電流■１は で表わされるので、基準入力電流ＩＯに対する出力電流
工４は となる。
電流工３は で表わされ、最終出力端子である電流源出力端子（１３
）に流れる出力電流■４は で表わされる。また、ＮＰＮ）ランジスタ（１）のコレ
クタに流れる電流■１は で表わされるので、基準入力電流ＩＯに対する出力電流
工４は となる。
このとき、ＮＰＮ）ランジスタの直流電流増幅率ｈＦｇ
が非常に高い場合には上記（５）式より出力電流Ｉ４は Ｉ４ ＃ｍ （１＋ｎ ） ＩＯ・・・・・・・−・・
・・・・・・・・・・・ （６）となり、トランジスタ
のベース電流は無視できるようになり、基準入力電流Ｉ
Ｏに対し出力電流Ｉ４はｍ（１＋ｎ）倍の比が精度よく
出るようになる。
が非常に高い場合には上記（５）式より出力電流Ｉ４は Ｉ４ ＃ｍ （１＋ｎ ） ＩＯ・・・・・・・−・・
・・・・・・・・・・・ （６）となり、トランジスタ
のベース電流は無視できるようになり、基準入力電流Ｉ
Ｏに対し出力電流Ｉ４はｍ（１＋ｎ）倍の比が精度よく
出るようになる。
しかしながら、この回路を半導体集積回路化すると、′
バラツキ”などによシ直流電流増幅率ｈｌＦｌｃが低く
でることもあり、特にＮＰＮ）ランジスタ七− （４）の最終出力電流Ｉ４ ＮＰＮ ）ランジスタ（２
）のコレクタ電流■２よりもはるかに多く電流が流れる
こともあって、ベース電流が無視できなくなシ、Ａ点に
流れる電流１１．２はＮＰＮトランジスタ（３） 、
（４） （特にＮＰＮ）ランジスタ（４））のベース電
流分だけ減’Ｈ，、ＮＰＮ）ランジスタ（３）のコレク
タ電流工３が大幅に減少してきて、最終出力電流■４が
設定した比よりもはるかに小さくなってしまうという問
題があった。
バラツキ”などによシ直流電流増幅率ｈｌＦｌｃが低く
でることもあり、特にＮＰＮ）ランジスタ七− （４）の最終出力電流Ｉ４ ＮＰＮ ）ランジスタ（２
）のコレクタ電流■２よりもはるかに多く電流が流れる
こともあって、ベース電流が無視できなくなシ、Ａ点に
流れる電流１１．２はＮＰＮトランジスタ（３） 、
（４） （特にＮＰＮ）ランジスタ（４））のベース電
流分だけ減’Ｈ，、ＮＰＮ）ランジスタ（３）のコレク
タ電流工３が大幅に減少してきて、最終出力電流■４が
設定した比よりもはるかに小さくなってしまうという問
題があった。
このような問題を解決するために１第２図に示す回路構
成が考えられる。第１図と異なる点は、第１図のＮＰＮ
）ランジスタ（３）のコレクタ・ベース間にＮＰＮ）ジ
ンジスタ（５）を挿入したことにある。なお、この第２
図において、（１４）はＮＰＮ）ランジスタ（５）のコ
レクタに接続された入力電流端子である。
成が考えられる。第１図と異なる点は、第１図のＮＰＮ
）ランジスタ（３）のコレクタ・ベース間にＮＰＮ）ジ
ンジスタ（５）を挿入したことにある。なお、この第２
図において、（１４）はＮＰＮ）ランジスタ（５）のコ
レクタに接続された入力電流端子である。
このように構成された回路において、ＮＰＮ）ランジス
タ（３） 、 （４）のベース電流はＮＰＮ）ランジス
タ（５）のエミッタ電流となり、Ａ点に流れる電流Ｉ
１．２よ〕引く電流はＮＰＮ）ランジスタ（５）のベー
ス電流だけとなシ、最終出力電流■４はで表わされ、た
とえ、直流電流増幅率１１１ｒｚが変動しても上記（７
）式より、最終出力電流Ｉ４はあまシ変動しないことに
なり、基準入力電流ＩＯに対してかなり精度よく比がと
れることになるのである３゜しかしながら、このような
回路においては、ＮＰＮ）ランジスタ（５）をＮＰＮ）
ランジスタ（３）のコレクタ・ベース間に挿入するため
に、１ｖＢＥ分だけダイナミックレンジが小さくなって
しまうといい欠点があった。
タ（３） 、 （４）のベース電流はＮＰＮ）ランジス
タ（５）のエミッタ電流となり、Ａ点に流れる電流Ｉ
１．２よ〕引く電流はＮＰＮ）ランジスタ（５）のベー
ス電流だけとなシ、最終出力電流■４はで表わされ、た
とえ、直流電流増幅率１１１ｒｚが変動しても上記（７
）式より、最終出力電流Ｉ４はあまシ変動しないことに
なり、基準入力電流ＩＯに対してかなり精度よく比がと
れることになるのである３゜しかしながら、このような
回路においては、ＮＰＮ）ランジスタ（５）をＮＰＮ）
ランジスタ（３）のコレクタ・ベース間に挿入するため
に、１ｖＢＥ分だけダイナミックレンジが小さくなって
しまうといい欠点があった。
本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は基準入力電流に対し出力電流の比に含まれる直流電流
増幅率ｂＦＥによる誤差分を極めて小さくすることがで
き、高精度の電流を設定することができると共にダイナ
ミックレンジも広く使え、かつ半導体集積回路に適した
電流源回路を提供することにある。
共にかかる欠点を除去すべくなされたもので、その目的
は基準入力電流に対し出力電流の比に含まれる直流電流
増幅率ｂＦＥによる誤差分を極めて小さくすることがで
き、高精度の電流を設定することができると共にダイナ
ミックレンジも広く使え、かつ半導体集積回路に適した
電流源回路を提供することにある。
このような目的を達成するため、本発明は第１および第
２のＮＰＮ）ランジスタのベースとエミッタをそれぞれ
共通接続し、第１のＮＰＮ）ランジスタのコレクタとベ
ースを接続してこの接続点を基準入力電流端子として第
１の電流ミラー回路を構成し、第３および第４ＯＮＰＮ
）ランジスタのベースとエミッタをそれぞれ共通接続し
、この第３のＮＰＮ）ランジスタのコレクタを上記第１
および第２ＯＮＰＮ）ランジスタのエミッタ共通接続点
に接続し、第４のＮ Ｐ Ｎ ｌ・ランジスタのコレク
タを電流源出力端子として第２の電流ミラー回路を構成
し、上記第１の電流ミラー回路のベースと上記第２の電
流ミラー回路のベースとの間に第５ＯＮＰＮ）ランジス
タのベースとエミッタをそれぞれ接続するようにしたも
ので、以下、図面に基づき本発明の実施例を詳細に説明
する。
２のＮＰＮ）ランジスタのベースとエミッタをそれぞれ
共通接続し、第１のＮＰＮ）ランジスタのコレクタとベ
ースを接続してこの接続点を基準入力電流端子として第
１の電流ミラー回路を構成し、第３および第４ＯＮＰＮ
）ランジスタのベースとエミッタをそれぞれ共通接続し
、この第３のＮＰＮ）ランジスタのコレクタを上記第１
および第２ＯＮＰＮ）ランジスタのエミッタ共通接続点
に接続し、第４のＮ Ｐ Ｎ ｌ・ランジスタのコレク
タを電流源出力端子として第２の電流ミラー回路を構成
し、上記第１の電流ミラー回路のベースと上記第２の電
流ミラー回路のベースとの間に第５ＯＮＰＮ）ランジス
タのベースとエミッタをそれぞれ接続するようにしたも
ので、以下、図面に基づき本発明の実施例を詳細に説明
する。
第３図は本発明による電流源回路の一実施例を示す回路
図である。
図である。
この第３図において第１図および第２図と同一符号のも
のは相当部分を示し、（６）はＮＰＮ）ランジスタで、
そのコレクタは入力電流端子（１４）に接続され、エミ
ッタはＮＰＮ）ランジスタ（３） 、 （４）のベース
共通接続点に接続され、ＮＰＮ）ランジスタ（６）のベ
ースはＮＰＮ）ランジスタ（１） 、 （２）のベース
共通接続点に接続されている。
のは相当部分を示し、（６）はＮＰＮ）ランジスタで、
そのコレクタは入力電流端子（１４）に接続され、エミ
ッタはＮＰＮ）ランジスタ（３） 、 （４）のベース
共通接続点に接続され、ＮＰＮ）ランジスタ（６）のベ
ースはＮＰＮ）ランジスタ（１） 、 （２）のベース
共通接続点に接続されている。
そして、ＮＰＮ）ランジスタ（１）のコレクタはベース
に接続されると共に基準入力電流端子（１１）に接続さ
ね、エミッタはコレクタを入力電流端子（１２）に接続
したＮＰＮ）ランジスタ（２）のエミッタに共通接続さ
れ、とのＮＰＮ）ランジスタ（ｔ） 、 （２）のエミ
ッタ共通接続点はＮＰＮ）ランジスタ（３）のコレクタ
に接続されているっまた、とのＮＰＮトランジスタ（３
）のエミッタはＮＰＮ）ランジスタ（４）のエミッタに
共通接続され、そのエミッタ共通接続点は接地されてい
る。そして、このＮＰＮ）ランジスク（４）のコレクタ
は電流源出力端子（１３）に接続されている。
に接続されると共に基準入力電流端子（１１）に接続さ
ね、エミッタはコレクタを入力電流端子（１２）に接続
したＮＰＮ）ランジスタ（２）のエミッタに共通接続さ
れ、とのＮＰＮ）ランジスタ（ｔ） 、 （２）のエミ
ッタ共通接続点はＮＰＮ）ランジスタ（３）のコレクタ
に接続されているっまた、とのＮＰＮトランジスタ（３
）のエミッタはＮＰＮ）ランジスタ（４）のエミッタに
共通接続され、そのエミッタ共通接続点は接地されてい
る。そして、このＮＰＮ）ランジスク（４）のコレクタ
は電流源出力端子（１３）に接続されている。
このように、ＮＰＮ）ランジスタ（６）のベースをＮＰ
Ｎトランジスタ（３）のコレクタと接続せずに、ＮＰＮ
）ランジスタ（１） 、 （２）のベースに接続するこ
とによシ、ダイナミックレンジは第１図に示す回路構成
と同程度となシ、また、基準入力電流ＩＯに対する最終
出力電流Ｉ４の比は第２図に示す回路構成と同程度とな
る。
Ｎトランジスタ（３）のコレクタと接続せずに、ＮＰＮ
）ランジスタ（１） 、 （２）のベースに接続するこ
とによシ、ダイナミックレンジは第１図に示す回路構成
と同程度となシ、また、基準入力電流ＩＯに対する最終
出力電流Ｉ４の比は第２図に示す回路構成と同程度とな
る。
そして、ＮＰＮトランジスタ（３） ； （４）のベー
ス電流は第２図に示す回路構成と同様にＮＰＮ）ランシ
スタ（６）のエミッタ電流となシ、とのＮＰＮ）ランジ
スタ（６）のベース電流は基準入力電流端子（１１）か
らの基準入力電流１．よシ供給されることになるが、Ｎ
ＰＮ）ランジスタ（６）のベース電流は非常なる微小電
流のために、無視できるのである。この第３図に示す回
路構成にすることによう、電流源出力端子（１３）に得
られる最終出力電流Ｉ４はとなシ、基準入力電流に対す
る出力電流比は、直流電流増幅率ｈｒｚが低下しても、
設定に対して精度よくとれることになる。また、ダイナ
ミックレンジもＩ ＶＢ２分小さくならずにするため、
かなシ低い電源電圧でも動作することが可能となる。
ス電流は第２図に示す回路構成と同様にＮＰＮ）ランシ
スタ（６）のエミッタ電流となシ、とのＮＰＮ）ランジ
スタ（６）のベース電流は基準入力電流端子（１１）か
らの基準入力電流１．よシ供給されることになるが、Ｎ
ＰＮ）ランジスタ（６）のベース電流は非常なる微小電
流のために、無視できるのである。この第３図に示す回
路構成にすることによう、電流源出力端子（１３）に得
られる最終出力電流Ｉ４はとなシ、基準入力電流に対す
る出力電流比は、直流電流増幅率ｈｒｚが低下しても、
設定に対して精度よくとれることになる。また、ダイナ
ミックレンジもＩ ＶＢ２分小さくならずにするため、
かなシ低い電源電圧でも動作することが可能となる。
このように、基準入力電流に対し出力電流の比に含まれ
るＮＰＮ）ランジスタの直流電流増幅率ｈｒｇによる誤
差分を極めて小さくでき、高精度の電流を設定できると
ともに１ダイナミツクレンジも広く使え、かつ半導体集
積回路に適する。
るＮＰＮ）ランジスタの直流電流増幅率ｈｒｇによる誤
差分を極めて小さくでき、高精度の電流を設定できると
ともに１ダイナミツクレンジも広く使え、かつ半導体集
積回路に適する。
以上説明したように、本発明によれば、複雑な手段を用
いることなく、第１の電流ミラー回路のベースと第２の
電流ミラー回路のベースとの間にＮＰＮ）ランジスタの
ベースとエミッタをそれぞれ接続した簡単な構成によっ
て、基準入力電流に対し出力電流の比に含まれるＮＰＮ
）ランジスタの直流電流増幅率ｈＦｇによる誤差分を極
めて小さくすることができ、高精度の電流を設定するこ
とができると共に、ダイナミックレンジも広く使先、か
つ半導体集積回路に適するので、実用上の効果は極めて
犬である。
いることなく、第１の電流ミラー回路のベースと第２の
電流ミラー回路のベースとの間にＮＰＮ）ランジスタの
ベースとエミッタをそれぞれ接続した簡単な構成によっ
て、基準入力電流に対し出力電流の比に含まれるＮＰＮ
）ランジスタの直流電流増幅率ｈＦｇによる誤差分を極
めて小さくすることができ、高精度の電流を設定するこ
とができると共に、ダイナミックレンジも広く使先、か
つ半導体集積回路に適するので、実用上の効果は極めて
犬である。
第１図および第２図は従来の電流源回路の例を示す回路
図、第３図は本発明による電流源回路の一実施例を示す
回路図である。 （１）〜（４） 、 （６）・・・・ＮＰＮ）ラン・ジ
スタ、（１１）・・・・基準入力電流端子、（１３）・
・・・電流源出力端子。 代理人 葛野信− 第２ス 馬３因
図、第３図は本発明による電流源回路の一実施例を示す
回路図である。 （１）〜（４） 、 （６）・・・・ＮＰＮ）ラン・ジ
スタ、（１１）・・・・基準入力電流端子、（１３）・
・・・電流源出力端子。 代理人 葛野信− 第２ス 馬３因
Claims (1)
- 第１および第２のＮＰＮ）ランジスタのベースとエミッ
タをそれぞれ共通接続し、第１のＮＰＮトランジスタの
コレクタとベースを接続してこの接続点を基準入力電流
端子として第１の電流ミラー回路を構成し、第３および
第４のＮＰＮ）ランジスタのベースとエミッタをそれぞ
れ共通接続しこの第３のＮＰＮ）ランジスタのコレクタ
を前記第１および第２のＮＰＮ）ランジスタのエミッタ
共通接続点に接続し第４のＮＰＮ）ランジスタのコレク
タを電流源出力端子として第２の電流ミラー回路を構成
し、前記第１の電流ミラー回路を構成する第１および第
２のＮＰＮ）ランジスタのベースと前記第２の電流ミラ
ー回路を構成する第３および第４のＮＰＮ）ランジスタ
のベースとの間に第５のＮＰＮ）ランジスタのベースと
エミッタをそれぞれ接続するようにしたことを特徴とす
る電流源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219962A JPS59108411A (ja) | 1982-12-13 | 1982-12-13 | 電流源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219962A JPS59108411A (ja) | 1982-12-13 | 1982-12-13 | 電流源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59108411A true JPS59108411A (ja) | 1984-06-22 |
| JPS6252487B2 JPS6252487B2 (ja) | 1987-11-05 |
Family
ID=16743760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57219962A Granted JPS59108411A (ja) | 1982-12-13 | 1982-12-13 | 電流源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59108411A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62230106A (ja) * | 1986-02-07 | 1987-10-08 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 電流ミラ−回路配置 |
| WO2011051768A1 (fr) | 2009-10-26 | 2011-05-05 | Thi Technologies Horlogère Industrielle S.A. | Fermoir extensible pour bracelet notamment d'une montre |
| WO2012095686A1 (fr) | 2011-01-13 | 2012-07-19 | Thi Technologies Horlogeres Industrielles S.A. | Fermier extensible pour bracelet notamment d'une montre |
| WO2013001337A1 (fr) | 2011-06-30 | 2013-01-03 | Thi Technologies Horlogeres Industrielles S.A. | Fermoir extensible pour bracelet notamment d'une montre |
-
1982
- 1982-12-13 JP JP57219962A patent/JPS59108411A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62230106A (ja) * | 1986-02-07 | 1987-10-08 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 電流ミラ−回路配置 |
| WO2011051768A1 (fr) | 2009-10-26 | 2011-05-05 | Thi Technologies Horlogère Industrielle S.A. | Fermoir extensible pour bracelet notamment d'une montre |
| US9149093B2 (en) | 2009-10-26 | 2015-10-06 | Thi Technologies Horlogere Industrielle S.A. | Extensible clasp for a bracelet, in particular a watchstrap |
| WO2012095686A1 (fr) | 2011-01-13 | 2012-07-19 | Thi Technologies Horlogeres Industrielles S.A. | Fermier extensible pour bracelet notamment d'une montre |
| WO2013001337A1 (fr) | 2011-06-30 | 2013-01-03 | Thi Technologies Horlogeres Industrielles S.A. | Fermoir extensible pour bracelet notamment d'une montre |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6252487B2 (ja) | 1987-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6563295B2 (en) | Low temperature coefficient reference current generator | |
| JPS605085B2 (ja) | カレントミラ−回路 | |
| JPH03244207A (ja) | ベース電流補償を備えた電流ミラー | |
| JPS59108411A (ja) | 電流源回路 | |
| JPH065493B2 (ja) | 定電流供給回路 | |
| TWI714188B (zh) | 參考電壓產生電路 | |
| JPS6154286B2 (ja) | ||
| JPH089933Y2 (ja) | 帰還増幅器 | |
| JPH066607Y2 (ja) | 利得制御回路 | |
| JPH0332096Y2 (ja) | ||
| JPH0535613Y2 (ja) | ||
| JPH0115224Y2 (ja) | ||
| JPS60153207A (ja) | 差動増幅回路 | |
| JPH0241925Y2 (ja) | ||
| JPH04172508A (ja) | 半導体集積回路装置 | |
| JPS6373706A (ja) | 増幅回路装置 | |
| JPS6097705A (ja) | 差動増幅器 | |
| JPS58146111A (ja) | 定電流回路 | |
| JPH0346574Y2 (ja) | ||
| JPS6354809A (ja) | バイアス回路 | |
| JPS624884B2 (ja) | ||
| JPH0680997B2 (ja) | 掛算回路 | |
| JPH04278611A (ja) | 定電流回路 | |
| JPH02218205A (ja) | 電流―電圧変換回路および電流―電流変換回路 | |
| JPH0420209B2 (ja) |