JPS6097705A

JPS6097705A - 差動増幅器

Info

Publication number: JPS6097705A
Application number: JP58206528A
Authority: JP
Inventors: Harunori Sato; 里　治則
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1983-11-01
Filing date: 1983-11-01
Publication date: 1985-05-31
Also published as: JPH0153931B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、オフセット電圧を小さくできるようにした
差動増幅器に関するものである。

〔従来技術〕

第１図は従来の差動増＠器を示し、図において、１．２
は入力端子、３．４は差動入力回路２１を構成するトラ
ンジスタであり、該トランジスタ３゜４の共通接続され
たエミッタは第１バイアス電流源５に接続され、また該
トランジスタ３．４のベースの各々は上記入力端子１．
２に接続されｉい６．７は定電流回路２２を構成するト
ランジスタであり、該定電流回路２２の一方のトランジ
スタ６のコレクタとベースとを接続したダイオード端子
は上記差動入力回路２１の一方のトランジスタ３のコレ
クタに接続され、該定電流回路２２の他方のトランジス
タ７のコレクタ端子は上記差動入力回路２１の他方のト
ランジスタ４のコレクタに接続されている。

８は出力用バッフ１トランジスタであり、該トランジス
タ８のベースは上記定電流回路２２のトランジスタ７の
コレクタ端子に、そのエミッタは第２バイアス電流源９
に、そのコレクタはアースに各々接続されている。また
１０は上記第２バイアス電流源９と出力バンファトラン
ジスタ８との接続点から取り出された出力端子、１１は
電源である。

次にこの従来の差動増幅器の動作について説明する。

この従来の差動増幅器を負帰還増幅器として用いる場合
において、電圧増幅度は十分高い（ｇｍＲＬ＝１０　）
ものと仮定すると、定電流回路２２を構成するトランジ
スタ６．７に流れるコレクタ電流１６．１７が等しくな
った時点で本回路は平衡し、この状態において下記（１
１〜（４）式１式％（１１（２１（３）（４）が成り立ち、これより、下記（５）〜（７）式１１１＝
１／２（１１０＋１２／ｈｆｅｐ８）　・＋５１１１２
＝１／２（１１０−１２／ｈｆｅｐ８）　＝（６１１１
０＝　Ｉ　ｌ　（１２／ｈｆｅｐｌ）　−（７１が成立
する。ここでｈｆｅｐ　３はトランジスタ３の電流増幅
率であり、ｈｆｅｐ　８はトランジスタ８の電流増幅率
である。

上記（５）〜（７）式より、本回路が活性領域内の平衡
点にあるときのオフセント電圧Δ■は、下記（８）式％
式％（８）前記（７）、（８）式において、ｈｆｅｐ３　＃１０．
　Ｉ　１　＝１０μＡ、　ｈｆｅｐ８　＝２０．　！　
２　＝　１００μＡとするとΔＶは３０（ｍＶ＞と大き
くなる。

差動増幅器においてオフセント電圧が大きくなると、誤
差が増える等の問題が生しる。従来の差動増幅器では、
この誤差の増大を防止するためにオフセント電圧を低減
するには、出力インピーダンスが高くなるのを犠牲にし
てＩ２を１００μＡから例えばｌＯμＡに低くすること
が必要になる等の欠点があった。

〔発明の概要〕

この発明は上記のような従来の欠点を除去するためにな
されたものであり、上記出カバソファトランジスタと同
一形状、大きさを有する補正用トランジスタと、該補正
用トランジスタのベースと上記出力バソフプトランジス
タのベースとの間に挿入された第２定電流回路とを設け
ることにより、］出力インピーダンスを高くしないで、
オフセント電圧を小さくすることができ、その結果精度
を向上できる差動増幅器を提供することを目的としてい
る。

〔発明の実施例〕

以下、本発明の実施例を図について説明する。

第２図はこの発明の一実施例を示す回路図である。図に
おいて、第１図と同一符号は同−又は相当部分を示し、
１２は補正用ＰＮＰトランジスタであり、これは上記出
力バンファトランジスタ８と同一形状、大きさになって
おり、該補正用トランジスタ１２は第３バイアス電流源
１３とアース間に挿入接続されている。

６．７は第１定電流回路２２を構成するＮＰＮトランジ
スタであり、１４．１５はカーレントミラー回路である
第２定電流回路２３を構成するＮＰＮ）ランジスタであ
る。該第２定電流回路２３の一方のトランジスタ１５の
コレクタとベースとを接続したダイオード端子は、上記
補正用トラン子は、上記出カバソファトランジスタ８の
ベースに接続されている。

次に動作について説明する。

第２図において、補正用トランジスタ１２のベース電流
ｌＢ１２は、下記（９）式１式％（９）となり、カーレントミラー回路である第２定電流回路２
３を構成するトランジスタ１４．１５のエミッタ面積は
相互に等しいのでトランジスタ１４のコレクタ電流、■
１４は、下記０１式％式％（０となり、出カバソファトランジスタ８の実効的な入力電
流■８”は下記（１１）式％式％（１１）となる。ここで、ｈｆｅｐ１２はトランジスタ１２の電
流増幅率である。また、上記（１１）式は、前記（８）
式中の１２／ｈｆｅｐ８に相当するものであり、（１１
）式を（８）式に代入すると下記（１２）式となる。こ
こで第２．第３バイアス電流源９．１３は１２＝１３に
設定されており、またトランジスタ８．１２は同一形状
、大きさのトランジスタであるから、該ｉ・ランジスタ
８．１２の電流増幅率をｈｆｅｐ８　＝ｈｆｅｐ１２に
設定できる。

この様に、バイアス電流を１２＝１３とし、電流増幅率
をｈｆｅｐ８　＝ｈｆｅｐ１２と理想的に補償できるの
で、オフセント電圧ΔＶ＝０　（ｍＶ）にでき、かつ出
力インピーダンスを低くできる。

本実施例の差動増幅器は、負帰還増幅器（演算増幅器）
として用いると、汎用的な演算増幅器として、民生用、
産業用の分野に幅広く珀いることができる。

また本発明回路を半導体集積回路で構成する場合、上記
トランジスタ８．１２の形状、サイズを同一にし、ＩＣ
チップ内で隣り合せの位置に配置すると、該トランジス
タ８，１２の電流増幅率ｈｒｅｐ　８　、　ｈｆｅｐ１
２の特性等も良く揃い、補正効果は、さらに大きいもの
となる。

なお、上記実施例では、差動入力回路２１のトランジス
タ３，４．出カバソファトランジスタ８及び補正用トラ
ンジスタ１２をＰＮＰ形としたが、これらはＮＰＮ形で
あってもよい。

〔発明の効果〕

以上のように本発明に係る差動増幅器によれば、差動増
幅回路の負荷段の出カバソファトランジスタのベース電
流を、該トランジスタと同一形状。

大きさの補正用トランジスタのベース電流で補正するよ
うにしたので、低出力インピーダンスで高精度（低オフ
セット）のものが得られる効果がある。

【図面の簡単な説明】

第１図は従来の差動増幅器の回路図、第２図はこの発明
の一実施例による差動増幅器の回路図である。１．２・・・差動入力、５・・・第１バイアス電流源、
８・・・出カバソファトランジスタ、９・・・第２バイ
アス電流源、１０・・・出力端子、１２・・・補正用ト
ランジスタ、１３・・・第３バイアス電流源、２１・・
・差動入力回路、２２・・・第１定電流回路、２３・・
・第２定電流回路。なお図中、同一符号は同−又は相当部分を示す。代理人　大　岩　増　雄

Claims

【特許請求の範囲】

（１）　エミッタ（又はコレクタ）の共通接続点が第１
バイアス電流源に、各々のベースが２つの差動入力に各
々接続された２個のＰＮＰ　（又はＮＰ接続したダイオ
ード端子が上記差動入力回路の一方のコレクタ（又はエ
ミッタ）に、その他方のＮＰＮ）ランジスクのコレクタ
端子が上記差動入力回路の他方のコレクタ（又はエミッ
タ）に接続されてなる第１定電流回路と、そのベースが
上記第１定電流回路のコレクタ端子に、そのエミッタ（
又はコレクタ）が第２バイアス電流源に、そのコレクタ
（又はエミッタ）がアースに接続された出カバソファ用
ＰＮＰ　（又はＮＰＮ）ｌ−ランジスタと、該出カバソ
ファトランジスタと同一形状、大きさを有し第３バイア
ス電流源とアース間に接続された補正用ＰＮＰ　（又は
ＮＰＮ）ｌ−ランジスタと、その一方のＮＰＮ　）ラン
ジスタのコレクタとベースとを接続したダイオード端子
が上記補正用トランジスタのベースに、その他方のＮＰ
Ｎ　トランジスタのコレクタが上記出カバソファトラン
ジスタのベースに接続されてなる第２定電流回路と、上
記第２バイアス電流源と出カバソファトランジスタとの
接続点から取り出された出力端子とを備えたことを特徴
とする差動増幅器。