JPH04170809A - カレントミラー回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はカレントミラー回路に関し、特にマルチコレク
タトランジスタを使用したカレントミラー回路に関する
。

〔従来の技術〕

従来、この種のカレントミラー回路、たとえば入力定電
流と出力端子電流の比率を２対１にするカレントミラー
回路においては、第５図または第６図に示す構成となっ
ていた。

第５図に示すカレントミラー回路はエミッタ面積が２：
１：１であるトランジスタ１１．トランジスタ１２．ト
ランジスタ１３および任意のエミッタ面積をもつトラン
ジスタ１４によって構成されている。

トランジスタ１１．トランジスタ１２．トランジスタ１
３のエミッタは高電位バイアス端子Ｉ９に接続され、ベ
ースは共通接続され、さらにトランジスタ１４のエミッ
タに接続される。トランジスタ１１のコレクタはトラン
ジスタ１４のベースと入力端子６と接続されている。

ここで入力端子６に定電流源５を接続し、電流値工。の
電流を入力すると、トランジスタ１２のコレクタおよび
トランジスタ１３のコレクタより出力端子８および出力
端子７を介してほぼ工。／２に等しい電流が出力される
。

また第６図に示すカレントミラー回路はエミッタ面積が
２：１：１であるトランジスタ２１，２２゜２３と、前
記と同極性のトランジスタ２４，２５゜２６によって構
成されている。

トランジスタ２１，２２．２３のエミッタは高電位バイ
アス端子９に接続され、ベースは共通に接続し且つトラ
ンジスタ２５のエミッタに接続スる。また、トランジス
タ２４のエミッタはトランジスタ２１のコレクタに接続
し、ベースをコレクタ、トランジスタ２５．２６のベー
スおよび入力端子６に接続している。トランジスタ２６
のエミッタはトランジスタ２３のコレクタに接続されて
いる。

入力端子に電流値工。の電流源を接続するとトランジス
タ２５．２６のコレクタは出力端子７゜８を介してほぼ
■。／２の電流を出力する。

〔発明が解決しようとする課題〕

上述した従来のカレントミラー回路は、第５図における
カレントミラー回路ではトランジスタ１１０ベース・コ
レクタ電圧ＶＥＣ１１はトランジスタ１４のベース・エ
ミッタ電圧ｖＢＥ１４により決まるが、トランジスタ１
２．１３のベース・コレクタ電圧Ｖ　ＢＣｌ２１　ＶＢ
Ｃ１３は出力端子７，８に接続される回路により電圧が
決まるためアーリー効果の影響をうけて、トランジスタ
１１，１２．１３のコレクタ電流工。１０．■。１□、
Ｉｃ＋３の電流比がずれるという欠点があった。

また第６図のカレントミラー回路ではトランジスタ２１
，２２．２３のベース・コレクタ電圧ＶＢＣ２１ｒ　Ｖ
ＢＣ２２＋　ＶＢＣ２，は全てほぼＯＶとなり、７−リ
ー効果の影響におるトランジスタ２１゜２２．２３のコ
レクタ電流Ｉ　Ｃ２１１Ｉ　Ｃ２２ｒ　Ｉ　Ｃ２３の電
流比のずれはなくなるが、ベース電流の補償回路が不完
全な為、電流源５の電流工。に対して電流出力端子７，
８から流れる出力電流工。２５．■。２６はトランジス
タのベース電流の影響により電流比が工。／２よりずれ
るという欠点があった。

次に式を用いて詳細に説明すると、定電流源５の電流Ｉ
０と電流出力端子７，８より流れる出力電流ＩＣ２１＋
　ＩＣ２１１はトランジスタ２１．．２２．２３のエミ
ッタ電流Ｉ＋！２１１　ＩＥ□２．工２□３を用いて表
わすと次の第（１）〜第（３）式となる。

ここでｈｐｚはトランジスタの電流増幅率である。

トランジスタ２１，２２．２３のエミツタ面積比が２：
１：１であれば、■８□１：Ｉｍｚｚ：Ｉ。、＝２：ｌ
：１であり、Ｉｘｚ＋＝２Ｉ冨２３１１ｚ□２＝Ｉ。８
である。

１口 第（１）式より　””　（１＋ｈ、）・（２ｈ、６（Ｉ
＋ｈｐｇ）＋（１＋ｈＦＥ）＋２＋１＋ｈｒｔ）ここで
基準電流ｌ。と出力電流■。２！　ｌ　　Ｉ　ｃｔａの
比は第（６）式となる。

Ｉ。：Ｉｃｚｓ：Ｉｏｓ””２（（１＋ｈｐｉ）２＋１
）：ｈｐｔ（４＋ｈｐＥ）：ｈｐｔ”　　　”””（６
）上式かられかるようにｈＦＢが小さくなると基準電流
工。と出力電流工。２５ｒＩＣ２ｇとの比がずれ、特に
出力電流工。２５．工。２６のずれが大きくなるという
欠点がある。

ここでｈア。＝１００とした場合、■。２．については
＋１．９％、Ｉｃｚａについては−２，０％の誤差が発
生する。

〔課題を解決するための手段〕

本発明のカレントミラー回路は、それぞれのベースを接
続しエミッタをバイアス源に接続した第１のトランジス
タおよび第２のトランジスタを有する内部カレントミラ
ー部と、ベースおよびコレクタを定電流の入力端子に接
続しエミッタを前記第１のトランジスタのコレクタに接
続した第３のトランジスタと、ベースを前記第３のトラ
ンジスタのベースに接続しエミッタを前記第１のトラン
ジスタのコレクタおよびベースに接続しかつ複数のコレ
クタが複数の電流出力端子にそれぞれ接続しているマル
チコレクタトランジスタとを有して構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例の回路図である。

同じ面積をもつ２つのマルチコレクタを有するトランジ
スタ４を含む、トランジスタ１，２，３゜４からなるカ
レントミラー回路でトランジスタ３のベースとコレクタ
に電流源５を接続し、トランジスタ４のコレクタを各々
出力端子７，８とする構成である。トランジスタ１，２
は内部カレントミラー部６０である。

次に、カレントミラー回路の動作について説明する。第
１図において、トランジスタ１，２のエミッタ電流Ｉ　
Ｅｌ　ｌ　　Ｉ　Ｅ２を用いて電流源７の電流工。。

出力端子７，８から流れる出力電流Ｉ、、Ｌ。たたし同
一面積のマルチコレクタの圧力であるからＩ　１＝　Ｉ
　２が成り立つ為、第（γ）、第（８）式の様に表わさ
れる。

トランジスタ１，２のエミッタ面積が等しければＩＥｌ
＝ＩＥであり、第（９）〜０１）式が成立つ。

ここで、ｈｐゆ〜１００とした場合、誤差は０．０２％
であり従来例の１／１００に誤差を低減することができ
る。

また、アーリー効果の影響を考えてみると、トランジス
タ１，２のベース・コレクタ間ｔ　圧Ｖ　Ｂ　Ｃｌ　。

ＶＢＣ２は全てＯＶでありアーリー効果の影響によるト
ランジスタ１，２のコレクタ電流■。ｌ＋　　Ｉ。２の
電流比のずれはなくなる。

以上の実施例においては入力定電流工。と出力　　。

電流Ｉｌｌ　　Ｉ２の値は２：１であったがマルチコレ
クタのコレクタの面積を変えることにより出力電流の値
は合計の値が入力電流の値を越えない範囲で任意の値に
設定することが可能である。

第２図は出力電流を３つとりだした例であり、第２図に
おけるトランジスタ３４の形状を第３図の様な形とする
と、出力電流工。ｌ＋　　Ｉ。２ｒ　　Ｉ。３は入力電
流に対してＩｏ　：　Ｉｏ＋　：　ＩＯ２：　Ｉ＋１３
＝　１　：０．５　：　０．２５　：　０．２５とする
ことが可能である。

また第４図は本発明におけるトランジスタをすべてマル
チコレクタとした実施例であり、この場合トランジスタ
の整合性をより高めることができる。

〔発明の効果〕

以上説明したように本発明は入力定電流と出力電流の比
率をｎ：１とするカレントミラー回路においてマルチコ
レクタトランジスタを有することにより、アーリー効果
の影響やベース電流の影響をなくすことができる効果が
ある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は第２図のマルチコ
レクタトランジスタの一例の平面図、第４図は本発明の
第３の実施例の回路図、第５図、第６図は従来のカレン
トミラー回路の例をそれぞれ示す回路図である。 １〜４，１１〜１４．２１〜２６．３１〜３４．４１〜
４４・・・・・トランジスタ、５・・・・・・定電流源
、６・・・・・・入力端子、７，８．８’・・・・・・
出力端子、９・・・・・・高電位バイアス端子、１０・
・・・・・低電位バイアス端子、５１・・・・・・ベー
ス端子、５２・・・・・・エミッタ端子、５３，５４．
５５・・・・・・コレクタ端子、６０・・・・・・内部
カレントミラー部。 代理人　弁理士　　内　原　　　音 第　１　同 千　２　図 市 躬３回 月４図

Claims (1)

【特許請求の範囲】
1. それぞれのベースを接続しエミッタをバイアス源に接続
   した第１のトランジスタおよび第２のトランジスタを有
   する内部カレントミラー部と、ベースおよびコレクタを
   定電流の入力端子に接続しエミッタを前記第１のトンジ
   スタのコレクタに接続した３のトランジスタと、ベース
   を前記第３のトランジスタのベースに接続し、エミッタ
   を前記第１のトランジスタのコレクタおよびベースに接
   続しかつ複数のコレクタが複数の電流出力端子にそれぞ
   れ接続しているマルチコレクタトランジスタとを有する
   ことを特徴とするカレントミラー回路。