JPH03112214A - 電圧比較回路 - Google Patents
電圧比較回路Info
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- JPH03112214A JPH03112214A JP1249077A JP24907789A JPH03112214A JP H03112214 A JPH03112214 A JP H03112214A JP 1249077 A JP1249077 A JP 1249077A JP 24907789 A JP24907789 A JP 24907789A JP H03112214 A JPH03112214 A JP H03112214A
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- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
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- H03M1/32—Analogue/digital converters pattern-reading type using cathode-ray tubes or analoguous two-dimensional deflection systems
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
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-
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、半導体集積回路においてアナログ信号をディ
ジタル信号に変換する場合などに用いられる電圧比較回
路に係り、特に高利得差動増幅回路を用いて微少電圧幅
のヒステリシス特性を持たせた電圧比較回路に関する。
ジタル信号に変換する場合などに用いられる電圧比較回
路に係り、特に高利得差動増幅回路を用いて微少電圧幅
のヒステリシス特性を持たせた電圧比較回路に関する。
（従来の技術）
従来の電圧比較回路は、第８図に示すように構成されて
いる。即ち、第８図の電圧比較回路は、エミッタ同士が
共通に接続された差動対をなす入力用のＮＰＮ ）ラン
ジスタＱ１およびＱ２と、このトランジスタＱ］および
Ｑ２のエミッタ共通接続点と接地電位ＧＮＤとの間に接
続された定電流源ＩＯと、トランジスタＱ１のコレクタ
と電源電位ｖｃｃとの間に接続された第１の抵抗Ｒ１と
、電源電位ＶｃｃとトランジスタＱ２のコレクタとの間
にエミッタ・コレクタ間が接続され、ベース・コレクタ
相互が接続されたＰＮＰ ）ランジスタＱ３と、このト
ランジスタＱ３にカレントミラー接続され、コレクタが
トランジスタＱ２のベースに接続されたＰＮＰ ）ラン
ジスタＱ４と、トランジスタＱ２のベースに第２の抵抗
Ｒ２を介して基準電圧ＶＢ ’（閾値電圧）が入力し、
トランジスタＱ１のベースに比較電圧Ｖｉが入力し、ト
ランジスタＱ］のコレクタから比較出力Ｖ。が取り出さ
れている。
いる。即ち、第８図の電圧比較回路は、エミッタ同士が
共通に接続された差動対をなす入力用のＮＰＮ ）ラン
ジスタＱ１およびＱ２と、このトランジスタＱ］および
Ｑ２のエミッタ共通接続点と接地電位ＧＮＤとの間に接
続された定電流源ＩＯと、トランジスタＱ１のコレクタ
と電源電位ｖｃｃとの間に接続された第１の抵抗Ｒ１と
、電源電位ＶｃｃとトランジスタＱ２のコレクタとの間
にエミッタ・コレクタ間が接続され、ベース・コレクタ
相互が接続されたＰＮＰ ）ランジスタＱ３と、このト
ランジスタＱ３にカレントミラー接続され、コレクタが
トランジスタＱ２のベースに接続されたＰＮＰ ）ラン
ジスタＱ４と、トランジスタＱ２のベースに第２の抵抗
Ｒ２を介して基準電圧ＶＢ ’（閾値電圧）が入力し、
トランジスタＱ１のベースに比較電圧Ｖｉが入力し、ト
ランジスタＱ］のコレクタから比較出力Ｖ。が取り出さ
れている。
電圧比較回路は、差動対をなす入力用トランジスタＱ１
およびＱ２のうちの基準電圧入力側のトランジスタＱ２
に対してトランジスタＱ３およびＱ４により正帰還をか
けてヒステリシス特性を持たせているが、帰還の利得が
１以上にならないと、ヒステリシス特性が得られない。
およびＱ２のうちの基準電圧入力側のトランジスタＱ２
に対してトランジスタＱ３およびＱ４により正帰還をか
けてヒステリシス特性を持たせているが、帰還の利得が
１以上にならないと、ヒステリシス特性が得られない。
帰還の利得は、ｑ −Ｉｏ−Ｒ２／４− ｋ−Ｔ
−（１）であるので、利得が１以上の条件は、 Ｒ２＞４ ・ｋ−Ｔ／ｑ−Ｉｏ −（２）とな
る。ここで、ｋはボルツマン定数、ｑは電子の電荷量、
Ｔは絶対温度である。
−（１）であるので、利得が１以上の条件は、 Ｒ２＞４ ・ｋ−Ｔ／ｑ−Ｉｏ −（２）とな
る。ここで、ｋはボルツマン定数、ｑは電子の電荷量、
Ｔは絶対温度である。
しかし、このことは、ヒステリシス量かに−Ｔ／ｑに依
存し、温度依存性を持つことになる。
存し、温度依存性を持つことになる。
また、差動対をなす入力用トランジスタＱ１およびＱ２
の入力リニアリティは悪い（ダイナミックレンジが狭い
。）ので、Ｒ２（もしくは、Ｒ２・Ｉｏ）とヒステリシ
ス幅との相関が取り難い。
の入力リニアリティは悪い（ダイナミックレンジが狭い
。）ので、Ｒ２（もしくは、Ｒ２・Ｉｏ）とヒステリシ
ス幅との相関が取り難い。
（発明が解決しようとする課題）
上記したように従来の電圧比較回路は、入力用トランジ
スタＱ１およびＱ２のうちの基準電圧入力側のトランジ
スタＱ２に対してトランジスタＱ３およびＱ４により正
帰還をかけてヒステリシス特性を持たせているが、微少
電圧幅のヒステリシス特性を正確に持たせることが事実
上不可能であるという問題がある。
スタＱ１およびＱ２のうちの基準電圧入力側のトランジ
スタＱ２に対してトランジスタＱ３およびＱ４により正
帰還をかけてヒステリシス特性を持たせているが、微少
電圧幅のヒステリシス特性を正確に持たせることが事実
上不可能であるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、１００ｍＶ以下（例えば数十ｍＶ）、の微少
電圧幅のヒステリシス特性を正確に持たせるように実現
することが容易な電圧比較回路を提供、することにある
。
の目的は、１００ｍＶ以下（例えば数十ｍＶ）、の微少
電圧幅のヒステリシス特性を正確に持たせるように実現
することが容易な電圧比較回路を提供、することにある
。
［発明の構成］
（課題を解決するための手段）
本発明の電圧比較回路は、ベースに比較電圧が入力し、
コレクタは直接または第１の抵抗を介して第１の電源電
位に接続された第１のトランジスタと、ベースに基準電
圧が入力し、コレクタは直接または第２の抵抗を介して
第１の電源電位に接続された第２のトランジスタと、エ
ミッタ同士が共通に接続されると共に互いのベース・コ
レクタ相互が交差接続された差動対をなす第３のトラン
ジスタおよび第４のトランジスタと、この第３のトラン
ジスタおよび第４のトランジスタのエミッタ共通接続点
と第２の電源電位との間に接続された第１の定電流源と
、上記第１のトランジスタおよび第２のトランジスタの
各エミッタと上記第３のトランジスタおよび第４のトラ
ンジスタの各コレクタとの間にそれぞれ対応して接続さ
れた第３の抵抗および第４の抵抗とを具備することを特
徴とする。
コレクタは直接または第１の抵抗を介して第１の電源電
位に接続された第１のトランジスタと、ベースに基準電
圧が入力し、コレクタは直接または第２の抵抗を介して
第１の電源電位に接続された第２のトランジスタと、エ
ミッタ同士が共通に接続されると共に互いのベース・コ
レクタ相互が交差接続された差動対をなす第３のトラン
ジスタおよび第４のトランジスタと、この第３のトラン
ジスタおよび第４のトランジスタのエミッタ共通接続点
と第２の電源電位との間に接続された第１の定電流源と
、上記第１のトランジスタおよび第２のトランジスタの
各エミッタと上記第３のトランジスタおよび第４のトラ
ンジスタの各コレクタとの間にそれぞれ対応して接続さ
れた第３の抵抗および第４の抵抗とを具備することを特
徴とする。
（作 用）
第１のトランジスタ乃至第４のトランジスタからなる高
利得差動増幅回路に対して、入力用トランジスタの各エ
ミッタと差動対トランジスタの各コレクタとの間にそれ
ぞれ抵抗が挿入されることにより、差動人力が負側から
高くなってきた場合と正側から低くなってきた場合とで
は異なるポインドで正帰還がかかり、ヒステリシス特性
を持つようになる。従って、使用素子数を殆んど増やす
ことなく、かつ、１００ｍＶ以、下（例えば数十ｍＶ）
の微少電圧幅のヒステリシス特性をに−Ｔ／ｑ（ｋはボ
ルツマン定数、Ｔは絶刃桿度、ｑは電子の電荷量）に依
存しないで正確に持たせるように実現することが容易に
なる。
利得差動増幅回路に対して、入力用トランジスタの各エ
ミッタと差動対トランジスタの各コレクタとの間にそれ
ぞれ抵抗が挿入されることにより、差動人力が負側から
高くなってきた場合と正側から低くなってきた場合とで
は異なるポインドで正帰還がかかり、ヒステリシス特性
を持つようになる。従って、使用素子数を殆んど増やす
ことなく、かつ、１００ｍＶ以、下（例えば数十ｍＶ）
の微少電圧幅のヒステリシス特性をに−Ｔ／ｑ（ｋはボ
ルツマン定数、Ｔは絶刃桿度、ｑは電子の電荷量）に依
存しないで正確に持たせるように実現することが容易に
なる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、半導体集積回路に形成された電圧比較回路を
示している。即ち、ＱｌおよびＱ２は入力用のＮＰＮ
）ランジスタであり、トランジスタＱ１のベースに比較
電圧Ｖｉが人力し、トラフジ４スタＱ２のベースに基準
電圧ＶＢ （閾値電圧）が人力する。上記トランジスタ
Ｑ１のコレクタは第１の電源電位（本例ではＶｃｅ電位
）に接続されており、上記トランジスタＱ２のコレクタ
とＶＣＣ電位との間には第２の抵抗Ｒ２が接続されてい
る。
示している。即ち、ＱｌおよびＱ２は入力用のＮＰＮ
）ランジスタであり、トランジスタＱ１のベースに比較
電圧Ｖｉが人力し、トラフジ４スタＱ２のベースに基準
電圧ＶＢ （閾値電圧）が人力する。上記トランジスタ
Ｑ１のコレクタは第１の電源電位（本例ではＶｃｅ電位
）に接続されており、上記トランジスタＱ２のコレクタ
とＶＣＣ電位との間には第２の抵抗Ｒ２が接続されてい
る。
Ｑ３およびＱ４はエミッタ同士が共通に接続され０
ると共に互いのベース・コレクタ相互が交差接続された
差動対をなすＮＰＮ ）ランジスタであり、このトラン
ジスタＱ３およびＱ４のエミッタ共通接続点と第２の電
源電位（本例では接地電位ＧＮＤ）との間に第１の定電
流源Ｉ。が接続されている。そして、前記トランジスタ
Ｑ１およびＱ２の各エミッタは対応して第３の抵抗Ｒ３
および第４の抵抗Ｒ４を介して上記トランジスタＱ３お
よびＱ４の各コレクタに接続されている。なお、前記ト
ランジスタＱ２のコレクタから比較出力ｖｏが取り出さ
れている。
差動対をなすＮＰＮ ）ランジスタであり、このトラン
ジスタＱ３およびＱ４のエミッタ共通接続点と第２の電
源電位（本例では接地電位ＧＮＤ）との間に第１の定電
流源Ｉ。が接続されている。そして、前記トランジスタ
Ｑ１およびＱ２の各エミッタは対応して第３の抵抗Ｒ３
および第４の抵抗Ｒ４を介して上記トランジスタＱ３お
よびＱ４の各コレクタに接続されている。なお、前記ト
ランジスタＱ２のコレクタから比較出力ｖｏが取り出さ
れている。
次に、上記電圧比較回路の動作を第２図を参照しながら
説明する。トランジスタＱ１〜Ｑ４は、よく知られてい
るように、理論的には利得が無限大の高利得差動増幅回
路を形成している。この高利得差動増幅回路に対して、
図示のように、トランジスタＱ１およびＱ２の各エミッ
タとトランジスタＱ３およびＱ４の各コレクタとの間に
各対応して第３の抵抗Ｒ３および第４の抵抗Ｒ４が挿入
されることにより、入出力特性は第２図に示すよ１ うになる。
説明する。トランジスタＱ１〜Ｑ４は、よく知られてい
るように、理論的には利得が無限大の高利得差動増幅回
路を形成している。この高利得差動増幅回路に対して、
図示のように、トランジスタＱ１およびＱ２の各エミッ
タとトランジスタＱ３およびＱ４の各コレクタとの間に
各対応して第３の抵抗Ｒ３および第４の抵抗Ｒ４が挿入
されることにより、入出力特性は第２図に示すよ１ うになる。
即ち、トランジスタＱ１およびＱ２にそれぞれ流れる電
流を１１、■２とすると、Ｖｉ）ＶＢの場合には ｌ２
＝Ｉｏになる。しかし、電流Ｉ２の入出力特性は、 １２＝（Ｉｏ −Ｒ３／ （Ｒ３＋Ｒ４）１＋ （（Ｖ
ＢＶ ｉ’） ／ （Ｒ３＋ Ｒ４） １・・・（３） となり、第３図に示すようになる。
流を１１、■２とすると、Ｖｉ）ＶＢの場合には ｌ２
＝Ｉｏになる。しかし、電流Ｉ２の入出力特性は、 １２＝（Ｉｏ −Ｒ３／ （Ｒ３＋Ｒ４）１＋ （（Ｖ
ＢＶ ｉ’） ／ （Ｒ３＋ Ｒ４） １・・・（３） となり、第３図に示すようになる。
第３図から分るように、（Ｖｉ−Ｖｓ）が負側から高く
なってきた場合には、Ｒ３・Ｉｏのポイントで負性抵抗
（正帰還の利得が１以上）を示し、（Ｖ ｉ −ＶＢ
）が正側から低くなってきた場合には、−Ｒ４・ＩＯの
ポイントで負性抵抗部に入る。
なってきた場合には、Ｒ３・Ｉｏのポイントで負性抵抗
（正帰還の利得が１以上）を示し、（Ｖ ｉ −ＶＢ
）が正側から低くなってきた場合には、−Ｒ４・ＩＯの
ポイントで負性抵抗部に入る。
従って、上記したそれぞれのポイントで正帰還がかかり
、Ｉ２／Ｉｏが０−１、あるいは、１→０と急激に変化
し、ヒステリシス特性を持つようになる。
、Ｉ２／Ｉｏが０−１、あるいは、１→０と急激に変化
し、ヒステリシス特性を持つようになる。
従って、上記実施例の電圧比較回路によれば、使用素子
数を殆んど増やすことなく、かつ、２ １００ｍＶ以下（例えば数十ｍＶ）の微少電圧幅のヒス
テリシス特性をに−Ｔ／ｑ・ｌｏ（ｋはボルツマン定数
、Ｔは絶対温度、ｑは電子の電荷量）に依存しないで正
確に持たせるように実現することが容易になる。
数を殆んど増やすことなく、かつ、２ １００ｍＶ以下（例えば数十ｍＶ）の微少電圧幅のヒス
テリシス特性をに−Ｔ／ｑ・ｌｏ（ｋはボルツマン定数
、Ｔは絶対温度、ｑは電子の電荷量）に依存しないで正
確に持たせるように実現することが容易になる。
第４図（ａ）および（ｂ）は、それぞれ第１図の電圧比
較回路の変形例を示している。即ち、第４図（ａ）の電
圧比較回路は、第１図の電圧比較回路に対して、第２の
抵抗Ｒ２を省略し、トランジスタＱ１のコレクタとＶＣ
Ｃ電位との間に第１の抵抗Ｒ１を挿入し、トランジスタ
Ｑ１のコレクタから比較出力ｖｏを取り出すようにした
ものである。また、第４図（ｂ）の電圧比較回路は、第
１図の電圧比較回路に対して、トランジスタＱ１のコレ
クタとＶｃｃ電位との間にも第１の抵抗Ｒ１を付加挿入
したものである。この場合、比較出力Ｖｏは、トランジ
スタＱ２のコレクタ、トランジスタＱ１のコレクタのど
ちらから取り出すようにしてもよい。
較回路の変形例を示している。即ち、第４図（ａ）の電
圧比較回路は、第１図の電圧比較回路に対して、第２の
抵抗Ｒ２を省略し、トランジスタＱ１のコレクタとＶＣ
Ｃ電位との間に第１の抵抗Ｒ１を挿入し、トランジスタ
Ｑ１のコレクタから比較出力ｖｏを取り出すようにした
ものである。また、第４図（ｂ）の電圧比較回路は、第
１図の電圧比較回路に対して、トランジスタＱ１のコレ
クタとＶｃｃ電位との間にも第１の抵抗Ｒ１を付加挿入
したものである。この場合、比較出力Ｖｏは、トランジ
スタＱ２のコレクタ、トランジスタＱ１のコレクタのど
ちらから取り出すようにしてもよい。
この第４図（ａ）および（ｂ）の電圧比較回路 ３
でも、第１図の電圧比較回路と同様の゛動作か行われ、
同様の効果か得られる。
同様の効果か得られる。
第５図は、本発明の電圧比較回路の他の実施例を示して
おり、第１図の電圧比較回路と比べて、トランジスタＱ
３のベースとトランジスタＱ４のコレクタとの間、およ
びトランジスタＱ４のベースとトランジスタＱ３のコレ
クタとの間の接続が変更され、ＮＰＮ ｌ−ランジスタ
Ｑ５およびＱ６、抵抗Ｒ５およびＲ６、定電流源■、お
よびＩ。が付加されいる点が異なり、その他は同じであ
るので第１図中と同一符号を付している。トランジスタ
Ｑ５は、コレクタがＶＣＣ電位に接続され、ベースがト
ランジスタＱ３のコレクタに接続され、エミッタは第５
の抵抗Ｒ５および第２の定電流源■５を直列に介してＧ
ＮＤに接続されており、この第５の抵抗Ｒ５および第２
の定電流源Ｉ５の相互接続点がトランジスタＱ４のベー
スに接続されている。また、トランジスタＱ６は、コレ
クタがＶｃｃ電位に接続され、ベースがトランジスタＱ
４のコレクタに接続され、エミッタは第６の抵抗 ４ Ｒ６および第３の定電流源Ｉ６を直列に介してＧＮＤに
接続されており、この第５の抵抗Ｒ５および第３の定電
流源Ｉ６の相互接続点がトランジスタＱ３のベースに接
続されている。なお、第２の定電流源■５および第３の
定電流源■６の電流は等しい。
おり、第１図の電圧比較回路と比べて、トランジスタＱ
３のベースとトランジスタＱ４のコレクタとの間、およ
びトランジスタＱ４のベースとトランジスタＱ３のコレ
クタとの間の接続が変更され、ＮＰＮ ｌ−ランジスタ
Ｑ５およびＱ６、抵抗Ｒ５およびＲ６、定電流源■、お
よびＩ。が付加されいる点が異なり、その他は同じであ
るので第１図中と同一符号を付している。トランジスタ
Ｑ５は、コレクタがＶＣＣ電位に接続され、ベースがト
ランジスタＱ３のコレクタに接続され、エミッタは第５
の抵抗Ｒ５および第２の定電流源■５を直列に介してＧ
ＮＤに接続されており、この第５の抵抗Ｒ５および第２
の定電流源Ｉ５の相互接続点がトランジスタＱ４のベー
スに接続されている。また、トランジスタＱ６は、コレ
クタがＶｃｃ電位に接続され、ベースがトランジスタＱ
４のコレクタに接続され、エミッタは第６の抵抗 ４ Ｒ６および第３の定電流源Ｉ６を直列に介してＧＮＤに
接続されており、この第５の抵抗Ｒ５および第３の定電
流源Ｉ６の相互接続点がトランジスタＱ３のベースに接
続されている。なお、第２の定電流源■５および第３の
定電流源■６の電流は等しい。
記第５図の電圧比較回路においては、第１図の電圧比較
回路と同様の効果が得られるほか、トランジスタＱ５お
よび抵抗Ｒ５、トランジスタＱ６および抵抗Ｒ６により
トランジスタＱ４およびＱ３のベース入力レベルをシフ
トしているので、トランジスタＱ３およびＱ４が飽和領
域に入り難くなり、入力ダイナミックレンジが拡大され
ている。
回路と同様の効果が得られるほか、トランジスタＱ５お
よび抵抗Ｒ５、トランジスタＱ６および抵抗Ｒ６により
トランジスタＱ４およびＱ３のベース入力レベルをシフ
トしているので、トランジスタＱ３およびＱ４が飽和領
域に入り難くなり、入力ダイナミックレンジが拡大され
ている。
第６図は、本発明の電圧比較回路のさらに他の実施例を
示しており、第５図の電圧比較回路と比べて、入力用ト
ランジスタＱ１およびＱ２に各対応してＮＰＮ ）ラン
ジスタＱ７およびＱ８がダーリントン接続されると共に
、トランジスタＱ３およびＱ４に各対応してＮＰＮトラ
ンジスタＱ９お５ よびＱＩＯがダーリントン接続され、抵抗Ｒ５およびＲ
６が省略されている点が異なり、その他は同じであるの
で第５図中と同一符号を付している。
示しており、第５図の電圧比較回路と比べて、入力用ト
ランジスタＱ１およびＱ２に各対応してＮＰＮ ）ラン
ジスタＱ７およびＱ８がダーリントン接続されると共に
、トランジスタＱ３およびＱ４に各対応してＮＰＮトラ
ンジスタＱ９お５ よびＱＩＯがダーリントン接続され、抵抗Ｒ５およびＲ
６が省略されている点が異なり、その他は同じであるの
で第５図中と同一符号を付している。
第６図の電圧比較回路においては、第５図の電圧比較回
路と同様の効果が得られるほか、ダーリントン構成によ
り入力インピーダンスが高くなり、高インピーダンスの
出力に直接接続できるようになる。
路と同様の効果が得られるほか、ダーリントン構成によ
り入力インピーダンスが高くなり、高インピーダンスの
出力に直接接続できるようになる。
なお、第６図中では、トランジスタＱ９およびＱＩＯの
各コレクタがＶｃｃ電位に接続されているが、第７図に
示すように、トランジスタＱ９のコレクタをトランジス
タＱ３のコレクタに接続し、トランジスタＱＩＯのコレ
クタをトランジスタＱ４のコレクタに接続してもよい。
各コレクタがＶｃｃ電位に接続されているが、第７図に
示すように、トランジスタＱ９のコレクタをトランジス
タＱ３のコレクタに接続し、トランジスタＱＩＯのコレ
クタをトランジスタＱ４のコレクタに接続してもよい。
また、第５図乃至第７図の電圧比較回路に対しても、第
４図（ａ）および（ｂ）に示したように、比較出力■。
４図（ａ）および（ｂ）に示したように、比較出力■。
の取り出し位置を変更してもよい。
また、上記各実施例では、ＮＰＮ トランジスタを用い
ているが、ＶＣＣ電位側とＧＮＤ側とを逆にすると共・
にＰＮＰ ）ランジスタを用いた場合でも６ 実現可能である。
ているが、ＶＣＣ電位側とＧＮＤ側とを逆にすると共・
にＰＮＰ ）ランジスタを用いた場合でも６ 実現可能である。
［発明の効果］
上述したように本発明の電圧比較回路によれば、使用素
子数を殆んど増やすことなく、がっ、１００ｍＶ以下（
例えば数十ｍＶ）の微少電圧幅のヒステリシス特性をに
−Ｔ／ｑ（ｋはボルツマン定数、Ｔは絶対温度、ｑは電
子の電荷量）に依存しないで正確に持たせるように実現
することが容易になる。従って、本発明の電圧比較回路
を使用すれば、アナログ信号をディジタル信号に変換す
る場合の入力ノイズ対策などに極めて有効である。
子数を殆んど増やすことなく、がっ、１００ｍＶ以下（
例えば数十ｍＶ）の微少電圧幅のヒステリシス特性をに
−Ｔ／ｑ（ｋはボルツマン定数、Ｔは絶対温度、ｑは電
子の電荷量）に依存しないで正確に持たせるように実現
することが容易になる。従って、本発明の電圧比較回路
を使用すれば、アナログ信号をディジタル信号に変換す
る場合の入力ノイズ対策などに極めて有効である。
第１図は本発明の電圧比較回路の一実施例を示す回路図
、第２図は第１図の回路の動作を説明する特性図、第３
図は第１図の回路における入力電圧Ｖｉとトランジスタ
Ｑ２に流れる電流Ｉ２との入出力特性を示す図、第４図
は第１図の電圧比較回路の変形例を示す回路図、第５図
および第６図はそれぞれ本発明の電圧比較回路の他の実
施例を７ 示す回路図、第７図は第６図の電圧比較回路の変形例を
示す回路図、第８図は従来の電圧比較回路を示す回路図
である。 Ｑ１〜Ｑ１０・・・第１〜第１０のトランジスタ、Ｒ１
−Ｒ６・・・第１〜第６の抵抗、ＩＯ・・・第１の定電
流源、■、・・第２の定電流源、Ｉ６・・・第３の定電
流源。
、第２図は第１図の回路の動作を説明する特性図、第３
図は第１図の回路における入力電圧Ｖｉとトランジスタ
Ｑ２に流れる電流Ｉ２との入出力特性を示す図、第４図
は第１図の電圧比較回路の変形例を示す回路図、第５図
および第６図はそれぞれ本発明の電圧比較回路の他の実
施例を７ 示す回路図、第７図は第６図の電圧比較回路の変形例を
示す回路図、第８図は従来の電圧比較回路を示す回路図
である。 Ｑ１〜Ｑ１０・・・第１〜第１０のトランジスタ、Ｒ１
−Ｒ６・・・第１〜第６の抵抗、ＩＯ・・・第１の定電
流源、■、・・第２の定電流源、Ｉ６・・・第３の定電
流源。
Claims (3)
- （１）ベースに比較電圧が入力し、コレクタは直接また
は第１の抵抗を介して第１の電源電位に接続された第１
のトランジスタと、 ベースに基準電圧が入力し、コレクタは直接または第２
の抵抗を介して第１の電源電位に接続された第２のトラ
ンジスタと、 エミッタ同士が共通に接続されると共に互いのベース・
コレクタ相互が交差接続された差動対をなす第３のトラ
ンジスタおよび第４のトランジスタと、 この第３のトランジスタおよび第４のトランジスタのエ
ミッタ共通接続点と第２の電源電位との間に接続された
第１の定電流源と、 前記第１のトランジスタおよび第２のトランジスタの各
エミッタと前記第３のトランジスタおよび第４のトラン
ジスタの各コレクタとの間にそれぞれ対応して接続され
た第３の抵抗および第４の抵抗と を具備することを特徴とする電圧比較回路。 - （２）ベースに比較電圧が入力し、コレクタは直接また
は第１の抵抗を介して第１の電源電位に接続された第１
のトランジスタと、 ベースに基準電圧が入力し、コレクタは直接または第２
の抵抗を介して第１の電源電位に接続された第２のトラ
ンジスタと、 エミッタ同士が共通に接続された差動対をなす第３のト
ランジスタおよび第４のトランジスタと、この第３のト
ランジスタおよび第４のトランジスタのエミッタ共通接
続点と第２の電源電位との間に接続された第１の定電流
源と、 前記第１のトランジスタおよび第２のトランジスタの各
エミッタと前記第３のトランジスタおよび第４のトラン
ジスタの各コレクタとの間にそれぞれ対応して接続され
た第３の抵抗および第４の抵抗と、 コレクタが前記第１の電源電位に接続され、ベースが前
記第３のトランジスタのコレクタに接続された第５のト
ランジスタと、 この第５のトランジスタのエミッタと前記第２の電源電
位との間に直列に接続され、相互の接続点が前記第４の
トランジスタのベースに接続された第５の抵抗および第
２の定電流源と、 コレクタが前記第１の電源電位に接続され、ベースが前
記第４のトランジスタのコレクタに接続された第６のト
ランジスタと、 この第６のトランジスタのエミッタと前記第２の電源電
位との間に直列に接続され、相互の接続点が前記第３の
トランジスタのベースに接続された第６の抵抗および第
３の定電流源と を具備することを特徴とする電圧比較回路。 - （３）コレクタが直接または第１の抵抗を介して第１の
電源電位に接続された第１のトランジスタと、 コレクタが直接または第２の抵抗を介して第１の電源電
位に接続された第２のトランジスタと、エミッタ同士が
共通に接続された差動対をなす第３のトランジスタおよ
び第４のトランジスタと、この第３のトランジスタおよ
び第４のトランジスタのエミッタ共通接続点と第２の電
源電位との間に接続された第１の定電流源と、 前記第１のトランジスタおよび第２のトランジスタの各
エミッタと前記第３のトランジスタおよび第４のトラン
ジスタの各コレクタとの間にそれぞれ対応して接続され
た第３の抵抗および第４の抵抗と、 コレクタが前記第１の電源電位に接続され、ベースが前
記第３のトランジスタのコレクタに接続された第５のト
ランジスタと、 この第５のトランジスタのエミッタと前記第２の電源電
位との間に接続された第２の定電流源と、コレクタが前
記第１の電源電位に接続され、ベースが前記第４のトラ
ンジスタのコレクタに接続された第６のトランジスタと
、 この第６のトランジスタのエミッタと前記第２の電源電
位との間に接続された第３の定電流源と、ベースに比較
電圧が入力し、前記第１のトランジスタにダーリントン
接続された第７のトランジスタと、 ベースに基準電圧が入力し、前記第２のトランジスタに
ダーリントン接続された第８のトランジスタと、 前記第６のトランジスタと前記第３の定電流源との相互
接続点にベースが接続され、前記第３のトランジスタに
ダーリントン接続された第９のトランジスタと、 前記第５のトランジスタと前記第２の定電流源との相互
接続点にベースが接続され、前記第４のトランジスタに
ダーリントン接続された第１０のトランジスタと を具備することを特徴とする電圧比較回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249077A JPH06101671B2 (ja) | 1989-09-27 | 1989-09-27 | 電圧比較回路 |
| US07/586,987 US5079443A (en) | 1989-09-27 | 1990-09-24 | Voltage comparator circuit having hysteresis characteristics of narrow range of voltage |
| KR1019900015375A KR910007288A (ko) | 1989-09-27 | 1990-09-27 | 전압비교회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249077A JPH06101671B2 (ja) | 1989-09-27 | 1989-09-27 | 電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03112214A true JPH03112214A (ja) | 1991-05-13 |
| JPH06101671B2 JPH06101671B2 (ja) | 1994-12-12 |
Family
ID=17187662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1249077A Expired - Lifetime JPH06101671B2 (ja) | 1989-09-27 | 1989-09-27 | 電圧比較回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5079443A (ja) |
| JP (1) | JPH06101671B2 (ja) |
| KR (1) | KR910007288A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3470818B2 (ja) * | 1992-04-30 | 2003-11-25 | アジレント・テクノロジーズ・インク | プログラム可能な充電電流と極性を有する単位利得正帰還積分器 |
| US5852637A (en) * | 1995-12-07 | 1998-12-22 | Northern Telecom Limited | Serial multi-GB/s data receiver |
| JP4045959B2 (ja) * | 2003-01-20 | 2008-02-13 | 日本電気株式会社 | 利得可変電圧・電流変換回路とこれを用いたフィルタ回路 |
| WO2006079966A2 (en) * | 2005-01-28 | 2006-08-03 | Koninklijke Philips Electronics N.V. | Device comprising a latch |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132223A (ja) * | 1983-01-18 | 1984-07-30 | Toshiba Corp | ヒステリシスアンプ |
| JPS63136712A (ja) * | 1986-11-28 | 1988-06-08 | Toshiba Corp | 差動比較回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58138111A (ja) * | 1982-02-12 | 1983-08-16 | Toshiba Corp | 差動検出回路 |
-
1989
- 1989-09-27 JP JP1249077A patent/JPH06101671B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-24 US US07/586,987 patent/US5079443A/en not_active Expired - Lifetime
- 1990-09-27 KR KR1019900015375A patent/KR910007288A/ko not_active Application Discontinuation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132223A (ja) * | 1983-01-18 | 1984-07-30 | Toshiba Corp | ヒステリシスアンプ |
| JPS63136712A (ja) * | 1986-11-28 | 1988-06-08 | Toshiba Corp | 差動比較回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910007288A (ko) | 1991-04-30 |
| US5079443A (en) | 1992-01-07 |
| JPH06101671B2 (ja) | 1994-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071212 Year of fee payment: 13 |
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Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 14 |
|
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Free format text: PAYMENT UNTIL: 20091212 Year of fee payment: 15 |
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