JPH066612Y2 - 可変利得回路 - Google Patents
可変利得回路Info
- Publication number
- JPH066612Y2 JPH066612Y2 JP1989013369U JP1336989U JPH066612Y2 JP H066612 Y2 JPH066612 Y2 JP H066612Y2 JP 1989013369 U JP1989013369 U JP 1989013369U JP 1336989 U JP1336989 U JP 1336989U JP H066612 Y2 JPH066612 Y2 JP H066612Y2
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- JP
- Japan
- Prior art keywords
- circuit
- transistors
- transistor
- constant current
- variable gain
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、移動電話や音響機器等の圧縮伸長回路に好適
な可変利得回路に関し、殊に半導体集積回路に好適な低
歪率の可変利得回路に係るものである。
な可変利得回路に関し、殊に半導体集積回路に好適な低
歪率の可変利得回路に係るものである。
第３図は、従来の可変利得回路であり、入力端子１０か
ら入力される信号電流ＩINを増幅、又は、減衰させて出
力端子１２から出力電流ＩOUTを得るものである。入力
端子１０が抵抗Ｒ10に接続され、その他端がトランジス
タＱ21のベース・コレクタに接続されている。トランジ
スタＱ21のコレクタが定電流源回路１３に接続されて電
源電圧源ＶCCに接続され、そのエミッタがトランジスタ
Ｑ22のエミッタと共通接続され、定電流源回路１６を介
して接地されている。トランジスタＱ22のコレクタは、
電源電圧源ＶCCに接続されている。演算増幅器１４の反
転入力端子が定電流源回路１３とトランジスタＱ21との
接続点に接続され、その非反転入力端子が基準電圧源１
９に接続され、その出力端がトランジスタＱ22とＱ23の
ベースに接続されている。トランジスタＱ23，Ｑ24のエ
ミッタは、定電流源回路１７を介して接地されている。
トランジスタＱ24のベースは、基準電圧源回路１８に接
続されている。トランジスタＱ23，Ｑ24のコレクタは、
電流ミラー回路１５の出力段とバイアス段に夫々接続さ
れている。トランジスタＱ23の電流ミラー回路１５の出
力側との接続点は、出力端子１２に接続されている。
ら入力される信号電流ＩINを増幅、又は、減衰させて出
力端子１２から出力電流ＩOUTを得るものである。入力
端子１０が抵抗Ｒ10に接続され、その他端がトランジス
タＱ21のベース・コレクタに接続されている。トランジ
スタＱ21のコレクタが定電流源回路１３に接続されて電
源電圧源ＶCCに接続され、そのエミッタがトランジスタ
Ｑ22のエミッタと共通接続され、定電流源回路１６を介
して接地されている。トランジスタＱ22のコレクタは、
電源電圧源ＶCCに接続されている。演算増幅器１４の反
転入力端子が定電流源回路１３とトランジスタＱ21との
接続点に接続され、その非反転入力端子が基準電圧源１
９に接続され、その出力端がトランジスタＱ22とＱ23の
ベースに接続されている。トランジスタＱ23，Ｑ24のエ
ミッタは、定電流源回路１７を介して接地されている。
トランジスタＱ24のベースは、基準電圧源回路１８に接
続されている。トランジスタＱ23，Ｑ24のコレクタは、
電流ミラー回路１５の出力段とバイアス段に夫々接続さ
れている。トランジスタＱ23の電流ミラー回路１５の出
力側との接続点は、出力端子１２に接続されている。
この可変利得回路は、演算増幅器１４の反転入力端子に
入力信号ＩINが入力され、トランジスタＱ23のコレクタ
から出力信号ＩOUTを得ることができるものであって、
その利得調整は、定電流源回路１３，１６、及び１７の
電流値を変化させることによって行われている。
入力信号ＩINが入力され、トランジスタＱ23のコレクタ
から出力信号ＩOUTを得ることができるものであって、
その利得調整は、定電流源回路１３，１６、及び１７の
電流値を変化させることによって行われている。
この可変利得回路の利得は、 ＩOUT／ＩIN＝Ｉ17／Ｉ13……(1) である。但し、Ｉ13は、 Ｉ13＝Ｉ16／２ ……(2) の関係になっている。但し、Ｉ13は、定電流源回路１３
の電流値、Ｉ16は、定電流源回路１６の電流値、Ｉ
17は、定電流源回路１７の電流値である。従来の可変利
得回路は、(2)式の条件が満たされる必要がある。
の電流値、Ｉ16は、定電流源回路１６の電流値、Ｉ
17は、定電流源回路１７の電流値である。従来の可変利
得回路は、(2)式の条件が満たされる必要がある。
第３図に示す従来の可変利得回路は、(2)式に示される
ように定電流源回路１３と１６の電流比を正確に１対２
に設定する必要があり、この電流比を半導体集積回路内
の特性のバラツキによって正確に設定するのが比較的困
難であった。利得制御では、定電流源回路１３，１６の
電流比を正確に１対２に設定して、定電流源回路１７を
可変することにより利得調整がなされなければならない
為に、利得制御の自由度が低下すると共に、(2)式の条
件が満足されない場合には、オフセット電流が発生し、
歪みを生じる欠点がある。更に、この可変利得回路は、
同相モードとなっていないので、制御電流による雑音を
拾い易い欠点がある。
ように定電流源回路１３と１６の電流比を正確に１対２
に設定する必要があり、この電流比を半導体集積回路内
の特性のバラツキによって正確に設定するのが比較的困
難であった。利得制御では、定電流源回路１３，１６の
電流比を正確に１対２に設定して、定電流源回路１７を
可変することにより利得調整がなされなければならない
為に、利得制御の自由度が低下すると共に、(2)式の条
件が満足されない場合には、オフセット電流が発生し、
歪みを生じる欠点がある。更に、この可変利得回路は、
同相モードとなっていないので、制御電流による雑音を
拾い易い欠点がある。
本考案の可変利得回路は、入力信号が供給されるダイオ
ード型の第１のトランジスタと第２のトランジスタの夫
々のエミッタが共通接続されて第１の定電流源回路を介
して接地され、該第１と該第２のトランジスタのコレク
タが夫々第１の電流ミラー回路の出力段とバイアス段に
接続されて信号入力段の差動増幅回路が形成され、第３
と第４のトランジスタのエミッタが共通接続されて第２
の定電流源回路を介して接地され、該第３と該第４のト
ランジスタのコレクタが夫々第２の電流ミラー回路の出
力段とバイアス段に接続されて出力段の差動増幅回路が
形成され、該第１のトランジスタと該第１の電流ミラー
回路の出力段との接続点が演算増幅器の反転入力端子に
接続され、該演算増幅器の非反転入力端子に第１の基準
電圧源が接続され、該演算増幅器の出力端子が該第２の
トランジスタと該第３のトランジスタのベースに接続さ
れ、該第４のトランジスタのベースに第２の基準電圧源
が接続され、該第３のトランジスタと該第２の電流ミラ
ー回路の出力段との接続点から出力を得るものである。
ード型の第１のトランジスタと第２のトランジスタの夫
々のエミッタが共通接続されて第１の定電流源回路を介
して接地され、該第１と該第２のトランジスタのコレク
タが夫々第１の電流ミラー回路の出力段とバイアス段に
接続されて信号入力段の差動増幅回路が形成され、第３
と第４のトランジスタのエミッタが共通接続されて第２
の定電流源回路を介して接地され、該第３と該第４のト
ランジスタのコレクタが夫々第２の電流ミラー回路の出
力段とバイアス段に接続されて出力段の差動増幅回路が
形成され、該第１のトランジスタと該第１の電流ミラー
回路の出力段との接続点が演算増幅器の反転入力端子に
接続され、該演算増幅器の非反転入力端子に第１の基準
電圧源が接続され、該演算増幅器の出力端子が該第２の
トランジスタと該第３のトランジスタのベースに接続さ
れ、該第４のトランジスタのベースに第２の基準電圧源
が接続され、該第３のトランジスタと該第２の電流ミラ
ー回路の出力段との接続点から出力を得るものである。
本考案の可変利得回路は、信号入力段と出力段の差動増
幅回路がトランジスタ差動対に電流ミラー回路からなる
能動負荷回路が接続された構成となっており、可変利得
回路を構成する差動増幅回路が利得制御の為の定電流源
回路を直列に接続した回路とすることなく、出力段の差
動増幅回路を制御するのみで利得制御を可能としたもの
である。
幅回路がトランジスタ差動対に電流ミラー回路からなる
能動負荷回路が接続された構成となっており、可変利得
回路を構成する差動増幅回路が利得制御の為の定電流源
回路を直列に接続した回路とすることなく、出力段の差
動増幅回路を制御するのみで利得制御を可能としたもの
である。
第１図は、本考案に係る可変利得回路の一実施例であ
る。図に於いて、入力端子１が抵抗Ｒ１を介してダイオ
ード型のトランジスタＱ１のベース・コレクタに接続さ
れ、トランジスタQ1,Q2のエミッタが共通接続されて定
電流源回路６を介して接地されている。トランジスタ
Q1,Q2のコレクタが電流ミラー回路３を構成するトラン
ジスタQ5,Q6に夫々接続されている。電流ミラー回路３
の出力段のトランジスタＱ５とトランジスタＱ１との接
続点が演算増幅器４の反転入力端子に接続されており、
演算増幅器４の非反転入力端子に基準電圧源９が接続さ
れ、その出力端は、トランジスタQ2,Q3のベースに接続
されている。トランジスタQ3,Q4のエミッタは、共通接
続されて定電流源回路７に接続されて接地されている。
トランジスタＱ４のベースに基準電圧源８が接続されて
いる。トランジスタQ3,Q4のコレクタが電流ミラー回路
５を形成するトランジスタQ9,Q10に夫々接続されてい
る。トランジスタQ3,Q9との接続点が出力端子２に接続
されている。
る。図に於いて、入力端子１が抵抗Ｒ１を介してダイオ
ード型のトランジスタＱ１のベース・コレクタに接続さ
れ、トランジスタQ1,Q2のエミッタが共通接続されて定
電流源回路６を介して接地されている。トランジスタ
Q1,Q2のコレクタが電流ミラー回路３を構成するトラン
ジスタQ5,Q6に夫々接続されている。電流ミラー回路３
の出力段のトランジスタＱ５とトランジスタＱ１との接
続点が演算増幅器４の反転入力端子に接続されており、
演算増幅器４の非反転入力端子に基準電圧源９が接続さ
れ、その出力端は、トランジスタQ2,Q3のベースに接続
されている。トランジスタQ3,Q4のエミッタは、共通接
続されて定電流源回路７に接続されて接地されている。
トランジスタＱ４のベースに基準電圧源８が接続されて
いる。トランジスタQ3,Q4のコレクタが電流ミラー回路
５を形成するトランジスタQ9,Q10に夫々接続されてい
る。トランジスタQ3,Q9との接続点が出力端子２に接続
されている。
又、第２図は、本発明の可変利得回路の他の実施例であ
り、電流ミラー回路３，５は、精度の良い電流ミラー回
路で構成されている。電流ミラー回路３は、ミラー対を
なすトランジスタQ5,Q6及びQ7,Q8からなり、又、電流ミ
ラー回路５は、ミラー対をなすトランジスタQ9,Q10及び
Q11,Q12から構成されている。演算増幅器４は、トラン
ジスタQ13,Q14からなる差動対が、それらトランジスタQ
13,Q14の共通接続されたエミッタに定電流源回路９が接
続されて接地され、これらのQ13,Q14のコレクタに夫々
電流ミラー回路が接続されており、Ｑ13のコレクタは、
トランジスタQ15,Q16からなる電流ミラー回路のバイア
ス段が接続され、Ｑ14のコレクタは、トランジスタQ17,
Q18からなる電流ミラー回路のバイアス段が接続され、
電流ミラー回路の出力段のトランジスタQ16,Q18のコレ
クタは、電流ミラー回路を構成するトランジスタQ19,Q
20が接続されて構成されている。トランジスタＱ13のベ
ースが反転入力端子であり、トランジスタＱ14のベース
が非反転入力端子であり、トランジスタQ18,Q20の接続
点から出力を得ている。
り、電流ミラー回路３，５は、精度の良い電流ミラー回
路で構成されている。電流ミラー回路３は、ミラー対を
なすトランジスタQ5,Q6及びQ7,Q8からなり、又、電流ミ
ラー回路５は、ミラー対をなすトランジスタQ9,Q10及び
Q11,Q12から構成されている。演算増幅器４は、トラン
ジスタQ13,Q14からなる差動対が、それらトランジスタQ
13,Q14の共通接続されたエミッタに定電流源回路９が接
続されて接地され、これらのQ13,Q14のコレクタに夫々
電流ミラー回路が接続されており、Ｑ13のコレクタは、
トランジスタQ15,Q16からなる電流ミラー回路のバイア
ス段が接続され、Ｑ14のコレクタは、トランジスタQ17,
Q18からなる電流ミラー回路のバイアス段が接続され、
電流ミラー回路の出力段のトランジスタQ16,Q18のコレ
クタは、電流ミラー回路を構成するトランジスタQ19,Q
20が接続されて構成されている。トランジスタＱ13のベ
ースが反転入力端子であり、トランジスタＱ14のベース
が非反転入力端子であり、トランジスタQ18,Q20の接続
点から出力を得ている。
本発明の可変利得回路について第１図に基づき説明す
る。
る。
入力端子１に入力信号ＩINが入力されると、定電流源回
路６には、(I6-IIN)の電流が流れる。トランジスタQ1、Q
2には、コレクタ電流として夫々(I6-IIN)／２の電流が
流れる。従って、トランジスタQ1,Q2のベース・エミッ
タ間電圧VBE1,VBE2は、次のように表される。
路６には、(I6-IIN)の電流が流れる。トランジスタQ1、Q
2には、コレクタ電流として夫々(I6-IIN)／２の電流が
流れる。従って、トランジスタQ1,Q2のベース・エミッ
タ間電圧VBE1,VBE2は、次のように表される。
但し、IS1,IS2は、トランジスタQ1,Q2のベース・エミッ
タ間に流れる飽和電流である。
タ間に流れる飽和電流である。
演算増幅器４の反転入力端子に入力される電圧をｅ１と
すると、 又、トランジスタQ3,Q4のベース・エミッタ間電圧VBE3,
VBE4は、次のように表される。
すると、 又、トランジスタQ3,Q4のベース・エミッタ間電圧VBE3,
VBE4は、次のように表される。
但し、IS3,IS4は、トランジスタQ3,Q4のベース・エミッ
タ間に流れる飽和電流である。
タ間に流れる飽和電流である。
演算増幅器４の非反転入力端子に入力される電圧をｅ２
とすると、 と表される。
とすると、 と表される。
従って、トランジスタＱ１〜Ｑ４のトランジスタが同一
電気的特性を有するものを用いているとするならば、こ
れらのトランジスタの飽和電流ＩS1〜ＩS4が同一の値で
あり、演算増幅器４の反転入力端子と非反転入力端子に
供給される電圧e1,e2が等しいものとすると、(3),(4)式
から次のように表される。
電気的特性を有するものを用いているとするならば、こ
れらのトランジスタの飽和電流ＩS1〜ＩS4が同一の値で
あり、演算増幅器４の反転入力端子と非反転入力端子に
供給される電圧e1,e2が等しいものとすると、(3),(4)式
から次のように表される。
従って、本考案の可変利得回路の利得は、次のように表
される。
される。
従来の利得制御回路は、(2)式に示されるように信号入
力段の差動増幅器に直列に接続された定電流源回路１
３，１６に流れる電流Ｉ13とＩ16の比を１対２に設定す
る必要があったのに対し、本考案の可変利得回路の利得
は、(5)式に示されるように定電流源回路６，７によっ
て決定される。従来のように直列に接続された定電流源
回路の電流比によって制御することなく、個別に接続さ
れた定電流源回路によって制御されており、利得制御の
自由度が高い。
力段の差動増幅器に直列に接続された定電流源回路１
３，１６に流れる電流Ｉ13とＩ16の比を１対２に設定す
る必要があったのに対し、本考案の可変利得回路の利得
は、(5)式に示されるように定電流源回路６，７によっ
て決定される。従来のように直列に接続された定電流源
回路の電流比によって制御することなく、個別に接続さ
れた定電流源回路によって制御されており、利得制御の
自由度が高い。
又、定電流源回路６に流れる電流Ｉ６は、トランジスタ
Q1,Q2のコレクタ電流が加算された電流であり、従来の
可変利得回路の半分の消費電流で必要な利得を得ること
が可能である。而も、回路構成が同相モードとなってい
る。
Q1,Q2のコレクタ電流が加算された電流であり、従来の
可変利得回路の半分の消費電流で必要な利得を得ること
が可能である。而も、回路構成が同相モードとなってい
る。
本考案の可変利得回路は、従来のように直列接続された
定電流源回路１３，１６と、定電流源回路１７により利
得制御がなされるのではなく、信号入力段と出力段のト
ランジスタ差動対の能動負荷回路に電流ミラー回路３，
５を用い、且つ、利得制御に関与する定電流源回路を二
つに低減し、一方の定電流源回路７を利得調整用として
用いており、従来のものより利得制御の自由度が大き
い。而も、同相モードとなっており、オフセットの発生
がなく、歪みが発生しない。又、従来の可変利得回路よ
り消費電流を低減することが可能であり実用的なもので
ある。
定電流源回路１３，１６と、定電流源回路１７により利
得制御がなされるのではなく、信号入力段と出力段のト
ランジスタ差動対の能動負荷回路に電流ミラー回路３，
５を用い、且つ、利得制御に関与する定電流源回路を二
つに低減し、一方の定電流源回路７を利得調整用として
用いており、従来のものより利得制御の自由度が大き
い。而も、同相モードとなっており、オフセットの発生
がなく、歪みが発生しない。又、従来の可変利得回路よ
り消費電流を低減することが可能であり実用的なもので
ある。
第１図は、本考案の可変利得回路の実施例を示す回路
図、第２図は、可変利得回路のより具体的な実施例を示
す回路図、第３図は、従来の圧縮回路を示す為の回路図
である。 １：入力端子，２：出力端子，３，５：電流ミラー回
路，４：演算増幅器，６，７：定電流源回路，８，９：
基準電圧源回路，
図、第２図は、可変利得回路のより具体的な実施例を示
す回路図、第３図は、従来の圧縮回路を示す為の回路図
である。 １：入力端子，２：出力端子，３，５：電流ミラー回
路，４：演算増幅器，６，７：定電流源回路，８，９：
基準電圧源回路，
Claims (1)
- 【請求項１】入力信号が供給されるダイオード型の第１
のトランジスタと第２のトランジスタのエミッタが共通
接続されて第１の定電流源回路を介して接地され、該第
１と該第２のトランジスタのコレクタが夫々第１の電流
ミラー回路の出力段及びバイアス段に接続されてなる信
号入力段の差動増幅器と、第３と第４のトランジスタの
エミッタが共通接続されて第２の定電流源回路を介して
接地され、該第３と該第４のトランジスタのコレクタが
夫々第２の電流ミラー回路の出力段及びバイアス段に接
続されてなる信号出力段の差動増幅器と、該第１のトラ
ンジスタと該第１の電流ミラー回路の出力段のトランジ
スタとの接続点が反転入力端子に接続され、第１の基準
電圧源が非反転端子に接続され、該第２と該第３のトラ
ンジスタのベースがその出力端に接続されてなる演算増
幅器とを具えたことを特徴とする可変利得回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989013369U JPH066612Y2 (ja) | 1989-02-07 | 1989-02-07 | 可変利得回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989013369U JPH066612Y2 (ja) | 1989-02-07 | 1989-02-07 | 可変利得回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02103916U JPH02103916U (ja) | 1990-08-17 |
| JPH066612Y2 true JPH066612Y2 (ja) | 1994-02-16 |
Family
ID=31223618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989013369U Expired - Lifetime JPH066612Y2 (ja) | 1989-02-07 | 1989-02-07 | 可変利得回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066612Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6238012A (ja) * | 1985-08-12 | 1987-02-19 | Toshiba Corp | 可変利得回路 |
-
1989
- 1989-02-07 JP JP1989013369U patent/JPH066612Y2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6238012A (ja) * | 1985-08-12 | 1987-02-19 | Toshiba Corp | 可変利得回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02103916U (ja) | 1990-08-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |