JPH051647B2 - - Google Patents
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- JPH051647B2 JPH051647B2 JP59090139A JP9013984A JPH051647B2 JP H051647 B2 JPH051647 B2 JP H051647B2 JP 59090139 A JP59090139 A JP 59090139A JP 9013984 A JP9013984 A JP 9013984A JP H051647 B2 JPH051647 B2 JP H051647B2
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- JP
- Japan
- Prior art keywords
- current
- transistor
- collector
- circuit
- emitter
- Prior art date
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Links
- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、カレントミラー回路に関し、特に低
電圧動作が可能でありかつ基準電流と出力電流と
の電流比の精度を向上したカレントミラー回路に
関する。
電圧動作が可能でありかつ基準電流と出力電流と
の電流比の精度を向上したカレントミラー回路に
関する。
（技術の背景）
カレントミラー回路は、基準側の電流と出力側
の電流との比を例えば“１”等のように所定の値
にすることが可能な回路であり、各種の増幅器、
測定器等に広く用いられている。このようなカレ
ントミラー回路においては、基準側の電流と出力
側の電流との比率が種々の条件例えば電源電圧、
周囲温度等が変化しても精度よく予め定められた
比率に保たれることが要求される。
の電流との比を例えば“１”等のように所定の値
にすることが可能な回路であり、各種の増幅器、
測定器等に広く用いられている。このようなカレ
ントミラー回路においては、基準側の電流と出力
側の電流との比率が種々の条件例えば電源電圧、
周囲温度等が変化しても精度よく予め定められた
比率に保たれることが要求される。
（従来技術と問題点）
第３図は、従来形のカレントミラー回路の１例
を示す。同図の回路は、PNP型トランジスタQ1、
該トランジスタQ1のコレクタとグランド間に接
続されたダイオードD1、該トランジスタQ1のコ
レクタにベースが接続されエミツタが接地された
NPN型トランジスタQ2を具備する。
を示す。同図の回路は、PNP型トランジスタQ1、
該トランジスタQ1のコレクタとグランド間に接
続されたダイオードD1、該トランジスタQ1のコ
レクタにベースが接続されエミツタが接地された
NPN型トランジスタQ2を具備する。
第３図の回路においては、トランジスタQ1の
ベースとグランド間に印加されたバイアス電圧
VBBの大きさに応じてトランジスタQ1のエミツタ
に流れる電流I1すなわち基準側の電流が定められ
る。トランジスタQ1のコレクタ電流I1′はほぼエ
ミツタ電流I1と等しくなりこの電流I1′によつてダ
イオードD1の両端に所定の順方向電圧が生じる。
そして、この順方向電圧はトランジスタQ2のベ
ースエミツタ間電圧となるからトランジスタQ2
を流れるコレクタ電流I2はほぼ電流I1′したがつて
電流I1に等しくなる。このようにして、基準側の
電流I1にほぼ等しい出力側の電流I2が得られる。
ベースとグランド間に印加されたバイアス電圧
VBBの大きさに応じてトランジスタQ1のエミツタ
に流れる電流I1すなわち基準側の電流が定められ
る。トランジスタQ1のコレクタ電流I1′はほぼエ
ミツタ電流I1と等しくなりこの電流I1′によつてダ
イオードD1の両端に所定の順方向電圧が生じる。
そして、この順方向電圧はトランジスタQ2のベ
ースエミツタ間電圧となるからトランジスタQ2
を流れるコレクタ電流I2はほぼ電流I1′したがつて
電流I1に等しくなる。このようにして、基準側の
電流I1にほぼ等しい出力側の電流I2が得られる。
電流I1とI2の比率を以下に数式によつて求め
る。PNP型トランジスタQ1およびNPN型トラン
ジスタQ2の電流増幅率をそれぞれβ1およびβ2と
すると以下の各式が成立する。
る。PNP型トランジスタQ1およびNPN型トラン
ジスタQ2の電流増幅率をそれぞれβ1およびβ2と
すると以下の各式が成立する。
I1＝（１＋１／β1）I1′ ……(1)
I1′＝（２／β2＋１）I2 ……(2)
これらの式(1)、(2)より
I1／I2＝（２／β2＋１）（１＋１／β1）
＝（β2＋２）（β1＋１）／β1β2＝β1β2／β1β2＋
２／β2＋１／β1＋２／β2β1……(3) となる。ところで、一般にモノリシツクIC等に
おいては、PNP型トランジスタの電流増幅率は
小さい。したがつて、式(3)より、電流I1およびI2
の比率は主としてPNP型トランジスタQ1の電流
増幅率β1に依存することとなる。例えばβ1＝50、
β2＝100とすると I1／I2＝１＋２／β2＋１／β1＋２／β2β1＝1.
0404 となり、電流I1とI2の比は完全に“１”とならず
約４％の誤差があることがわかる。すなわち、従
来形のカレントミラー回路においては、基準側の
電流と出力側との電流との比率の精度があまり良
好でないという不都合があつた。
＝（β2＋２）（β1＋１）／β1β2＝β1β2／β1β2＋
２／β2＋１／β1＋２／β2β1……(3) となる。ところで、一般にモノリシツクIC等に
おいては、PNP型トランジスタの電流増幅率は
小さい。したがつて、式(3)より、電流I1およびI2
の比率は主としてPNP型トランジスタQ1の電流
増幅率β1に依存することとなる。例えばβ1＝50、
β2＝100とすると I1／I2＝１＋２／β2＋１／β1＋２／β2β1＝1.
0404 となり、電流I1とI2の比は完全に“１”とならず
約４％の誤差があることがわかる。すなわち、従
来形のカレントミラー回路においては、基準側の
電流と出力側との電流との比率の精度があまり良
好でないという不都合があつた。
（発明の目的）
本発明の目的は、前述の従来形における問題点
に鑑み、カレントミラー回路において、マルチコ
レクタトランジスタ等によつて構成される電流分
配回路等を用いるという構造に基づき、各トラン
ジスタの電流増幅率等の種々の条件に影響される
ことなく基準側の電流と出力側の電流との比率を
精度よく所定の値に維持できるようにすることに
ある。
に鑑み、カレントミラー回路において、マルチコ
レクタトランジスタ等によつて構成される電流分
配回路等を用いるという構造に基づき、各トラン
ジスタの電流増幅率等の種々の条件に影響される
ことなく基準側の電流と出力側の電流との比率を
精度よく所定の値に維持できるようにすることに
ある。
（発明の構成）
そしてこの目的は、本発明によれば、バイアス
電流または電圧の大きさに応じて流れる第１の電
流を第２および第３の電流に分配する電流分配回
路、ベースおよびエミツタがそれぞれ共通接続さ
れ該第２の電流が共通ベース回路に印加される第
１および第２のトランジスタ、およびベースエミ
ツタ間にダイオードが接続されベースに該第３の
電流を受ける第３のトランジスタを具備し、該第
１の電流と該第１のトランジスタのコレクタ電流
を合成した電流と、該第２のトランジスタのコレ
クタ電流と該第３のトランジスタのコレクタ電流
を合成した電流が等しくなるように動作すること
を特徴とするカレントミラー回路を提供すること
によつて達成される。
電流または電圧の大きさに応じて流れる第１の電
流を第２および第３の電流に分配する電流分配回
路、ベースおよびエミツタがそれぞれ共通接続さ
れ該第２の電流が共通ベース回路に印加される第
１および第２のトランジスタ、およびベースエミ
ツタ間にダイオードが接続されベースに該第３の
電流を受ける第３のトランジスタを具備し、該第
１の電流と該第１のトランジスタのコレクタ電流
を合成した電流と、該第２のトランジスタのコレ
クタ電流と該第３のトランジスタのコレクタ電流
を合成した電流が等しくなるように動作すること
を特徴とするカレントミラー回路を提供すること
によつて達成される。
（発明の実施例）
以下、図面により本発明の実施例を説明する。
第１図は、本発明の１実施例に係わるカレントミ
ラー回路の構成を示す。同図のカレントミラー回
路は、PNP型マルチコレクタトランジスタQ3、
ベースおよびエミツタが互いに接続され共通ベー
ス回路がマルチコレクタトランジスタQ3の１つ
のコレクタに接続されかつエミツタが共に接地さ
れたNPN型トランジスタQ4およびQ5、マルチコ
レクタトランジスタQ3の他のコレクタにベース
が接続されエミツタが接地されたNPN型トラン
ジスタQ6、および該トランジスタQ6のベースエ
ミツタ間に接続されたダイオードD2等によつて
構成される。マルチコレクタトランジスタQ3の
エミツタとトランジスタQ4のコレクタが互いに
接続されて基準側の電流回路が構成され、トラン
ジスタQ5およびQ6のコレクタが共に接続されて
出力側の電流回路が構成されている。そして、マ
ルチコレクタトランジスタQ3の２つのコレクタ
の面積は同じにされており、したがつてこれら２
つのコレクタに流れる電流が等しくなるように構
成されている。また、ダイオードD2は実際には
例えばコレクタベース間が接続されたNPN型ト
ランジスタによつて構成され、かつトランジスタ
Q6のエミツタ面積はダイオードD2を構成するト
ランジスタのエミツタ面積の例えば２倍の大きさ
とされている。
第１図は、本発明の１実施例に係わるカレントミ
ラー回路の構成を示す。同図のカレントミラー回
路は、PNP型マルチコレクタトランジスタQ3、
ベースおよびエミツタが互いに接続され共通ベー
ス回路がマルチコレクタトランジスタQ3の１つ
のコレクタに接続されかつエミツタが共に接地さ
れたNPN型トランジスタQ4およびQ5、マルチコ
レクタトランジスタQ3の他のコレクタにベース
が接続されエミツタが接地されたNPN型トラン
ジスタQ6、および該トランジスタQ6のベースエ
ミツタ間に接続されたダイオードD2等によつて
構成される。マルチコレクタトランジスタQ3の
エミツタとトランジスタQ4のコレクタが互いに
接続されて基準側の電流回路が構成され、トラン
ジスタQ5およびQ6のコレクタが共に接続されて
出力側の電流回路が構成されている。そして、マ
ルチコレクタトランジスタQ3の２つのコレクタ
の面積は同じにされており、したがつてこれら２
つのコレクタに流れる電流が等しくなるように構
成されている。また、ダイオードD2は実際には
例えばコレクタベース間が接続されたNPN型ト
ランジスタによつて構成され、かつトランジスタ
Q6のエミツタ面積はダイオードD2を構成するト
ランジスタのエミツタ面積の例えば２倍の大きさ
とされている。
第１図の回路において、ノードN1からグラン
ド側に流れる基準電流をI1とし、ノードN2から
グランド側に流れる出力電流をI2とする。また、
トランジスタQ3のエミツタ電流をI1′、トランジ
スタQ4のコレクタ電流をI1″、トランジスタQ6の
コレクタ電流をI2′とする。この場合 I1＝I1′＋I1″ ……(4) であり、トランジスタQ4およびQ5はベースおよ
びエミツタが互いに接続されているからトランジ
スタQ5のコレクタ電流はトランジスタQ4のコレ
クタ電流と同じになり、I1″となる。したがつて、
これらのトランジスタQ4およびQ5のベースに流
れる電流の総和は2I1″／β2となる。一方、トラン
ジスタQ3の各コレクタに流れる電流は各各
（I1′／２）×β1／（１＋β1）となる。トランジスタ
Q6に流れる電流は、 I1′／２×β1／１＋β1−I2′／β2＝１／２（１＋１
／β2）I2′ より I1′／２×β1／１＋β1＝I2′／２（１＋
３／β2） となる。したがつて I1′／２×β1／１＋β1＝２／β2I1″＝β2＋３／2
β2I2′……(5) また I2＝I2′＋I1″ ……(6) となるから、これらの式(4)、(5)、(6)より I1＝｛２（１＋β1）／β1×２／β2＋１
｝11″＝４（１＋β1）＋β1β2／β1β2I1″……(7) I2 ＝｛2β2／β2＋３×２／β2＋１｝I1″＝β2＋７
／β2＋３I1″ ……(8) したがつて I1／I2＝４（１＋β1）＋β1β2／β1
β2／β2＋７／β2＋３＝｛４（１＋β1）＋β1β2｝（
β2＋３）／β1β2（β2＋７） ＝4β2β1（１＋３／β2＋１／β
1＋３／β2β1）＋β1β2（β2＋３）／β1β2（β2＋
７） ＝４（１＋３／β2＋１／β1＋３
／β1β2）＋（β2＋３）／β2＋７ ＝β2＋７／β2＋７＋４／β2＋
７（３／β2＋１／β1＋３／β1β2）……(9) (9)式において、β1≫１、β2≫１とすると第２項を
無視できるから I1／I2＝１ ……(10) となる。すなわち、各トランジスタの電流増幅率
β1およびβ2が１より充分大きい場合には電流I1と
I2が等しくなることがわかる。
ド側に流れる基準電流をI1とし、ノードN2から
グランド側に流れる出力電流をI2とする。また、
トランジスタQ3のエミツタ電流をI1′、トランジ
スタQ4のコレクタ電流をI1″、トランジスタQ6の
コレクタ電流をI2′とする。この場合 I1＝I1′＋I1″ ……(4) であり、トランジスタQ4およびQ5はベースおよ
びエミツタが互いに接続されているからトランジ
スタQ5のコレクタ電流はトランジスタQ4のコレ
クタ電流と同じになり、I1″となる。したがつて、
これらのトランジスタQ4およびQ5のベースに流
れる電流の総和は2I1″／β2となる。一方、トラン
ジスタQ3の各コレクタに流れる電流は各各
（I1′／２）×β1／（１＋β1）となる。トランジスタ
Q6に流れる電流は、 I1′／２×β1／１＋β1−I2′／β2＝１／２（１＋１
／β2）I2′ より I1′／２×β1／１＋β1＝I2′／２（１＋
３／β2） となる。したがつて I1′／２×β1／１＋β1＝２／β2I1″＝β2＋３／2
β2I2′……(5) また I2＝I2′＋I1″ ……(6) となるから、これらの式(4)、(5)、(6)より I1＝｛２（１＋β1）／β1×２／β2＋１
｝11″＝４（１＋β1）＋β1β2／β1β2I1″……(7) I2 ＝｛2β2／β2＋３×２／β2＋１｝I1″＝β2＋７
／β2＋３I1″ ……(8) したがつて I1／I2＝４（１＋β1）＋β1β2／β1
β2／β2＋７／β2＋３＝｛４（１＋β1）＋β1β2｝（
β2＋３）／β1β2（β2＋７） ＝4β2β1（１＋３／β2＋１／β
1＋３／β2β1）＋β1β2（β2＋３）／β1β2（β2＋
７） ＝４（１＋３／β2＋１／β1＋３
／β1β2）＋（β2＋３）／β2＋７ ＝β2＋７／β2＋７＋４／β2＋
７（３／β2＋１／β1＋３／β1β2）……(9) (9)式において、β1≫１、β2≫１とすると第２項を
無視できるから I1／I2＝１ ……(10) となる。すなわち、各トランジスタの電流増幅率
β1およびβ2が１より充分大きい場合には電流I1と
I2が等しくなることがわかる。
１例として、β1＝50、β2＝100として(9)式より
電流比を求めると I1／I2＝１＋４／β2＋７ （３／β2＋１／β1＋３／β1β2）＝1.00189 となり、基準側の電流I1と出力側の電流I2の誤差
は約0.2％となり前述の従来形の場合に比べて大
幅に改善されていることがわかる。
電流比を求めると I1／I2＝１＋４／β2＋７ （３／β2＋１／β1＋３／β1β2）＝1.00189 となり、基準側の電流I1と出力側の電流I2の誤差
は約0.2％となり前述の従来形の場合に比べて大
幅に改善されていることがわかる。
第２図は、本発明の他の実施例に係わるカレン
トミラー回路を示す。同図の回路においては、第
１図の回路におけるマルチコレクタトランジスタ
Q3に替えてベースおよびエミツタが互いに接続
された２個のPNP型トランジスタQ7およびQ8が
用いられている。その他の部分は第１図の回路と
同じであり、同一回路素子は同一参照符号で示さ
れている。
トミラー回路を示す。同図の回路においては、第
１図の回路におけるマルチコレクタトランジスタ
Q3に替えてベースおよびエミツタが互いに接続
された２個のPNP型トランジスタQ7およびQ8が
用いられている。その他の部分は第１図の回路と
同じであり、同一回路素子は同一参照符号で示さ
れている。
第２図の回路においては、第１図の回路におけ
るトランジスタQ3のエミツタ電流I1′が等分され
て各トランジスタQ7およびQ8のエミツタに流れ、
各トランジスタQ7およびQ8のコレクタ電流は互
いに等しくそれぞれ第１図のマルチコレクタトラ
ンジスタQ3の各コレクタに流れる電流と同じ大
きさとなる。したがつて、前述の説明から明らか
なように基準側の電流I1と出力側の電流I2との比
は第１図の場合と同じ値となる。
るトランジスタQ3のエミツタ電流I1′が等分され
て各トランジスタQ7およびQ8のエミツタに流れ、
各トランジスタQ7およびQ8のコレクタ電流は互
いに等しくそれぞれ第１図のマルチコレクタトラ
ンジスタQ3の各コレクタに流れる電流と同じ大
きさとなる。したがつて、前述の説明から明らか
なように基準側の電流I1と出力側の電流I2との比
は第１図の場合と同じ値となる。
なお、第１図および第２図の回路において、ト
ランジスタQ6のエミツタ面積は他のトランジス
タの２倍前後の値の場合に基準側および出力側の
電流比の誤差が極めて小さくなるが、トランジス
タQ6のエミツタ面積が必ずしもD2のトランジス
タの２倍でない場合にも本発明に係わる回路によ
れば従来形の回路に比して電流比の誤差を充分に
小さくすることが可能となる。
ランジスタQ6のエミツタ面積は他のトランジス
タの２倍前後の値の場合に基準側および出力側の
電流比の誤差が極めて小さくなるが、トランジス
タQ6のエミツタ面積が必ずしもD2のトランジス
タの２倍でない場合にも本発明に係わる回路によ
れば従来形の回路に比して電流比の誤差を充分に
小さくすることが可能となる。
（発明の効果）
以上のように本発明によれば、マルチコレクタ
トランジスタ等を用いた電流分配回路を用いてカ
レントミラー回路を構成したから、基準側の電流
と出力側の電流との電流比誤差が各トランジスタ
の電流増幅率等の影響を受けることなく極めて小
さくすることが可能になり、カレントミラー回路
を用いた回路装置の性能および信頼性等を飛躍的
に向上させることが可能になる。
トランジスタ等を用いた電流分配回路を用いてカ
レントミラー回路を構成したから、基準側の電流
と出力側の電流との電流比誤差が各トランジスタ
の電流増幅率等の影響を受けることなく極めて小
さくすることが可能になり、カレントミラー回路
を用いた回路装置の性能および信頼性等を飛躍的
に向上させることが可能になる。
第１図は本発明の１実施例に係わるカレントミ
ラー回路を示す電気回路図、第２図は本発明の他
の実施例に係わるカレントミラー回路を示す電気
回路図、そして第３図は従来形のカレントミラー
回路を示す電気回路図である。 Q1，Q7，Q8……PNP型トランジスタ、Q2，
Q4，Q5，Q6……NPN型トランジスタ、Q3……
PNP型マルチコレクタトランジスタ、D1，D2…
…ダイオード、VBB……バイアス電源。
ラー回路を示す電気回路図、第２図は本発明の他
の実施例に係わるカレントミラー回路を示す電気
回路図、そして第３図は従来形のカレントミラー
回路を示す電気回路図である。 Q1，Q7，Q8……PNP型トランジスタ、Q2，
Q4，Q5，Q6……NPN型トランジスタ、Q3……
PNP型マルチコレクタトランジスタ、D1，D2…
…ダイオード、VBB……バイアス電源。
Claims (1)
- １ バイアス電流または電圧の大きさに応じて流
れる第１の電流を第２および第３の電流に分配す
る電流分配回路、ベースおよびエミツタがそれぞ
れ共通接続され該第２の電流が共通ベース回路に
印加される第１および第２のトランジスタ、およ
びベースエミツタ間にダイオードが接続されベー
スに該第３の電流を受ける第３のトランジスタを
具備し、該第１の電流と該第１のトランジスタの
コレクタ電流を合成した電流と、該第２のトラン
ジスタのコレクタ電流と該第３のトランジスタの
コレクタ電流を合成した電流が等しくなるように
動作することを特徴とするカレントミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090139A JPS60235514A (ja) | 1984-05-08 | 1984-05-08 | カレントミラ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090139A JPS60235514A (ja) | 1984-05-08 | 1984-05-08 | カレントミラ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60235514A JPS60235514A (ja) | 1985-11-22 |
| JPH051647B2 true JPH051647B2 (ja) | 1993-01-08 |
Family
ID=13990173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59090139A Granted JPS60235514A (ja) | 1984-05-08 | 1984-05-08 | カレントミラ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60235514A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5614867A (en) * | 1994-06-28 | 1997-03-25 | Harris Corp. | Current follower with zero input impedance |
-
1984
- 1984-05-08 JP JP59090139A patent/JPS60235514A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60235514A (ja) | 1985-11-22 |
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